JPS5812347A - 半導体ウエ−ハ - Google Patents
半導体ウエ−ハInfo
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- JPS5812347A JPS5812347A JP56110196A JP11019681A JPS5812347A JP S5812347 A JPS5812347 A JP S5812347A JP 56110196 A JP56110196 A JP 56110196A JP 11019681 A JP11019681 A JP 11019681A JP S5812347 A JPS5812347 A JP S5812347A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000007547 defect Effects 0.000 claims abstract description 39
- 239000013081 microcrystal Substances 0.000 claims abstract description 14
- 235000012431 wafers Nutrition 0.000 claims description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 230000003321 amplification Effects 0.000 abstract description 11
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000000969 carrier Substances 0.000 abstract description 2
- 230000001376 precipitating effect Effects 0.000 abstract description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract 2
- 229910052760 oxygen Inorganic materials 0.000 abstract 2
- 239000001301 oxygen Substances 0.000 abstract 2
- 238000000034 method Methods 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 244000292604 Salvia columbariae Species 0.000 description 2
- 235000012377 Salvia columbariae var. columbariae Nutrition 0.000 description 2
- 235000001498 Salvia hispanica Nutrition 0.000 description 2
- 235000014167 chia Nutrition 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 241001137307 Cyprinodon variegatus Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMOB集積回路が形成される半導体ウェーハに
関する。
関する。
一般に、0MO8−IC(相補絶縁?−)形半導体集積
回路)においては、不慮のサージ人力によシラ、チア、
ノ現象(またはSCR現象効果ともいう)と称される過
大電源電流保持の現象を誘起し、半導体素子の劣化ある
いは破壊管引き起こす。次に、このラッチアップ現象t
オ1図に示すCMOSインバータ基本回路と第2図に示
すその輪造断面図を参照して説明する。
回路)においては、不慮のサージ人力によシラ、チア、
ノ現象(またはSCR現象効果ともいう)と称される過
大電源電流保持の現象を誘起し、半導体素子の劣化ある
いは破壊管引き起こす。次に、このラッチアップ現象t
オ1図に示すCMOSインバータ基本回路と第2図に示
すその輪造断面図を参照して説明する。
f iie 0MO8イy バー p B、電源v、a
、vDD間に設けられたNチャンネルMO8)ランジス
タTNとPチャンネルMO8)ランジスタT、とで構成
され、入力端INに印加された信号の反転レベルを出力
端OUTに出力するものである。このPチャンネルMO
8)ランジスタT、は、第2図に示すようにN形半導体
基板1中にソース。
、vDD間に設けられたNチャンネルMO8)ランジス
タTNとPチャンネルMO8)ランジスタT、とで構成
され、入力端INに印加された信号の反転レベルを出力
端OUTに出力するものである。このPチャンネルMO
8)ランジスタT、は、第2図に示すようにN形半導体
基板1中にソース。
ドレインとなるP中領域2.3を形成すると共に寄生チ
ャンネル防止用のN+領域4,5を形成して構成され、
NチャンネルMOB )ランジスタT、/i、N形基板
1中に形成された島状のP形つェル領域6内にソース、
ドレインとなるN中領域7,8と寄生チャンネル防止用
のP十領域9 、 J Off形成して構成されている
。このような構造の次め、各トランジスタ間あるいはト
ランジスタT、と基板1、トランジスタTNとP形つェ
ル領域6との間はすべて逆バイアスされたPN接合によ
シ分離されておp、チッグ内部を電流が流れることはな
い。
ャンネル防止用のN+領域4,5を形成して構成され、
NチャンネルMOB )ランジスタT、/i、N形基板
1中に形成された島状のP形つェル領域6内にソース、
ドレインとなるN中領域7,8と寄生チャンネル防止用
のP十領域9 、 J Off形成して構成されている
。このような構造の次め、各トランジスタ間あるいはト
ランジスタT、と基板1、トランジスタTNとP形つェ
ル領域6との間はすべて逆バイアスされたPN接合によ
シ分離されておp、チッグ内部を電流が流れることはな
い。
上記のような構造においては、回路内のいたるところで
簀生のパイポーフ形の縦形トランジスタTV1w Ty
□及び横形トランジスタTLI 5TL2が形成され、
これら寄生バイポーラトランジスタが活性になるような
バイアスが0MO8端子に与えられると、 CMO8チ
ッft−流れる電流は通常のCMO8動作時とは異なる
lデスを通る仁とにな9.この異なるパスを通じた電流
によ〕前記う、チアラグ現象が生ずると考えられる。、
第3図線前述した寄生トランジスタTy1 +T 9丁
、T 管考威し九αOSインバーダマ2 シI
L2 の等価回路である。図において、抵抗B!〜B、はN形
牛導体基板基板10分布抵抗でToり、抵抗8・〜R1
・はP影領域C内の分布抵抗を示している。つま9才2
図の構造では、 CMOSインバータ部と寄生トランジ
スタによるサイリスタ部との両自路が形成されてしまう
ことを意味して−る。したがって、サージ入力等によシ
ラ、チアラグ現象が生じ申す、く、素子の劣化。
簀生のパイポーフ形の縦形トランジスタTV1w Ty
□及び横形トランジスタTLI 5TL2が形成され、
これら寄生バイポーラトランジスタが活性になるような
バイアスが0MO8端子に与えられると、 CMO8チ
ッft−流れる電流は通常のCMO8動作時とは異なる
lデスを通る仁とにな9.この異なるパスを通じた電流
によ〕前記う、チアラグ現象が生ずると考えられる。、
第3図線前述した寄生トランジスタTy1 +T 9丁
、T 管考威し九αOSインバーダマ2 シI
L2 の等価回路である。図において、抵抗B!〜B、はN形
牛導体基板基板10分布抵抗でToり、抵抗8・〜R1
・はP影領域C内の分布抵抗を示している。つま9才2
図の構造では、 CMOSインバータ部と寄生トランジ
スタによるサイリスタ部との両自路が形成されてしまう
ことを意味して−る。したがって、サージ入力等によシ
ラ、チアラグ現象が生じ申す、く、素子の劣化。
破壊等の不都合が生ずる。
本発明は上記の事情に鑑みてなされたもので。
集積回路が形成される牛導体基板の素子部として活用さ
れる領域よル深い位置に微小結晶欠陥を含む領域層を設
けることによって、上記集積回路の寄生バイポーラトラ
ンジスタのエイ、り接地電流増幅率h□を小さくしてサ
ージ入力の2、チア、プ現象の発生を生じさせにくくシ
、もって素子の劣化や破壊を防止し得る牛導体つェーへ
を提供することを目的とする。
れる領域よル深い位置に微小結晶欠陥を含む領域層を設
けることによって、上記集積回路の寄生バイポーラトラ
ンジスタのエイ、り接地電流増幅率h□を小さくしてサ
ージ入力の2、チア、プ現象の発生を生じさせにくくシ
、もって素子の劣化や破壊を防止し得る牛導体つェーへ
を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明する。ま
ず、前述したう、チア、ノ現象の発生防止にFi沓生ト
2ンジスタの増幅率h□を小さくすることが有効である
ことから、第4図に一般的なバイポーラトランジスタを
示してその増幅率h0の関係について説明する。すなわ
ち。
ず、前述したう、チア、ノ現象の発生防止にFi沓生ト
2ンジスタの増幅率h□を小さくすることが有効である
ことから、第4図に一般的なバイポーラトランジスタを
示してその増幅率h0の関係について説明する。すなわ
ち。
第4図において、11はコレクタ、12はペース13は
エミ、りで、上記増幅率h□は と表わすことができる。
エミ、りで、上記増幅率h□は と表わすことができる。
但し、 A8:表面結合の冥行面積
8 :表面再結合速度
X、二ペース厚さ
−1:工さ、夕抵抗率
り:ペース抵抗率
L□:電子拡散長
Al:エミッタ面積
D□二ペース内電子の拡散定数
である。ここで、トランジスタの少数キャリアのライフ
タイムτを大きくすれは、電子拡散長Ln、 a LB
、 ”メD17rの関係からその値は大きくなり、その
結果Wa記(1)式よ)増幅率hFilも大きくなる。
タイムτを大きくすれは、電子拡散長Ln、 a LB
、 ”メD17rの関係からその値は大きくなり、その
結果Wa記(1)式よ)増幅率hFilも大きくなる。
そこで、このライフタイムτを小さくするために本発明
にあっては牛導体ウェーハを第5図に示すような構造と
している。
にあっては牛導体ウェーハを第5図に示すような構造と
している。
すなわち、0MO3−ICが形成される第5図の牛導体
ウェーハ14において灯、素子形成表面より1例jLは
Is−!10Is深−位置に微小結晶欠陥を含んだ微小
結晶欠陥領域II(図中斜−s)を設ける構造としてい
る。また図において、1はN形層、6は前記P形つェル
領域、16はIC:Ii&子部として活用される領域で
、通常表面から15μの深さに和尚する。この微小結晶
欠陥領域15は、例えF!、華結晶引上げ時のa!2累
を析出させてこれを核とし、熱処理で欠陥に成長させる
ようにすれは微小結晶欠陥構造を有する領域として形成
できる。この微小結晶欠陥は通常ジルトルエ、チンダ等
で検出できるものであり、その微小結晶欠陥密#Xを容
易に判別できるものである。なお、第5図のウェーハ断
面は最終熱処理工程での構造を示している。本発明は。
ウェーハ14において灯、素子形成表面より1例jLは
Is−!10Is深−位置に微小結晶欠陥を含んだ微小
結晶欠陥領域II(図中斜−s)を設ける構造としてい
る。また図において、1はN形層、6は前記P形つェル
領域、16はIC:Ii&子部として活用される領域で
、通常表面から15μの深さに和尚する。この微小結晶
欠陥領域15は、例えF!、華結晶引上げ時のa!2累
を析出させてこれを核とし、熱処理で欠陥に成長させる
ようにすれは微小結晶欠陥構造を有する領域として形成
できる。この微小結晶欠陥は通常ジルトルエ、チンダ等
で検出できるものであり、その微小結晶欠陥密#Xを容
易に判別できるものである。なお、第5図のウェーハ断
面は最終熱処理工程での構造を示している。本発明は。
仁の微小結晶欠陥領域15を設けることによって少数キ
ャリアのライフタイムを小さくして寄生パイイー2トラ
ンジスタの電流増幅率hFm K”小さくすることt−
特徴としている。
ャリアのライフタイムを小さくして寄生パイイー2トラ
ンジスタの電流増幅率hFm K”小さくすることt−
特徴としている。
そこで、この微小結晶欠陥密度とライフタイムTとの関
係を実験データによって求めると第6図に示すような関
係が得られた。すなわち。
係を実験データによって求めると第6図に示すような関
係が得られた。すなわち。
欠陥密度が増加するとライフタイムずれ小さくなシ、逆
に欠陥密度か減少するとライフタイムが大きくなること
である。そして、本発明の半導体ウェーノ・にありては
、微小結晶欠陥領域16の欠陥′、I!j度は105〜
107個/傷3が最適であることが481I明した。
に欠陥密度か減少するとライフタイムが大きくなること
である。そして、本発明の半導体ウェーノ・にありては
、微小結晶欠陥領域16の欠陥′、I!j度は105〜
107個/傷3が最適であることが481I明した。
上記のような最適欠陥密度を有する微小結晶欠陥領域1
5を形成した半導体ウェーノー14t−用いて前述した
第2図の0MO8−ICi形成した場合、寄生パイポー
2トランジスタTLI I TL2はラテクルトランジ
スタであるから前記第6図に示す特性効果は100%期
待できないが、ある割合でその増−半h□を小さくする
効果が確認された。このように寄生パイポー2トランジ
スタの電流増幅率hrl ’ft小さくすると、サージ
入力尋によるラッチアップ現象を防止できることになる
。
5を形成した半導体ウェーノー14t−用いて前述した
第2図の0MO8−ICi形成した場合、寄生パイポー
2トランジスタTLI I TL2はラテクルトランジ
スタであるから前記第6図に示す特性効果は100%期
待できないが、ある割合でその増−半h□を小さくする
効果が確認された。このように寄生パイポー2トランジ
スタの電流増幅率hrl ’ft小さくすると、サージ
入力尋によるラッチアップ現象を防止できることになる
。
このラッチアップ現象に対する抵抗力に和尚するラッチ
アラf蝋度と欠陥密度との関係を果mhmA、B、Cに
ついて集線した結果、オフ図にボすような特性が得られ
た。つまり、1gl路A、B%Cとも微小結晶欠陥密度
が増加すると2ツテアッゾ強屓が増加している仁とがわ
かる。
アラf蝋度と欠陥密度との関係を果mhmA、B、Cに
ついて集線した結果、オフ図にボすような特性が得られ
た。つまり、1gl路A、B%Cとも微小結晶欠陥密度
が増加すると2ツテアッゾ強屓が増加している仁とがわ
かる。
tた寄生パイポーントランジスタの増幅率’FMは回路
A、B、Cでそれぞれ異なるため、ラッテアッノ強友に
も差が出ている。微小結晶欠陥によるライフタイムの低
1が増幅率h□を小さくする効果がめるのは前記第2図
の横形寄生パイポー2トランジスタT 、T のみ
でらシ、Lj L2 一般にう、チアツブ強度の小さい1例えばオフ図の回路
Cでは、第2図の縦形寄生パイ、J?−ラド2ンジスタ
Ty1 * Ty□の増幅率h□が大きいためにその効
果が小さくなっている。オフ図の回路A、Bは、上記横
形寄生パイI−2トランジスタT tT 分がラッ
チアップ強度に比較LI L2 的大きく影響しているため微小結晶欠陥による効果が大
きくでている。また、″yッチアッグ強度の立ち上が9
は、(ロ)路A、B、Cについて略欠陥密度が1051
rA/eMI”位から大きくなっており、これは前述し
た領域15の欠陥密度の最適範囲内であることがわかる
。
A、B、Cでそれぞれ異なるため、ラッテアッノ強友に
も差が出ている。微小結晶欠陥によるライフタイムの低
1が増幅率h□を小さくする効果がめるのは前記第2図
の横形寄生パイポー2トランジスタT 、T のみ
でらシ、Lj L2 一般にう、チアツブ強度の小さい1例えばオフ図の回路
Cでは、第2図の縦形寄生パイ、J?−ラド2ンジスタ
Ty1 * Ty□の増幅率h□が大きいためにその効
果が小さくなっている。オフ図の回路A、Bは、上記横
形寄生パイI−2トランジスタT tT 分がラッ
チアップ強度に比較LI L2 的大きく影響しているため微小結晶欠陥による効果が大
きくでている。また、″yッチアッグ強度の立ち上が9
は、(ロ)路A、B、Cについて略欠陥密度が1051
rA/eMI”位から大きくなっており、これは前述し
た領域15の欠陥密度の最適範囲内であることがわかる
。
なお、上記実−例では、微小結晶欠陥領域1jが半導体
ウェーハ14の断面中心付近に存在するように配設して
いるが、素子形成部16及びP形つ、ル領域#を除いた
部分全部を微小結晶欠陥領域として形成してもよい。素
子形成部1σ及びP形り、ル領域6に微小欠陥が多数存
在するとリーク電流が増加し、電気特性を悪くする。
ウェーハ14の断面中心付近に存在するように配設して
いるが、素子形成部16及びP形つ、ル領域#を除いた
部分全部を微小結晶欠陥領域として形成してもよい。素
子形成部1σ及びP形り、ル領域6に微小欠陥が多数存
在するとリーク電流が増加し、電気特性を悪くする。
以上、説明したように本発明によれば、集積回路が形成
される半導体基板の素子部として活用される領域よシ深
い位置に微小結晶欠陥を含む領域層を設けているので、
上記集積回路の寄生パイポー2トランジスタのエイツタ
接地電流増幅率に、、 を小さくしてサージ入力のツブ
チア、f現象の発生を生じさせに(〈シ、もって素子の
劣化や破壊を肪止し得る信頼性のある半導体り、−ハを
提供できる。
される半導体基板の素子部として活用される領域よシ深
い位置に微小結晶欠陥を含む領域層を設けているので、
上記集積回路の寄生パイポー2トランジスタのエイツタ
接地電流増幅率に、、 を小さくしてサージ入力のツブ
チア、f現象の発生を生じさせに(〈シ、もって素子の
劣化や破壊を肪止し得る信頼性のある半導体り、−ハを
提供できる。
第1図はCMO8インバータ基本回路の構成−1第2−
扛第1図の回路の半導体構造図、第3幽ハ寄生パイ/−
2トランジスタを考慮した22図の等−価回路図、第4
図は一般的な/4イf−ラド・ツンジスタの構成図、第
5図は本発明の一実施例に係る半導体つ翼−)・の構造
断面図、オ6図は結晶欠陥密度とライフタイムとの両対
数関係図、オフ図は集線回路A、B、Cにおける微小結
晶欠陥密度とラッチアップ強度との関係を示す図である
。 6”>P形つェル領域、10・・・本子形成領穢、14
・・・半導体ウェーハ、15・・・微小結晶欠陥領域。
扛第1図の回路の半導体構造図、第3幽ハ寄生パイ/−
2トランジスタを考慮した22図の等−価回路図、第4
図は一般的な/4イf−ラド・ツンジスタの構成図、第
5図は本発明の一実施例に係る半導体つ翼−)・の構造
断面図、オ6図は結晶欠陥密度とライフタイムとの両対
数関係図、オフ図は集線回路A、B、Cにおける微小結
晶欠陥密度とラッチアップ強度との関係を示す図である
。 6”>P形つェル領域、10・・・本子形成領穢、14
・・・半導体ウェーハ、15・・・微小結晶欠陥領域。
Claims (2)
- (1) CMO8集積回路が形成される素子部活用領
域下に微小結晶欠陥を含む微小結晶欠陥領域を設けて上
記集積回路のラッチアラ!現象を防止してなることf:
%黴とする半導体ウエーノ・。 - (2) 上記微小結晶欠陥領域の欠陥密度は105〜
10’個/α3であることt−特徴とする特許請求の範
囲オ1項記載の半導体ウェーハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56110196A JPS5812347A (ja) | 1981-07-15 | 1981-07-15 | 半導体ウエ−ハ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56110196A JPS5812347A (ja) | 1981-07-15 | 1981-07-15 | 半導体ウエ−ハ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5812347A true JPS5812347A (ja) | 1983-01-24 |
Family
ID=14529477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56110196A Pending JPS5812347A (ja) | 1981-07-15 | 1981-07-15 | 半導体ウエ−ハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5812347A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61139670A (ja) * | 1984-12-11 | 1986-06-26 | Anelva Corp | 表面処理装置 |
JPS6376434A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | プラズマ処理装置及びプラズマクリーニング方法 |
JPH0383334A (ja) * | 1989-08-28 | 1991-04-09 | Tokyo Electron Ltd | プラズマ発生装置及びプラズマ処理装置 |
-
1981
- 1981-07-15 JP JP56110196A patent/JPS5812347A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61139670A (ja) * | 1984-12-11 | 1986-06-26 | Anelva Corp | 表面処理装置 |
JPH0557356B2 (ja) * | 1984-12-11 | 1993-08-23 | Anelva Corp | |
JPS6376434A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | プラズマ処理装置及びプラズマクリーニング方法 |
JPH0533816B2 (ja) * | 1986-09-19 | 1993-05-20 | Hitachi Ltd | |
JPH0383334A (ja) * | 1989-08-28 | 1991-04-09 | Tokyo Electron Ltd | プラズマ発生装置及びプラズマ処理装置 |
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