JPS5812048A - デ−タ並べかえ回路 - Google Patents
デ−タ並べかえ回路Info
- Publication number
- JPS5812048A JPS5812048A JP56110470A JP11047081A JPS5812048A JP S5812048 A JPS5812048 A JP S5812048A JP 56110470 A JP56110470 A JP 56110470A JP 11047081 A JP11047081 A JP 11047081A JP S5812048 A JPS5812048 A JP S5812048A
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- JP
- Japan
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- data
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008707 rearrangement Effects 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号データの並べかえ回路に係りＮ
ビット並列、Ｎ回で入力される信号をＮ回飛びに、並べ
かえたＮビットの並列出力信号をＮ回得るデータ並べか
え回路に因する。
ビット並列、Ｎ回で入力される信号をＮ回飛びに、並べ
かえたＮビットの並列出力信号をＮ回得るデータ並べか
え回路に因する。
第１１１ＫＮ昭４１０場合の従来例のデータ並べかえｔ
ｍｓｉｔ示し、第２図に第１ＩＩＯ場合のデータの流れ
を示す。
ｍｓｉｔ示し、第２図に第１ＩＩＯ場合のデータの流れ
を示す。
図中１．〜Ｉ４は入力信号線、・１〜・番は出力信奇線
、１１〜４４はメモリセルで矢印の方向くデータを転送
出来るｏ ｄｓｓ４ｔ＊ｅｄｔｍｅ４ｓａ＊・・・・・
４ａｓ、ｄａ雪＊纏番−１ｄ４４は４群のデータを示す
。この回路はデーＩ ｄＢ曹ｄ１禦−”’（ｌｓｌｅｄ
鵞１１４１１＊°°°ｄ４胃管 ａＳＳ・ｄＢ豐°°゛
ｄ―肩。
、１１〜４４はメモリセルで矢印の方向くデータを転送
出来るｏ ｄｓｓ４ｔ＊ｅｄｔｍｅ４ｓａ＊・・・・・
４ａｓ、ｄａ雪＊纏番−１ｄ４４は４群のデータを示す
。この回路はデーＩ ｄＢ曹ｄ１禦−”’（ｌｓｌｅｄ
鵞１１４１１＊°°°ｄ４胃管 ａＳＳ・ｄＢ豐°°゛
ｄ―肩。
ｄ□、ｄｌ・・・佃肩ＯＮ！個のかたまルのデータ群を
ｄ■ｅｄ雪聰 −−−ｄａ鳳・４＊ｅｄ嘗會、−ｄ菖ｍ
Ｉａ、）＠ ＊ｄ鵞 Ｎ、 ”’４１８Ｎの如く
並べかえるものでディジタルフーリエ変換、相関針船等
の信号処理回路によく用いられている〇 今第２図で説明すると（イ）←）のようｒｒｃａｍの４
ビツトのデータ’Ｉｌｌ ＠ｄｌｌ・ｄｓｓ ＊ （１
１４幸ｄ雪ｓ ＠ｄｍ＊ ＊ ｄｓｓ ｅｄ１４・・・
・・・が入力信号線！ｉ〜Ｉ４よ〉入力され、次々に下
側のセルに転送されてゆ＜ｏｆ→く示すように、全デー
タ、がメモリセル１１〜４４内にすべて格納されると、
シフトは左から右方向に行なわれゐようＫｍ）、に）に
示す如（４１４１＊ ｄｏｔ ４ａ ０データが最
初に出力され、次々とデータシフトにより出力され、最
後に（ホ）に示す如＜ｄｌいｄ、いｄ、、ｄ４４のデー
タが出方されて完了する□しかしこの回路では１群のデ
ータを読み込むのに４クロツク（１クロツクはデータ１
列又は１行をシフトするのに対応）必要で又続出しに４
クロツク合ｔｔｓクロック必要である。しかるにデータ
が次々と渡来するときには４クロック単位で１群のデー
タが来てしまう。後手の４クロツクの期間中は次に来る
１群のデータを絞みこもうとしても、メモリセル１４〜
４４には処理中のデータが入りており、読み込むことが
出来ない。
ｄ■ｅｄ雪聰 −−−ｄａ鳳・４＊ｅｄ嘗會、−ｄ菖ｍ
Ｉａ、）＠ ＊ｄ鵞 Ｎ、 ”’４１８Ｎの如く
並べかえるものでディジタルフーリエ変換、相関針船等
の信号処理回路によく用いられている〇 今第２図で説明すると（イ）←）のようｒｒｃａｍの４
ビツトのデータ’Ｉｌｌ ＠ｄｌｌ・ｄｓｓ ＊ （１
１４幸ｄ雪ｓ ＠ｄｍ＊ ＊ ｄｓｓ ｅｄ１４・・・
・・・が入力信号線！ｉ〜Ｉ４よ〉入力され、次々に下
側のセルに転送されてゆ＜ｏｆ→く示すように、全デー
タ、がメモリセル１１〜４４内にすべて格納されると、
シフトは左から右方向に行なわれゐようＫｍ）、に）に
示す如（４１４１＊ ｄｏｔ ４ａ ０データが最
初に出力され、次々とデータシフトにより出力され、最
後に（ホ）に示す如＜ｄｌいｄ、いｄ、、ｄ４４のデー
タが出方されて完了する□しかしこの回路では１群のデ
ータを読み込むのに４クロツク（１クロツクはデータ１
列又は１行をシフトするのに対応）必要で又続出しに４
クロツク合ｔｔｓクロック必要である。しかるにデータ
が次々と渡来するときには４クロック単位で１群のデー
タが来てしまう。後手の４クロツクの期間中は次に来る
１群のデータを絞みこもうとしても、メモリセル１４〜
４４には処理中のデータが入りており、読み込むことが
出来ない。
従りてこの方式では後半のＮクロックの間には読み込み
が出来ず連続した処理が出来なく、処理速度が遅くなる
欠点がある。又処理速度を保とうとするとメモリセル回
路を２個もつ必要が生じる欠点がある。
が出来ず連続した処理が出来なく、処理速度が遅くなる
欠点がある。又処理速度を保とうとするとメモリセル回
路を２個もつ必要が生じる欠点がある。
本発明の目的は上記の欠点をなくするためにならべかえ
の列と行の使い方をデータ群ごとに反転することにより
、待ち時間なしに常にデータを並べかえ出来る、高速で
小形なデータ並べ回路の提供にある。
の列と行の使い方をデータ群ごとに反転することにより
、待ち時間なしに常にデータを並べかえ出来る、高速で
小形なデータ並べ回路の提供にある。
本発明は上記の目的を達成するためにＮ行Ｎ列からなり
、行列いづれの方向へもデータをシフト出来るメモリセ
ル回路と、該メモリセル回路の第１列又は第１行のいづ
れにＮビットの入力信号を入力するかを選択する入力レ
レクタ回路と、核メモリ七ル回路の第Ｎ列又は第８行の
いづれからＮビットの出力信号を取り出すかを選択する
出力セレクタ回路により構成され、Ｎビット並列、Ｎ回
で入力されるＭｘＮ個の順序ずけられた信号を、Ｎ回飛
びに、並べかえたＮビットの並列出力信号をＮ回得るこ
とを％轍とするデータ釜へかえ回路である。
、行列いづれの方向へもデータをシフト出来るメモリセ
ル回路と、該メモリセル回路の第１列又は第１行のいづ
れにＮビットの入力信号を入力するかを選択する入力レ
レクタ回路と、核メモリ七ル回路の第Ｎ列又は第８行の
いづれからＮビットの出力信号を取り出すかを選択する
出力セレクタ回路により構成され、Ｎビット並列、Ｎ回
で入力されるＭｘＮ個の順序ずけられた信号を、Ｎ回飛
びに、並べかえたＮビットの並列出力信号をＮ回得るこ
とを％轍とするデータ釜へかえ回路である。
以下本発明の１実施例につき図に従って説明する。
第３図は本発明の実施例でＮ−４の場合のデータ並べか
え回路のブロック図、第４図は第３図の場合のデータの
流れを示す。図中第１図と同一機能のものは同一記号で
示す。図中１は入力セレクタ回路、２は出力七しタ／Ｍ
踏、６９ｇ、９１１山ｃ■ｔａｔ４ ”’ ｅ４１＊
＃ａ雪ｔ ａ４ｍ、 ６４４９ ０由 台用
Ｕｍｌ シ番−・・・・４＠、・４雪、・４１，０番
番は０群及び・評のデータを示す０人力セレクタ１ｌｊ
ｌｌ及び出カ七しクタ崗踏雪紘＾力を上方よｐ入力する
場合は下方からデー／管ＩＩｔｔｊｉすよ、５に制御し
、入力を左側から入力する場合紘出力は右１１：６取出
すように制御し又上Ｉ！Ｏ励作を交互に制御するように
なりて−る０今ｊｌ１４ ａｌＨ３Ｋ 示ｔ ＪｋＯ（
入力信号８ Ｌ 〜Ｉ４．Ｉ ＣＦ人力七レしタ１ｌｌ
ｌｌｔ介し左側から入力され九０群のデー゛り（１ｓｓ
＊ ＠山＠ｓａｗ ６＊ａ −６４１１ｅ４１ｓ １！
４１＊ ＠４４がメ幡りセル１１〜４４よに存在する場
合、ｄ群のデー／ ４ｔｔ （１１１１４ｓｔ ｄｔ４
を入力（１−１’）纏Ｉ、 〜Ｉ４及び人々−レクタ回
路ｌを介し上方より入力すると（−に示す如くデータｄ
、、、ｌｉ山ｄｌｌ＊ ｄｌ４が入力されると同時に下
方よ〕データｅｌｌｓ ”Ｉｌｔ軸、＠匂が歳出され出
力セレクタ回路２を介しａＳ々信号信号ｓ〜軸よｌＯ出
される０即ち左よ）入力電れたデータは羞べか見られて
出力される。これが次々と行なわれ（ハ）に示す如くｄ
群のデータが倉澤メモリセル１１〜４４に貯えられると
入力セレクタ回路１はデータを左方から入力するようｌ
こ切替わり、出力セレクタ２は右方よりデータを出力す
るように切替わる。これによりに）に示す如く８群のデ
ータ”１１〜ｅｍを読み込み並べかえられたｄ群のデー
タｄ１１〜ｄ１．を出力する。即ち並べかえられたｄ群
し、０群のデータがモモリセル１１〜４４に格納される
。以上の如く０群、ｄ群、０群のように連続する入力デ
ータを次々に内力記憶し、連続して、１つの並べかえ回
路で蛋べかえられたデータが得られるので高速小形の並
べかえ回路知得られる。
え回路のブロック図、第４図は第３図の場合のデータの
流れを示す。図中第１図と同一機能のものは同一記号で
示す。図中１は入力セレクタ回路、２は出力七しタ／Ｍ
踏、６９ｇ、９１１山ｃ■ｔａｔ４ ”’ ｅ４１＊
＃ａ雪ｔ ａ４ｍ、 ６４４９ ０由 台用
Ｕｍｌ シ番−・・・・４＠、・４雪、・４１，０番
番は０群及び・評のデータを示す０人力セレクタ１ｌｊ
ｌｌ及び出カ七しクタ崗踏雪紘＾力を上方よｐ入力する
場合は下方からデー／管ＩＩｔｔｊｉすよ、５に制御し
、入力を左側から入力する場合紘出力は右１１：６取出
すように制御し又上Ｉ！Ｏ励作を交互に制御するように
なりて−る０今ｊｌ１４ ａｌＨ３Ｋ 示ｔ ＪｋＯ（
入力信号８ Ｌ 〜Ｉ４．Ｉ ＣＦ人力七レしタ１ｌｌ
ｌｌｔ介し左側から入力され九０群のデー゛り（１ｓｓ
＊ ＠山＠ｓａｗ ６＊ａ −６４１１ｅ４１ｓ １！
４１＊ ＠４４がメ幡りセル１１〜４４よに存在する場
合、ｄ群のデー／ ４ｔｔ （１１１１４ｓｔ ｄｔ４
を入力（１−１’）纏Ｉ、 〜Ｉ４及び人々−レクタ回
路ｌを介し上方より入力すると（−に示す如くデータｄ
、、、ｌｉ山ｄｌｌ＊ ｄｌ４が入力されると同時に下
方よ〕データｅｌｌｓ ”Ｉｌｔ軸、＠匂が歳出され出
力セレクタ回路２を介しａＳ々信号信号ｓ〜軸よｌＯ出
される０即ち左よ）入力電れたデータは羞べか見られて
出力される。これが次々と行なわれ（ハ）に示す如くｄ
群のデータが倉澤メモリセル１１〜４４に貯えられると
入力セレクタ回路１はデータを左方から入力するようｌ
こ切替わり、出力セレクタ２は右方よりデータを出力す
るように切替わる。これによりに）に示す如く８群のデ
ータ”１１〜ｅｍを読み込み並べかえられたｄ群のデー
タｄ１１〜ｄ１．を出力する。即ち並べかえられたｄ群
し、０群のデータがモモリセル１１〜４４に格納される
。以上の如く０群、ｄ群、０群のように連続する入力デ
ータを次々に内力記憶し、連続して、１つの並べかえ回
路で蛋べかえられたデータが得られるので高速小形の並
べかえ回路知得られる。
以上詳細に説明した如く本発明によれば高速小形の並べ
かえ回路が得られる効果がある。
かえ回路が得られる効果がある。
第１図は従来例の並べかえ回路のブロック図、第２図は
第１図の場合のデータの流れを示す図、第３図は本発明
の実施例のデータ並べかえ回路のブロック図、第４図は
第３図の場合のデータの流れを示す図である。図中１は
入力セレクタ回路、２は出力セレクタ回路、■、〜Ｉ４
は入力信号線、０１〜０４は出力信号線、１１〜４４は
メモリセル、ｃｏ ′Ｃ４４１，（ｉｎ ｄ４４ ＃、
ｅｌｌ Ａ′ｅ４４は０群りｄ群シｅ群のデータを示
す・ 第１図 １２図 ｚｔ （Ａ−〕（℃２） θ４ θ３ ６′２ σｌ （ノソ
第１図の場合のデータの流れを示す図、第３図は本発明
の実施例のデータ並べかえ回路のブロック図、第４図は
第３図の場合のデータの流れを示す図である。図中１は
入力セレクタ回路、２は出力セレクタ回路、■、〜Ｉ４
は入力信号線、０１〜０４は出力信号線、１１〜４４は
メモリセル、ｃｏ ′Ｃ４４１，（ｉｎ ｄ４４ ＃、
ｅｌｌ Ａ′ｅ４４は０群りｄ群シｅ群のデータを示
す・ 第１図 １２図 ｚｔ （Ａ−〕（℃２） θ４ θ３ ６′２ σｌ （ノソ
Claims (1)
- Ｎ行Ｎ列からなり、行列いづれの方向へもデータをシフ
ト出来るメモリセル回路と、該メモリセル回路の第１列
又は第１行のいづれにＮビットの入力信号を入力するか
を選択する入力セレクタ回路と、鋏メモリ七ル回路の＃
ＩＮ列又は第Ｎ行のいずれからＮビットの出力信号を取
り出すかを選択する出力セレクタ回路により構成され、
Ｎビット並列、Ｎ回で入力されるＮｘ８個の順序ずけら
れた信号を、Ｎ回飛びに、並べかえたＮビットの並列出
力信号をＮ回得ることを特徴とするデータ並べかえ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110470A JPS5812048A (ja) | 1981-07-15 | 1981-07-15 | デ−タ並べかえ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110470A JPS5812048A (ja) | 1981-07-15 | 1981-07-15 | デ−タ並べかえ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812048A true JPS5812048A (ja) | 1983-01-24 |
| JPS6312299B2 JPS6312299B2 (ja) | 1988-03-18 |
Family
ID=14536514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110470A Granted JPS5812048A (ja) | 1981-07-15 | 1981-07-15 | デ−タ並べかえ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599446B1 (en) * | 2000-11-03 | 2003-07-29 | General Electric Company | Electrically conductive polymer composite compositions, method for making, and method for electrical conductivity enhancement |
-
1981
- 1981-07-15 JP JP56110470A patent/JPS5812048A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599446B1 (en) * | 2000-11-03 | 2003-07-29 | General Electric Company | Electrically conductive polymer composite compositions, method for making, and method for electrical conductivity enhancement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312299B2 (ja) | 1988-03-18 |
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