SU1203554A1 - Устройство дл распознавани образов - Google Patents

Description

2. Устройство по П.1, отличающеес  тем, что вычисли- аД-ельные блоки содержат группу коммутаторов , одни входы которых  вл ютс  первым, вторым и третьим входами блоков, а выходы подключены к одним входам второго коммутатора, сумматор, один вход которого соединен с выходом одного коммутатора группы, а выход подключен к другому входу второго коммутатора, выход которого соедин ен с входами коммутаторов группы, первьй инвертор, вход которого соединен с выходом другого коммутатора группы, а выход подключен к одному входу третьего коммутатора , другой вход которого соединен с выходом соответствующего коммутатора группы, а выход подключен к другому входу сумматора, выход котоi

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в быстродействующих системах распознавани  изображений и речи.

Цель изобретени  - повышение надежности распознавани .

На фиг. 1 представлена блок- схема предлагаемого устройства.; на фиг. 2 и 3 - примеры конкретного конструктивного выполнени  вычислительного блока.

Устройство содержит вычислительные блоки 1, первую 2 и вторую 3 группы регистров, первьй 4 и второй 5 регистры и первый коммутатор 6, вьшолненньй в виде мультиплексора (фиг. 1).

При этом вычислительные блоки 1 содержат (фиг. 2) первьй дешифратор 7, группу коммутаторов 8 и 9, вьшол- ненных в виде мультиплексоров, третью группу 10 регистров и арифметический блок 11, включающий (фиг. 3) сумматор 12, второй коммутатор 13 и третий коАгутатор 14, выполненные в виде мультиплексоров, второй 15 и третий 16 дешифраторы, первьй 17 и второй 18. инверторы и элементы 19 задержки.

рого соединен с входом второго инвертора , подключенного к четвертому входу второго коммутатора, первый дешифратор, входы которого  вл ютс  вторым входом блока, а выходы соединены с одними входами регистров третьей группы, другие входы которых подключены к выходу второго коммутатора , а выходы соединены с входами соответствуютдих коммутаторов группы, второй дешифратор, входы которого  вл ютс  вторым входом блока , а выходы подключены к другим входам третьего коммутатора, и элементы задержки, входы которых  вл ютс  вторым входом блока, а выходы подключены к третьему дешифратору, один вход которого соединен с выходом сумматора, а выходы подключены к другим входам второго коммутатора.

Устройство содержит первый 20, второй 21, третий 22, четвертый 23, п тьш 24, шестой 25 и седьмой 26 входы устройства, и выход 27

(фиг. 1), первый 28, второй 29 и третий входы вычислительного блока и выходы 30 и 31 (фиг. 2.) .

Устройство дл  распознавани  образцов предназначено дл  работы

в составе вычислительной системы в качестве периферийного вычислител  и подключаетс  к вычислительной системе через свои шины данных и управлени . Устройство работает с

внешней синхронизацией под управлением центрального процессора вычислительной системы. На входные шины устройства подаютс  соответствующим образом синхронизованные потоки данных с элементами эталона и реализации и определ емые алгоритмом обработки комбинации управл ющих сигналов .

Устройство распознавани  образов

в соответствии с комбинаци ми управл ющих сигналов осуществл ет коммутацию входов-выходов всех своих внутренних блоков и в результате выполнени  алгоритма передает з вычислнтельную систему через выходную

шину меру различи  между очередным эталоном и реализацией,

В устройстве, содержащем М вычислительных блоков 1, одновременно могут обрабатыватьс  только М элементов эталона.

Если в эталоне число элементов больше количества блоков 1, то в алгоритме по в тс  дополнительные шаги.

Рассмотрим вначале работу устройства , когда число блоков 1 больше или равно числу элементов в эталоне . Число элементов в реализации не ограничено и может быть любым.

Тогда дл  вычислени  меры различи между неизвестной реализацией и эталонным образом устройство распознавани  выполн ет следующую последовательность команд, определ емых последовательностью комбинаций управл ющих сигналов, подаваемых на шину управлени  устройства распознавани  образов из вычислительной системы.

Данна  последовательность управл ющих сигналов может поступать из внешней вычислительной системы, где может, хранитьс  в посто нном запоминающем устройстве. Из посто нного запоминающего устройства на каждьй синхроимпульс выбираетс  очередна  комбинаци  управл ющих сигналов .

Ниже приведены пункты алгоритма работы устройства распознавани  образов.

1. С шины элементов эталонов в первый регистр 2 записываетс  соответствующий элемент эталона.

2. В регистрах 2 через сдвиговые входы-выходы данные сдвигаютс  на один регистр вверх. Дл  этого подаетс  комбинаци  управл ющих сигналов по которой в мультиплексорах регистров 2 выход коммутируетс  со сдвиговым входом, и подаютс  сигналы разрешени  записи в первьм регистр 2 и разрешение записи во второй регистр

3.Пункты 1 и 2 повтор ютс  заданное число раз дл  последующих элементов эталонов так, что в результате

в первом регистре 2 хранитс  первый элемент эталона, а в последнем регистре 2 хранитс  последний элемент эталона.

4.В регистре 5 устанавливаетс  максимально возможное большое число.

5.Аналогично п.1 в регистр 4 с . шины 25 записываетс  первьп элемент реализации.

6.В каждом блоке 1 в первые рабо- чие регистры 10 пересылаютс  элементы эталона из соответствующего регистра 2. Дл  этого на мультиплексоры

8 в блоках 1 подаетс  управл ющий код, по которому выход мультиплек- сора 8 ком1 1утируетс  с первым входом данных. Б арифметические блоки 11 всех блоков 1 подаетс  код, соответствующий заданной функции, а затем в дешифратор 7 подаетс  управл ю15

щии код, по которому на выходе дешифратора 7 возбуждаетс  лини  разрешени  записи в первый рабочий регистр 10.

7.Аналог гчными управл ющими сиг- налами во вторые рабочие регистры

10 всех блоков 1 пересылаетс  элемент реализации из регистра 4.

8.В арифметический блок 11 каждого блока 1 подаетс  команда вычислени  модул  разности содержимого первого и второго рабочих регистров с пересылкой результата в первый рабочий регистр.

9.Данные из первых рабочих ре- гистров пересылаютс  в соответствующие регистры 3 накопленных мер.

10.В регистр 4 записываетс  с шины элементов реализации следующий элемент реализации.

11- Повтор ютс  пп. 6-8.

12. Во вторые рабочие регистры ПО во всех блоках 1 пересылаютс  данные из соответствующих регистров 3.

13. В регистрах 3 накопленных

мер данные сдвигаютс  на один регистр вверх. В первьш регистр 3 накопленных мер записываютс  данные из регистра 5 константы.

14. В третьи рабочие регистры 10 всех блоков 1 пересылаютс  данные из соответствующих регистров 3 накопленных мер.

15.Находитс  минимум содержимо- го второго и третьего рабочих регистров 10 блоков 1. Результат помещаетс  во второй рабочий регистр.

16.Повтор ютс  пп. 13-15.

17. Находитс  сумма первого и второго рабочих регистров 10.

18. Результат, наход щийс  во втором рабочем регистре 10, пересылаетс  в соответствующий регистр 3

19.,Повтор ютс  пп. 10-18 дл 

всех последуюпщх элементов реализации , подаваемых последовательно из вычислительной системы на шину элементов реализации устройства распознавани  образов.

20.В первый рабочий регистр блоков 1 читаютс  данные из соответствующего регистра 3.

21.Сдвигаетс  информаци  в регистрах 3 на один регистр вверх.

22.Во второй рабочий регистр блоков 1 читаетс  информаци  из соответствующего регистра 3.

23.Находитс  минимум содержимого первого и второго рабочих регистров 10.

24.Повтор ютс  пп. 21-23 заданное число раз.

25.Пересылаютс  данные из первого рабочего регистра 10 в регистр 3.

,26. С выходной шины накопленных мер читаетс  содержимое соответствующего регистра 3, содержащее минимальную меру paзлi чи  между соответствующим эталоном и реализацией.

После вьшолнени  п. 26 рассмотренного алгоритма в каждом регистре 3 находитс  одна из возможных мер различи  между данным эталоном и реализацией. Минимальна  мера различи  будет находитьс  в самом верхнем регистре 3.

12035546

Число, содержащеес  в этом регистре , передаетс  в вычислительную систему в качестве меры различи  между эталоном и реализацией. 5 Повторив алгоритм дл  К эталонов, получим К мер различи .

Дл  случа , когда число блоков 1 меньше числа элементов в эталоне,

10 алгоритм содержит особенности.

В этом случае после каждого , выполнени  п.п. 10-18, в которых вычисл ютс  меры различи  на очередном шаге, перед переходом к следую15 щему шагу необходимо провести сдвиг в группе регистров 2 и в первый регистр 2 с выходной шины записать очередной элемент, который- еще не участвовал в вычислени х. При этом

20 возможны три варианта сдвига: повторить очередной шаг без сдвига; сдвинуть элементы эталона в регистрах 2 на один вверх; сдвинуть элементы эталона в регистрах 2 на два

регистра вверх.

Выбор одного из вариантов сдвига может быть осуществлен на основе анализа сумм мер различи , йолучае- 30 мых дл  каждого из варианта. При .этом в разных вариантах измен ютс  суммы только в двух нижних и двух верхних регистрах 2.

Дл  случа , когда число блоков 1 меньше числа элементов в эталоне,

алгоритм содержит особенности.

В этом случае после каждого , выполнени  п.п. 10-18, в которых вычисл ютс  меры различи  на очередном шаге, перед переходом к следующему шагу необходимо провести сдвиг в группе регистров 2 и в первый регистр 2 с выходной шины записать очередной элемент, который- еще не участвовал в вычислени х. При этом

возможны три варианта сдвига: повторить очередной шаг без сдвига; сдвинуть элементы эталона в регистрах 2 на один вверх; сдвинуть элементы эталона в регистрах 2 на два

регистра вверх.

Выбор одного из вариантов сдвига может быть осуществлен на основе анализа сумм мер различи , йолучае- мых дл  каждого из варианта. При .этом в разных вариантах измен ютс  суммы только в двух нижних и двух верхних регистрах 2.

Фиг.З

Claims (2)

1. УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ОБРАЗОВ, содержащее вычислительные блоки, одни входы которых являются первым входом устройства, другие подключены к выходам соответствующих регистров первой и второй групп и первого регистра, а выходы соединены с одними входами соответствующих регистров второй группы, другие вхоры которых являются вторым входом устройства, при этом входы регистров первой группы являются третьим входом устройства,вход первого регистра первой группы регистров является четвертым входом устройства, а входы первого регистра являются пятым и шестым входами устройства, отличающееся тем, что, с целью повышения надеж- < ности распознавания, оно содержит второй регистр, вход которого является седьмым входом устройства, а выход подключен к первому регистру второй группы регистров, и первый коммутатор, входы которого соединены с выходами регистров второй группы, а выход является выходом устройства, при этом регистры первой и второй групп соответственно последовательно соединены между собой, выход каждого регистра соединен с входом предыдущего, а выход последнего регистра в каждой группе подключен к входу первого.

2. Устройство по п.1, отличающееся тем, что вычислительные блоки содержат группу коммутаторов, одни входы которых являются первым, вторым и третьим' входами блоков, а выходы подключены к одним входам второго коммутатора, сумматор, один вход которого соединен с выходом одного коммутатора группы, а выход подключен к другому входу второго коммутатора, выход которого соединен с входами коммутаторов группы, первый инвертор, вход которого соединен с выходом другого

I коммутатора группы, а выход подключен к одному входу третьего коммутатора, другой вход которого соединен с выходом соответствующего коммутатора группы, а выход подключен к другому входу сумматора, выход кото рого соединен с входом второго инвертора, подключенного к четвертому входу второго коммутатора, первый дешифратор, входы которого являются вторым входом блока, а выходы соединены с одними входами регистров третьей группы, другие входы которых подключены к выходу второго коммутатора, а выходы соединены с входами соответствующих коммутаторов группы, второй дешифратор, входы которого являются вторым входом блока, а выходы подключены к другим вхо дам третьего коммутатора, и элементы задержки, входы которых являются вторым входом блока, а выходы подключены к третьему дешифратору, один вход которого соединен с выходом сумматора, а выходы подключены к другим входам второго коммутатора.