SU1532912A1

SU1532912A1 - Устройство дл вычислени систем булевых функций

Info

Publication number: SU1532912A1
Application number: SU884431889A
Authority: SU
Inventors: Станислав Леонидович Беляков
Original assignee: Филиал "Восход" Московского Авиационного Института Им.Серго Орджоникидзе
Priority date: 1988-05-30
Filing date: 1988-05-30
Publication date: 1989-12-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и предназначено дл вычислени систем булевых функций. Цель изобретени - повышение производительности устройства за счет обработки логических переменных группами переменной длины. Устройство содержит группу входов 1 подачи аргументов, сдвиговый регистр 2, блок пам ти 3 констант, группу коммутаторов 4₁-4_K-1 (K - максимальное число обрабатываемых переменных в группе), регистр 5, регистр команд 6, преобразователь кода 7 в число управл ющих сигналов, шифратор управлени 8, блок управлени 9. Устройство работает следующим образом. На группу входов подачи аргументов подаютс значени входных переменных, и устройство вычисл ет значени булевых функций от N переменных группами переменной длины. 4 ил., 2 табл.

Description

П 16

сл со ю

со

к

Шиг.1

Изобретение относитс к автоматике и вычислительной технике и предназначено дл вычислени систем булевых функций о

Цель изобретени - повышение производительности устройства, за счет обработки логических переменных группами переменной длины.

На фиг. 1 представлена структурна схема устройства дл вычислени систем булевых функций; на фиг. 2 - функциональна схема преобразовани кода в число управл ющих сигналов; на фиг. 3 - алгоритм работы блока управлени ; на ф лг„ 4 граф-схема вычислени системы булевых функций.

Устройство дл вычислени систем булевых функций содержит группу входов -1 подачи аргументов, сдвиговый регистр 2, блок - 3 пам ти констант, группу коммутаторов 4,- 4К (где k - максимальное число обрабатываемых переменных в группе), регистр 5 регистр 6 команд, преобразователь 7 кода в число управл ющих сигналов , шифратор 8 управлени , блок 9 управлени , выход 10 разрешени преобразовани блока 9 управлени , вход 11 признака окончани вычислени блока 9 управлени , выход 12 начальной установки блока 9 управлени , три выхода 13-15 разрешени записи блока 9 управлени , выход 16 признака конца вычислений, вход 17 разрешени запуска и тактовый вход 18.

Преобразователь 7 кода в число управл ющих сигналов образуют вычитающий счетчик 19, элемент И 20 и элемент НЕ 21„

На фиг. 3 прин ты следующие обозначени : А1 - микроопераци начальной .установки (обнулени ) регистра 5S регистра 6 команд и преобразо- ва тел 7 кода в число управл ющих сигналов разрешени записи в сдвиговый регистр 2; А2 - микроопераци записи в регистр 6 команд; A3 - микроопераци записи в регистр 5 и разрешени преобразовани в преобразователе 7 кода в число управл ющих сигналов; АД - выход 16 признака конца вычислений равен I1 ; р - значение выхода старшего разреза регистра команд 6 (признак окончани вычислени ).

5

0

5

0

5

0

5

0

5

Шифратор 8 управлени служит дл преобразовани информации с выхода регистра команд 6 в сигналы, управл ющие выбором информации в соответствующем коммутаторе 4,- 4К группы.

В табл. 1 приведена таблица истинности шифратора 8 управлени дл k 3.

Устройство работает следующим образомо

В исходном состо нии на группу входов 1 подачи аргументов поданы значени входных переменных, на тактовый вход 18 непрерывно поступают тактовые сигналы. Устройство начинает работать согласно алгоритму на фиг. 3 после поступлени сигнала единичного уровн на вход 17 разрешени запуска. При этом количество одновременно обрабатываемых переменных (путем соответствующей коммутации значений разр дов переменных и разр дов регистра 5) определ етс значением кода, поступающего с выхода регистра 6 команд на входы шифратора 8 управлени , При этом полагаетс , что на т-й адресный вход блока пам ти констант 3 поступает информаци с выхода т-го разр да регистра 5, если управл ющий сигнал т-го коммутатора равен 1 (т 1, k-l), в противном слу- . чае на in-й адресный вход блока 3 пам ти констант поступает информаци с выхода ла-го разр да сдвигового регистра 2, Таким образом, дл (табл. 1) при В1 В2 О происходит обработка трех переменных, при Bl e О, В2 1 - двух переменных , при , одной переменной .

Информаци с выходов разр дов кода величины сдвига регистра 6 команд используетс дл соответствующего сдвига переменных в сдвиговом регистре 2, при этом преобразователь 7 кода в число управл ющих сигналов под управлением сигнала единичного уровн с выхода 10 разрешени преоб-., разовани блока 9 управлени вырабатывает m-И сигналов, разрешающих сдвиг информации на один разр д. После осуществлени операции сдвига на адресных входах блока 3 пам ти констант формируетс адрес следующей , команды.

51

Рассмотрим работу устройства на примере вычислени системы булевых фракций Y,, Yt, Y, , Y45 (фиг. 4). Содержимое блока 3 пам ти констант представлено в табл. 2. Содержимое разр да 1 поступает на вход I1 признака окончани вычислени блока управлени 9. Разр ды 6 и 7 содержат код управлени коммутаторами (табл. 1). Разр ды 8 и 9 - разр ды кода величины сдвига.

Пусть X, - О, Х4- 1, Х3 - 1, X4. О, Х5 1. После начальной установки в соответствии с табл. 1 на входы блока 3 пам ти констант подаютс значени трех переменных Xj, Х2, X, и считана команда из чейки с адресом А1 00011. Ее выполнение завершаетс сдвигом информации в сдвиговом регистре 2 на три-разр да (согласно коду в поле разр дов 8 и 9) и подключением двух переменных дл обработки (X, и Xf), пос- ле чего формируетс адрес А2 10001, В данной чейке первый разр д содержит 1, значит в разр дах 2-5 содержитс результат вычислени 01.11

Врем вычислени без учета начальной установки в устройстве опре дел етс величиной

ТпЈ 2Ъ в,

где g - максимальное количество групп обрабатываемых переменных; (l -Ьсдв), t4T5 ;

1 - наибольшее число одновременно обрабатываемых переменных; сдь период тактовых сигналов} - врем считывани из блока

Claims

3 пам ти констант. Формула изобретени

Устройство дл вычислени систем булевых функций, содержащее сдвиговый регистр, регистр, блок пам ти констант, регистр команд, блок управлени , причем информационные входы сдвигового регистра соединены с входами подачи аргументов группы устройства, вход разрешени записи сдвигового регистра соединен с первым выходом разрешени записи блока управлени , второй выход разрешени записи которого соединен с входом разрешени записи регистра, выходы старших разр дов которого соединены со старшими разр дами ад

JQ

jj 20 25

30

дд

35

45

0

5

26

ресных входов блока пам ти констант, выход которого соединен с информационными входами регистра команд, выход старшего разр да которого соединен с входом признака окончани вычислени блока управлени , выход начальной установки которого соединен с входами разрешени обнулени регистра и регистра команд, вход разрешени записи которого соединен с третьим выходом разрешени записи блока управлени вход запуска которого соединен с входом разрешени запуска устройства, выход признака конца вычислений которого соединен с . выходом признака конца вычислений блока управлени , информационные входы регистра соединены с выходами соответствующих старших разр дов регистра команд, отличающеес тем, что, с целью повышени производительности за счет обработки логических переменных группами переменной длины, оно содержит k-1 коммутаторов (k - максимальное число обрабатываемых переменных в груп- пе), шифратор управлени и преобразователь кода в число управл ющих сигналов, выход которого соединен с входом разрешени сдвига сдвигового регистра, соответствующие выходы младших разр дов регистра команд соединены с информационными входами преобразовател кода в число управл ющих сигналов и входами шифратора управлени n-й выход которого соединен с управл ющим входом m-го коммутатора группы ( ), младший разр д адресных входов блока пам ти констант соединен с выходом младшего разр да сдвигового регистра, вы- ходы остальных разр дов которого соединены с первыми информационными входами коммутаторов группы, вторые информационные входы которых соединены с выходами младших разр дов регистра, выходы коммутаторов группы соединены с соответствующими разр дами адресных входов блока пам ти констант, тактовый вход устройства соединен с тактовым входом преобразовател кода в число управл ющих сигналов, вход разрешени преобразовани и вход обнулени которого соединены соответственно с выходом разрешени преобразовани и выходом начальной установки блока управлени .

1532912

Таблица 1

Примем ание. Прочерк - безразличное состо ние.

{начало}

Фиг. 2

№

{Конец )

Фи&.З

Фиг А