RU1795465C - Устройство дл параллельной передачи информации - Google Patents

Description

- номер  чейки в выбранном блоке пам ти. Использование преобразовател  кода адреса и дешифраторов позвол ет с форматом доступа N осуществить одновременную выборку элементов хранимого массива в пор дке следовани  их номеров.

Недостатком этого устройства  вл етс  низка  пропускна  способность из-за невозможности одновременной выборки элементов массива в двоично-инверсной последовательности, в последовательности с шагом, кратным формату доступа, а также диагональных и поддиагональных элементов двумерного массива.

Наиболее близким техническим решением к предлагаемому  вл етс  оперативное запоминающее устройство, содержащее адресный регистр, разделенный на две части - старшую и младшую, блоки преобразовани  адреса, адресные коммутаторы, коммутаторы входных данных , регистр входных данных, коммутаторы выходных данных, регистр выходных данных , накопители, вход адресного регистра  вл етс  адресным входом устройства, выход старшей части адресного регистра соединен с управл ющими входами коммутаторов входных и выходных данных, с входами блоков преобразовани  адреса и с вторыми информационными входами адресных коммутаторов, выходы блоков преобразовани  адреса соединены с первыми информационными входами соответствующих адресных коммутаторов, выходы которых соединены с входами старших разр дов адреса соответствующих накопителей, выход младшей части адресного регистра соединен с входами младших разр дов адреса накопителей, входы регистра входных данных  вл ютс  информационными входами устройства, каждый выход регистра входных данных подключен к соответствующему информационному входу каждого коммутатора входных данных, выходы которых соединены с информационными входами соответствующих накопителей, выход каждого накопител  соединен с соответствующим информационным входом каждого коммутатора выходных данных, выходы коммутаторов выходных данных соединены с соответствующими входами регистра выходных данных, выходы которого  вл ютс  информационными выходами устройства, управл ющие входы адресных коммутаторов объединены и  вл ютс  управл ющим входом устройства.

В этом устройстве адрес состоит из двух частей - старшей и младшей. Старша  часть адреса устройства определ ет номер четверти (при формате доступа ) накопител , в которой находитс  адресуемое данное, а младша  часть адреса устройства определ ет номер  чейки в этой четверти. Формат доступа определ етс  числом накопителей

в устройстве. Кроме того, старша  часть адреса определ ет номер накопител , в которой записываетс  данное с нулевого выхода регистра входных данных. При записи информации на входы старших разр дов адресанакопителей поступают преобразованные коды старшей части адресного регистра, что позвол ет записывать данные с выходов регистра входных данных в различные четверти различных накопителей . При считывании информации на входы старших разр дов адреса накопителей поступает код с выхода старшей части адресного регистра. Старша  и младша  части адреса выдаютс  при этом на вход устрой

ства в двоично-инверсном пор дке, что позвол ет осуществить с форматом доступа N одновременную выборку элементов- хранимого массива е двоично-инверсной последовательности . Така  последовательность

5 считывани  элементов массива информации необходима дл  процессоров, выполн ющих функцию БПФ. Однако в данном устройстве невозможно осуществить с форматом доступа N одновременную выборку

0 элементов хранимого массива в последовательности с шагом, кратным формату досту- па, а также диагональных и поддиагональных элементов массива, так как эти элементы будут в большинстве слу5 чаев расположены в одноименных накопител х . Така  последовательность выборки элементов массива информации необходима дл  процессоров, выполн ющих операции над матрицами (например, дл 

0 одновременного обращени  к элементам столбцов матриц при их перемножении, дл  одновременного обращени  к диагональным и поддиагональным элементам при вычислении определителей матриц и т.д.).

5 Недостатком этого устройства  вл етс  низка  пропускна  способность из-за невозможности одновременной выборки N элементов хранимого массива в последова-. тельности с шагом, кратным формату досту0 па, а также N диагональных и поддиагональных элементов массива.

Цель изобретени  - повышение пропускной способности устройства за счет рационального размещени  элементов вектора в

5 накопител х.

В предлагаемом устройстве элементы вектора с номерами, кратными формату доступа N (N-число накопителей в устройстве), располагаютс  при записи в зависимости от кода преобразовани  адреса в различных

накопител х. При этом пропускна  способность устройства при обращении к элементам столбцов матриц, а также диагональным и поддиагональным элементам матриц по сравнению с прототипом возрастает пропорционально числу накопителей,

Таким образом, технико-экономическое преимущество изобретени  по сравнению с базовым, в качестве которого выбран прототип , как наилучший из известных данного типа, заключаетс  в повышении пропускной способности в N раз, где N-- число накопителей в устройстве.

Поставленна  цель достигаетс  тем, что в оперативное запоминающее устройство, содержащее N коммутаторов входных данных (N - количество параллельно-передаваемых- информационных сообщений), N - накопителей, причем выход i-ro коммутатора входных данных соединен с информационным входом i-ro накопител  (, (N-1), введены блок синхронизации, (N+1) блоков посто нной пам ти, блок элементов И и N блоков элементов ИЛИ, причем вход разрешени  ввода-вывода информации устройства соединён с входом пуска блока синхронизации, первый и второй выходы которого подключены соответственно к входу выборки всех блоков посто нной пам ти и управл ющему входу блока элементов И, втора  группа адресных входов всех блоков посто нной пам ти  вл етс  первым адресным входом устройства, перва  группа адресных входов всех блоков посто нной пам ти объединена с информационным входом блока элементов И и  вл етс  вторым адресным входом устройства,.треть  группа адресных входов всех блоков посто нной пам ти  вл етс  входом.задани  кода преобразовани  адреса устройства, выход i-rp блока посто нной пам ти соединен с первым входом i-ro блока элементов ИЛИ, второй вход которого соединен с выходом блока элементов И. выход i-ro блока элементов ИЛИ соединен с адресным входом i-ro накопители, выход N-ro блока посто нной пам ти соединен с управл ющими входами всех коммутаторов входных данных, t-ый информационный вход устройства  вл етс  j- тым информационным входом р-го коммутатора ходных данных ()modN; ИО.(М-Т); (N-1); р-0,(КМ)). выход f-ro накопител   вл етс  i-тым информационным выходом устройства, входы разрешени  записи и чтени  всех накопителей соединены соответственно с третьим и четвертым выходами блока синхронизации.

На фиг, 1 представлена функциональна  схема устройства дл  параллельной передачи информации; на фиг. 2 функциональна  схема блока синхронизации; на фиг. 3 и 4 показана структура размещени  информации после записи массива из 64 информационных слов в устройстве с 5 числом накопителей соответственно дл  их последующей выборки в двоично-инверсной последовательности и дл  выборки диагональных и поддиагональных элементов массива с форматом доступа, равным N;

0 на фиг. 5 - временные диаграммы работы блока синхронизации.

Устройство содержит (фиг. 1) вход 1 разрешени  ввода-вывода информации, вход 2 задани  кода преобразовани  адреса уст5 ройства, первый адресный вход 3 устройства , второй адресный вход 4 устройства, группу 5 блоков посто нной пам ти (5-0)- (5-N), блок 6 синхронизации, блок 7 элемен- тов И, группу 8 коммутаторов входных

0 данных (8-0)(N-1)J, группу 9 накопителей (9-0)(N-1), группу 10 блоков элементов ИЛИ (10-0)(N-1)y, группу 11 информационных входов устройства (11-0)- 11-(N-1). группу 12 информационных вы5 ходов устройства (12-0)(М-1).

Блок 6 синхронизации (фиг. 2) содержит, например, генераторы пачек импульсов 13 и 14, ждущие мультивибраторы 15 и 16, а также элементы задержки 17 и 18.

0

На фиг. 5 обозначены: ЗП - сигнал записи , поступающий по первому разр ду входа 1 разрешени  ввода-вывода информации устройства; СЧ - сигнал считывани , посту5 пающий в блоке 6 синхронизации по второму разр ду входа 1 устройства; ПА - преобразованные адреса на адресных входах накопителей 9; ИВх - информационные сигналы на входах накопителей 9; Ивых 0 информационные сигналы на выходах 12 ус- тройства.

Устройство работает следующим образом .

Адрес, поступающий по входам 2 и 3

5 устройства, состоит из двух частей - старшей и младшей. Старша  часть адреса определ ет номер накопител  9, а младша  часть - номер  чейки в выбранном накопителе 9. Старша  часть адреса содержит k log2N

0 разр дов, а младша  - 2k разр дов. В устройстве дл  обеспечени  одновременной выборки элементов массива в различных последовательност х с форматом доступа N примен етс  преобразование кода адреса в

5 процессе записи информации. Причем, в процессе записи преобразованна  старша  часть разр дов адреса поступает на адресные входы коммутаторов 8 входных данных, Преобразованна  младша  часть разр дов адреса поступает на адресные входы накопителей 9. При этом вариант преобразовани  кода адреса определ етс  сигналами на входе 2 задани  кода преобразовани  адреса устройства. В процессе считывани  информации преобразование адреса не производитс . Варианты преобразовани  кода адреса завис т от прошивки запоминающих элементов блоков 5 посто нной пам ти . При этом разр ды адресных входов блоков 5 посто нной пам ти разделены на три части. Дл  примера, в устройстве с числом накопителей 9 дл  различных вариантов преобразовани  адреса прошивка запоминающих элементов блоков 5 представлены в таблице.

В устройстве в зависимости от кода преобразовани  адреса со входа 2 осуществл етс  перераспределение данных среди накопителей 9. Основной особенностью вычислительной системы в которой предполагаетс  использование устройства  вл етс  то, что операции производитс  над вектор- операндами, а результатом работы  вл етс  результирующий вектор. Под вектором здесь понимаетс  массив данных р, состо щий из элементов Do, PI, ..,, Pi, ,..., Рп-1, где n - ограничиваетс  емкостью пам ти. Производительность векторной (матричной) ЭВМ удаетс  значительно повысить, если записывать данные (элементы вектора) в накопители 9 таким образом, чтобы иметь возможность затем их параллельно считывать с форматом доступа N. В предлагаемом устройстве в зависимости от выполн емой операций векторной (матричной) ЭВМ на вход 2 выдаетс  код преобразовани  адреса . Количество различных вариантов преобразовани  адресов определ етс  разр дностью входа 2 устройства на основе выражени  m fogak, где т - число разр дов кода преобразовани , k - количество вариантов преобразовани .

Рассмотрим работу устройства дл  случа  прошивки блоков 5 посто нной пам ти, представленного в таблице.

В данном примере код преобразовани  00 при записи информации соответствует последующему считыванию данных (элементов вектора) в обычной последовательности , код 01 - считыванию данных в двоично-инверсной последовательности, код10 -дл  параллельного считывани  элементов столбцов матрицы с форматом доступа 4, код 11 - дл  параллельного считывани  диагональных и поддиагональных элементов матрицы 8X8 с форматом доступа 4,

Предположим, что в векторной ЭВМ выполн етс  операци  БПФ. Дл  этого по входу 2 в устройство выдаетс  код преобразовани  адреса 01. По сигналу с первого разр да входа 1 устройства в блоке 6 синхронизации вырабатываетс  сери  сигналов XI дл  преобразовани  кодов адресов и ХЗ дл  записи информации с форматом в накопители 9 (см. фиг. 5). В результате, элементы обрабатываемого вектора через группу 11 информационных входов устройства в соответствии с таблицей будут записаны в определенном пор дке в накопители 9. Если старша  часть кодов адресов записи устройства была 00, то элементы вектора Ро-Рбз будут расположены в

накопител х 9. в соответствии с фиг. 4. Нетрудно заметить, что такое распределение .элементов обрабатываемого вектора по  чейкам накопителей 9 позвол ет с форматом доступа считать элементы вектора

в двоично-инверсной последовательности, что необходимо при выполнении операции БПФ в векторной ЭВМ. При этом считывание осуществл етс  по сигналу с второго разр да входа 1 устройства путем выработки серии управл ющих сигналов с выходов Х2 и Х4 блока 6 синхронизации (см. фиг. 5), Аналогичным образом работает устройство в соответствии с таблицей в случае выполнени  векторной ЭВМ операций над

матрицами (коды преобразовани  адреса 10 и 11).. -...Ф о р м у л а и з о б р е т е н и  

Устройство дл  параллельной передачи информации, содержащее N коммутаторов входных данных (М-количество параллельно-передаваемых информационных сообщений ), N накопителей, причем выход i-ro

коммутатора входных данных соединен с информационным входом i-ro накопител  (, N-1), отличающеес  тем, что, с целью повышени  пропускной способности , в него введены блок синхронизации,

N+1 блоков посто нной пам ти, блок эле- ме нтов И и N элементов ИЛИ, причем вход разрешени  ввода информации устройства соединен с входом пуска блока синхронизации , первый и второй выходы которого подключены к входу разрешени  записи всех блоков пам ти и управл ющему входу блока элементов И соответственно, перва  группа адресных входов всех блоков посто нной пам ти  вл етс  первым адресным входом

устройства, втира  группа адресных входов всех блоков посто нной пам ти объединена с информационным входом блока элементов И и  вл етс  вторым адресным входом устройства, треть  группа адресных входов всех блоков посто нной пам ти  вл етс 

входом задани  кода преобразовани  адреса устройства, выход 1-го блока посто нной пам ти соединен с первым входом 1-го элемента ИЛИ, второй вход которого соединен с выходом блока элементов И, выход 1-го элемента ИЛИ соединен с адресным входом 1-го накопител , выход N-ro блока посто нной пам ти соединен с управл ющими входами всех коммутаторов входных данных.

i-e информационные входы которых объединены и  вл ютс  i-м информационным входом устройства, выход i-ro накопител   вл етс  1-м информационным выходом ус- тройства, входы разрешени  записи и чтени  всех накопителей соединены соответственное третьим и четвертым выходами блока синхронизации.

Продолжение таблицы

13

Продолжение таблицы

Продолжение таблицы

Продолжение таблицы

«a l

igq

CQ j

q

33-

(Ј

«d

i

tt

a q: W(T

09(1

oca

d

га

i

W(T

«a

-т

r

r

yq

09(1

«a d

a

W(T

кг

«a

c

vq;

°a

Ј«ЮЭШ1К ПЖ ЯУ ИиО-ХУН}ЧУа1ЯиОЯУН QSVaiHUO VH

««a ss

cr

Г

I

га

«d

srcl ка

d

rtQ « Zf(J

i f vSEmicwtfH 2 W3JJ4UOWH }чуаа. QSVQIXUONVH

W

гх

ir

W -

Q JMCP

«cr

 т(Г

«d

a

a «a

9

iffO 5{

Ј(

t a «a

JM03

П

9T

W

Я

57

S9tS6Al