SU636676A1 - Устройство дл управлени блоками пам ти - Google Patents

Description

I

Изобретение относитс  к области цифровой вычислительной техники, в частности, к запоминающим устройствам, состо щим из нескольких независимых секций.

Известно устройство дл  управлени  пам тью , состо щее из нескольких секций дл  повышени  производительности машины fl|.

Известное устройство содержит адресный регистр, выходы старших разр дов которого соединены со входами преобразовател  кода адреса и входами адресных коммутаторов, а младших - подключены к входам дешифратора .

Известное устройство обеспечивает возможиость выборки из пам ти при одном обращении одновременно от I до п  чеек по последовательным адресам, начина  от адреса , указанного в команде. Количество выбираемых  чеек (формат обращени ) задаетс  кодом, поступающим на специальные входы устройства.

Дл  возможности одновременной передачи и приема из пам ти слов, а также дл  управлени  форматом обращений помимо усложнени  самого устройства управлени  пам тью известного устройства необходимо существенное усложнение процессоров и вычислительной системы в цело.м. Поэтому применение известного устройства не позвол ет повысить производительность, так как врем  выборки информации и врем  цикла у этого устройства не уменьшаетс  по сравнению с отдельной секцией пам ти (с отдельным блоком ).

Цель предлагаемого изобретени  - повысить эффективное быстродействие секционированной пам ти и тем самым повысить производительность тех машин, в которых обмен с пам тью осуществл етс  одним словом .

Указанна  цель достигаетс  тем, что в устройство дл  управлени  блоками пам ти введены формирователи признака готовности и выходные коммутаторы, управл ющие входы которых соединены с соответствующими выходами дешифратора и формировате5 лей признаков готовности, входы которых подключены к выходам адресных коммутаторов ,

В насто щем изобретении обеспечиваетс  опережающа  выборка информации, заключающа с  в том, что при считывании по какому-либо адресу производитс  одновременно и обращение по п-1 адресам, образующим вместе с выбранным адресом некоторый непрерывный массив  чеек пам ти.

например такон, когда выбранный адрес  вл етс  первичной  чейкой массива.

Информаци  из этих, дополнительно опрашиваемых  чеек пам ти подготавливаетс  к выдаче. Если следующее считывание производитс  по адресу, который предварительно опрошен, то обращение отрабатываетс  за значительно меньшее врем , чем врем  выборки из секции пам ти.

На чертеже представлена блок-схема предлагаемого устройства управлени  с таким массивом дополнительно опрашиваемых  чеек, когда выбираема   чейка  вл етс  первой в массиве, и дл  такой пам ти, котора  допускает смену хранимой информации .

Устройство содержит адресный регистр 1, разделенный на две части - cTapiuyio 2 и младшую 3; преобразователь 4 кода адреса дл  увеличени  на единицу содержимого старшей части адресного регистра; п адресных коммутаторов 5 дл  передачи на входы п секций пам ти и п формирователей п изиаков готовности информации, либо содержимого старшей части адресного регистра 2, либо выходного кода преобразовател  4 Кода адреса; дешифратор 6 сигналов управлени  сборками адресов; дешифратор 7 выбираемой секции дл  выработки управл ющего сигнала, который определ ет выбранную секцию пам ти; формирователи 8 признаков готовности информации, которые, начина  с момента смены адреса дл  секции пам ти, вырабатывают на врем  выборки из секции пам ти сигнал, блокирующий выдачу информации через выходной коммутатор 9.

Входы адресного регистра 1 соединены с входными шинами 10 адреса.

Адресные коммутаторы 5, имеющие информационные входы П и 12, включены между выходом старшей части 2 адресного регистра, к которому подключены информационные входы П, и адрес.ными входами секций пам ти 3.

Дл  осуществлени  записи информации введены схемы «И 14, которые одними свопми входами присоединены к дещифратору 7 выбираемой секции, а выходами - к входам 15 «-Запись в секцию секций пам ти. По CHfHajiy, поступающему на вход 15, производитс  запись в секцию информации с информационных входов 16.

При отсутствии блокирующего сигнала или после его окончани  на управл ющем входе выходного коммутатора на информационные выходы 18 выдаетс  информаци  из выбираемой секции пам ти, котора  определ етс  дешифратором 7 выбираемой секции , подающего сигнал на один из управл ющих входов 19 выходных коммутаторов 9.

Дл  синхронизации записи информации один из входов схем «И 14 соединен с шиной 20 «Запись.

Дешифратор б сигналов управлени  построен так, что дл  всех адресных, коммутаторов , соответствующих тем секци м la f ти , номера которых меныме, чем кол, содержащийс  в младшей части 3 адресного регистра 1, формируетс  управл ющий сигнал дл  передачи адреса, поступающего с выхода преобразовател  4 -кода адреса, а дл  остальных адресных коммутаторов - управл ющий сигнал дл  передачи кода адреса из старшей части 2 адресного регистра 1.

Устройство работает следующим образом .

Адресный регистр 1 принимает с входных тин 10 адрес очередного обращени , который можно представить в видеAn-f а,

S где а - содержимое младших разр дов адреса , указывающее на номер секции пам ти, соответствующей данному адресу, 0. а -1; А - содержимое старищх ра; р дов адреса , указывающее на номер  чейки в выбранной секции пам ти.

Преобразователь 4 кода адреса формирует величину А-И. Величина «а, содержаща с  в младшей части 3 регистра J, расшифровываетс  дещифратором 6 таким образом , что коммутаторы 5 передают на адресные входы секций пам ти, номера кото . рых больше или равны «а, величину А, а на адресные входы остальных секций - величину А+1. Обращение производитс  посто нно ко всем секци м пам ти. В результате 3 секции с номером «а выбираетс 

0  чейка с адресом AU + а,..., в секции с номером п-1 -  чейка с адресом , в секции с номером О -  чейка с адресом п, в секции с номером а-1 -  чейка с адресом а + п-I, иначе говор ,

„ одновременно выбираетс  п последовательных  чеек, начина  с  чейки с адресом АЛ + а. Если в результате данного обращени  сменилс  код на адресных входах секции пам ти, в которой находитс   чейка пам ти Ajj-f а, то информаци  по витс  на информационных входах выходного коммутатора 9 через врем  выборки из секции пам ти, поэтому формирователи 8 признаков готовности информации, начина  с момента смены кода адреса на адресных входах секций пам ти, формируют сигналы,

поступающие на один из управл ющих входов KOMMyTtiTopa 9, задерживающие выдачу информации из секции на врем , равное времени выборки из секций. В св зи с тем, что дл  большинства вычислительных процессов

д характерна больша  веро тность обращений по последовательным и близкорасположенным адресам различных видов пам ти (буферной , управл ющей, оперативной), то большой процент (например, в некоторых типах управл ющей, буферной пам ти до

Claims (1)

1. 5 100%) приходитс  на такие обращени ; когда код на адресных входах выбранной секции не измен етс  при приеме обращени  и информаци  выдаетс  из пам ти через врем  значительно меньшее времени выборки из секции. Эффективное значение цикла пам ти, таким образом, может быть уменьшено в п раз по сравнению с циклом секции пам ти. Дл  того чтобы организовать такой маесив опрашиваемых  чеек, когда выбранна   чейка  вл етс  последней из этого массива , необходимо выполнить преобразователь кода 4 так. чтобы он уменьшал на единицу код со старшей части 2 регистра 1. Дешифратор 6 должен управл ть коммутаторами 5 таким образом, .чтобы они передавали в секцию пам ти код с преобразовател  кода 4 в том случае, если номер секции больше номера выбранной секции. Если выбранна   чейка должна находитьс  в середине массива опра ииваемых  чеек, то необходимы два преобразовател  кодов; уменьшающего и увеличиваюшего на i значени  кода со старшей части регистра I. Необходимо также введение в коммутаторах 5 дополнительных информационных входов , соединенных со вторым преобразователем кодов, и дополнительных управл ющих входов, соединенных с дополнительными выходами дешифратора 6, Формула изобретени  Устройство дл  управлени  блоками пам ти , содержащее адресный регистр, вы.ходы старших разр дов которого соединены со входами преобразовател  кода адреса и входами адресных коммутаторов, а выходы младших разр дов подключены к входам дешифратора, отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит формирова.тели признака готовности и выходные коммутаторы, управл ющие входы которых соединены с соответствующими выходами дешифратора и формирователей признака готовностн, входы которых подключены к выходам адресных коммутаторов. Источники информации, прин тые во внимание при экспертизе: i. Авторское свидетельство СССР № 297070, кл. Q II С 9/00, 1971.