JPS58115846A - 相補型絶縁ゲ−ト型半導体装置 - Google Patents
相補型絶縁ゲ−ト型半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 230000000295 complement effect Effects 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 abstract description 36
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート型（ＭＯＳ）半導体装置にお
いて、ラッチアップを防止することを図った新規な構造
及びその製造方法を提供するものである。
いて、ラッチアップを防止することを図った新規な構造
及びその製造方法を提供するものである。
相補型ＭＯ３半導体装置は、低消費電力、−電源動作、
広い動作電源範囲、更に論理信号電圧の変動幅を大きく
とれるなど、ディジタル型半導体装置として優れた特長
を有し、今後携帯用民生器機から自動車搭載用民生器機
等まで幅広く利用される可能性がある。
広い動作電源範囲、更に論理信号電圧の変動幅を大きく
とれるなど、ディジタル型半導体装置として優れた特長
を有し、今後携帯用民生器機から自動車搭載用民生器機
等まで幅広く利用される可能性がある。
しかし、このような多数の長所を有する相補型ＭＯ８半
導体装置にもラッチアップという欠点が存在する。ラッ
チアップ現象とは、次の様なものである。
導体装置にもラッチアップという欠点が存在する。ラッ
チアップ現象とは、次の様なものである。
相補型ＭＯ８半導体装置を使用中に大きな外来雑音電圧
が入力又は出力端子から内部回路に印加されると電源端
子からグランド端子へ、数ｍＡから数十ｍＡもの異常な
電流が電源をオフにするまで流れる。このため、電気的
雑音の多い悪環境下で使用する場合には、外付は回路に
よってラッチアップ防止策を採ることも多いが、相補型
ＭＯ８半導体装置自体にも工夫をこらし、デバイスとし
てラッチアップ現象に強いものを作る必要がある。
が入力又は出力端子から内部回路に印加されると電源端
子からグランド端子へ、数ｍＡから数十ｍＡもの異常な
電流が電源をオフにするまで流れる。このため、電気的
雑音の多い悪環境下で使用する場合には、外付は回路に
よってラッチアップ防止策を採ることも多いが、相補型
ＭＯ８半導体装置自体にも工夫をこらし、デバイスとし
てラッチアップ現象に強いものを作る必要がある。
ここで簡単に従来の一般的な相補型ＭＯ８半導体におい
て、ラッチアップの起こるメカニズムを簡単に説明する
。
て、ラッチアップの起こるメカニズムを簡単に説明する
。
ここで簡単に従来の一般的な相補型ＭＯ８半導体におい
て、ラッチアップの起こるメカニズムを簡単に説明する
。
て、ラッチアップの起こるメカニズムを簡単に説明する
。
バルク相補型ＭＯ８半導体装置構造においては寄生ｐｎ
ｐｎ）ランジスタが存在するため、常にラッチア・ンブ
の可能性が存在している。第１図に相補型ＭＯＳインバ
ーターの断面図を示す。第１図において、１はｎ型半導
体基板、２，３．４は各々ｐ型ＭＯ３ＦＥＴのソース、
ドレイン、ゲート、６は電源電位とｎ型半導体基板１と
のコンタクトを取るだめの拡散層、６はｐ型島状領域、
７，８゜９は各々ｎ型Ｍ０８ＦＥＴのソース、ドレイン
。
ｐｎ）ランジスタが存在するため、常にラッチア・ンブ
の可能性が存在している。第１図に相補型ＭＯＳインバ
ーターの断面図を示す。第１図において、１はｎ型半導
体基板、２，３．４は各々ｐ型ＭＯ３ＦＥＴのソース、
ドレイン、ゲート、６は電源電位とｎ型半導体基板１と
のコンタクトを取るだめの拡散層、６はｐ型島状領域、
７，８゜９は各々ｎ型Ｍ０８ＦＥＴのソース、ドレイン
。
ゲート、１０は接地電位とｐ型島状領域とのコンタクト
を取るための拡散層を示す。又１１は電源電位（ＶＤＤ
）端、１２は接地電位（Ｖｓｓ）端、１３は入力端（ｖ
ＩＮ）、１４は出力端（ｖｏｏｔ）、１６はフィールド
酸化膜を示す。１６はｎ型導体基板電流（Ｉｆｉ３）、
１７はｐ型島状領域電流（ＩＲＷ）を示す。
を取るための拡散層を示す。又１１は電源電位（ＶＤＤ
）端、１２は接地電位（Ｖｓｓ）端、１３は入力端（ｖ
ＩＮ）、１４は出力端（ｖｏｏｔ）、１６はフィールド
酸化膜を示す。１６はｎ型導体基板電流（Ｉｆｉ３）、
１７はｐ型島状領域電流（ＩＲＷ）を示す。
この様なバルク相補型ＭＯ８半導体装置は次の様なｐｎ
ｐｎ経路を有する。ｐ型ＭＯ８ＦＥＴのタソース２又は
ドレイン３とｎ型半導体基板１とｐはドレイン８が構成
するｐｎｐｎ トランジスタ構造は、第１図に示すよう
なサイリスタと同等な構造を有する。
ｐｎ経路を有する。ｐ型ＭＯ８ＦＥＴのタソース２又は
ドレイン３とｎ型半導体基板１とｐはドレイン８が構成
するｐｎｐｎ トランジスタ構造は、第１図に示すよう
なサイリスタと同等な構造を有する。
ア
通常のバイ―ス条件においては、ｐｎｐｎ構造は”ｏｆ
ｆ”状態にあり、ｐ型島状領域６からｎ型半導体基板１
には微少なリーク電流しが流れない。
ｆ”状態にあり、ｐ型島状領域６からｎ型半導体基板１
には微少なリーク電流しが流れない。
しかし、入力端子又は出方端子に過電圧が印加されると
、脊柱ｎｐｎ ）ランジスタ（Ｔ２）とｐｎｐトランジ
スタ（Ｔ１）が正の７−岸ドパツク電流ループを形成す
るため、両トランジスタに充分な利得が存在すると、両
トランジスタはｂ になってしまう。従って、電力供給経路に抵抗を外付は
等して、“ｏｎ”状態の電流を制限しない限り、この素
子は破壊されてしまう。
、脊柱ｎｐｎ ）ランジスタ（Ｔ２）とｐｎｐトランジ
スタ（Ｔ１）が正の７−岸ドパツク電流ループを形成す
るため、両トランジスタに充分な利得が存在すると、両
トランジスタはｂ になってしまう。従って、電力供給経路に抵抗を外付は
等して、“ｏｎ”状態の電流を制限しない限り、この素
子は破壊されてしまう。
第２図の相補型ＭＯＳインバーターにおいて、ラッチア
ップを起こす経路の等価回路を示す。第２図において２
０は電源電位端、２１は接地電位端、２２は脊柱ｐｎＰ
）ランジスタ、２３は容性ＴＰｐｎトランジスタ、２
４はｎ型半導体基板１の基板抵抗、２６はｐ型島状領域
６の抵抗、１６はｎ型半導体基板電流（ＩＲ８） 、１
７はｐ型島状領域電流（ＩＲＷ）を示す。
ップを起こす経路の等価回路を示す。第２図において２
０は電源電位端、２１は接地電位端、２２は脊柱ｐｎＰ
）ランジスタ、２３は容性ＴＰｐｎトランジスタ、２
４はｎ型半導体基板１の基板抵抗、２６はｐ型島状領域
６の抵抗、１６はｎ型半導体基板電流（ＩＲ８） 、１
７はｐ型島状領域電流（ＩＲＷ）を示す。
第２図の様な回路において、ｎ型半導体基板の基板抵抗
２４又はｐ型島状領域の抵抗が充分大きい時、以下に説
明する様な原因により脊柱ｐｎｐトランジスタ２２又は
脊柱ｎｐｎ）ランジスタ２３の一方がｏｎ”状態になる
と、これによって流れる基板電流ＩＲ８（１６）又はＩ
ＲＷ（１７）により、他の寄性トランジスタも’ｏｎ”
になり、正方向のフィードバックを起こし、サイリスタ
ー現象が生じてしまう。
２４又はｐ型島状領域の抵抗が充分大きい時、以下に説
明する様な原因により脊柱ｐｎｐトランジスタ２２又は
脊柱ｎｐｎ）ランジスタ２３の一方がｏｎ”状態になる
と、これによって流れる基板電流ＩＲ８（１６）又はＩ
ＲＷ（１７）により、他の寄性トランジスタも’ｏｎ”
になり、正方向のフィードバックを起こし、サイリスタ
ー現象が生じてしまう。
上記のラッチアップのトリガーとなる原因の主なものと
しては次の２つが存在する。
しては次の２つが存在する。
（１） 入力端にゲート酸化膜破壊保護のため入力保
護ダイオードを用いることが多い。入力保護ダイオード
には第３図の様にｐ ＋ｎとｎ ＋ｐダイオードをペア
で用いる。
護ダイオードを用いることが多い。入力保護ダイオード
には第３図の様にｐ ＋ｎとｎ ＋ｐダイオードをペア
で用いる。
第３図において１はｎ型半導体基板、１３は入力端子、
３３はｐ＋ｎ入力保護ダイオード、３４は拡散抵抗、３
６はｐ型島状領域、３６はｎ ＋ｐ入力保護ダイオード
、３７．３８．３９は各々ｎｆｉＭＯ３ＦＥＴのソース
、ドレイン、ゲートを示す。もし、入力端子１３にｖＤ
Ｄを越える電圧が印加されると、ｐ ＋ｎ保護ダイオー
ド３３が順方向になり、ｎ型半導体基板１にマイノリテ
ィキャリアーであるホールがインジェクションされる。
３３はｐ＋ｎ入力保護ダイオード、３４は拡散抵抗、３
６はｐ型島状領域、３６はｎ ＋ｐ入力保護ダイオード
、３７．３８．３９は各々ｎｆｉＭＯ３ＦＥＴのソース
、ドレイン、ゲートを示す。もし、入力端子１３にｖＤ
Ｄを越える電圧が印加されると、ｐ ＋ｎ保護ダイオー
ド３３が順方向になり、ｎ型半導体基板１にマイノリテ
ィキャリアーであるホールがインジェクションされる。
もし、ｐ型島状領域３６が充分近接して存在すると、上
記のマイノリティキャリアーはｐ型島状領域３６に入り
、ｐ型島状領域３６の基板電流”ＲＷとなる。もし、ｐ
型島状領域あの基板抵抗Ｒｗが大きいと、ＩＲＷＸＲＷ
の電圧上昇により脊柱ｎｐｎ”！）、、ランジスタがＯ
ｎ”してしまう。これ以後のラッチアップに結びつく動
作については以前に説明ずみである。このように入力端
のｖＤＤを越える電圧はラッチアップのトリガーとして
働く。同様に入力端のｖｓｓ以下の電圧もラッチアップ
のトリガーとして働く。
記のマイノリティキャリアーはｐ型島状領域３６に入り
、ｐ型島状領域３６の基板電流”ＲＷとなる。もし、ｐ
型島状領域あの基板抵抗Ｒｗが大きいと、ＩＲＷＸＲＷ
の電圧上昇により脊柱ｎｐｎ”！）、、ランジスタがＯ
ｎ”してしまう。これ以後のラッチアップに結びつく動
作については以前に説明ずみである。このように入力端
のｖＤＤを越える電圧はラッチアップのトリガーとして
働く。同様に入力端のｖｓｓ以下の電圧もラッチアップ
のトリガーとして働く。
（２） 出力端にｖＤＤを越える電圧が印加された場
合について第１図を用いて説明する。もし、出力端１４
にｖＤＤを越える電圧が印加されると、ｐ型ＭＯ８ＦＥ
Ｔのｐ＋ドレイン３はマイノリティキャリアであるホー
ルをｎ型半導体基板１中にインジェクションする。ｐ型
島状領域６が充分近接して存在すると、上記のマイノリ
ティキャリアはｐ型島状領域６を流れる基板電流１６（
ＩＲＷ）となる。もしｐ型島状領域６の基板抵抗Ｒｗが
大きいと、ＩＲＷＸＲＷの電圧上昇により、脊柱ｎｐｎ
）ランジスタＴ２がｏｎ” してしまう。これ以後の
ラッチアップに結びつく動作については以前に説明ずみ
である。このように出力端１４のｖＤＤを越える電圧は
ラッチアップのトリガーとして働く。
合について第１図を用いて説明する。もし、出力端１４
にｖＤＤを越える電圧が印加されると、ｐ型ＭＯ８ＦＥ
Ｔのｐ＋ドレイン３はマイノリティキャリアであるホー
ルをｎ型半導体基板１中にインジェクションする。ｐ型
島状領域６が充分近接して存在すると、上記のマイノリ
ティキャリアはｐ型島状領域６を流れる基板電流１６（
ＩＲＷ）となる。もしｐ型島状領域６の基板抵抗Ｒｗが
大きいと、ＩＲＷＸＲＷの電圧上昇により、脊柱ｎｐｎ
）ランジスタＴ２がｏｎ” してしまう。これ以後の
ラッチアップに結びつく動作については以前に説明ずみ
である。このように出力端１４のｖＤＤを越える電圧は
ラッチアップのトリガーとして働く。
又同様に出力端１４のｖｓｓ以下の電圧もラッチアップ
のトリガーとして働く。つまり、従来のバルク相補型Ｍ
Ｏ８半導体装置においては入出力端にｖＤＤを越える電
圧又はｖｓｓ以下の電圧が印加されるとラッチアップの
危険性が多分に存在した。
のトリガーとして働く。つまり、従来のバルク相補型Ｍ
Ｏ８半導体装置においては入出力端にｖＤＤを越える電
圧又はｖｓｓ以下の電圧が印加されるとラッチアップの
危険性が多分に存在した。
本発明は従来の問題に鑑み、相補型ＭＯ８半導体装置に
おいて、ラッチアップを防止することを図った新規な構
造とその製造方法を提供せんとするものである。
おいて、ラッチアップを防止することを図った新規な構
造とその製造方法を提供せんとするものである。
前記の説明より、入出力端にｖＤＤを越えた時には、保
護ダイオード又は出力端のドレインと基板とで形成する
ダイオードが順方向にバイアスされ、マイノリティキャ
リアーがｎ型半導体基板にインジェクションされ、この
マイノリティキャリアーがｐ型島状領域の基板電流ＩＲ
Ｗとなることがラッチアップのトリガーとなっているの
で、ラッチアップを防止するためには、ｎ型半導体基板
にインジェクションされたマイノリティキャリアーがｐ
型島状領域に到達しないようにすることである。
護ダイオード又は出力端のドレインと基板とで形成する
ダイオードが順方向にバイアスされ、マイノリティキャ
リアーがｎ型半導体基板にインジェクションされ、この
マイノリティキャリアーがｐ型島状領域の基板電流ＩＲ
Ｗとなることがラッチアップのトリガーとなっているの
で、ラッチアップを防止するためには、ｎ型半導体基板
にインジェクションされたマイノリティキャリアーがｐ
型島状領域に到達しないようにすることである。
第４図と第６図に従来の第１図と第３図に相当する本発
明の実施例の半導体装置の構造を示す。第４図において
、４１はｎ型半導体基板、４２ ＊ ４３＋４４は各々
ｐ型ＭＯＳ Ｆ Ｅ Ｔのソース、ドレイン。
明の実施例の半導体装置の構造を示す。第４図において
、４１はｎ型半導体基板、４２ ＊ ４３＋４４は各々
ｐ型ＭＯＳ Ｆ Ｅ Ｔのソース、ドレイン。
ゲート、４５は電源電位とｎ型半導体基板４１とのコン
タクトを取るための拡散層、４６はｐ型島状領域、４７
．４８．４９は各々ｎ型ＭＯ８ＦＥＴのソース、ドレイ
ン、ゲート、６ｏは接地電位とｐ型島状領域とのコンタ
クトを取るための拡散層を示し、又６１は電源電位端、
６２は接地電位端、６３は入力端、５４は出力端を示し
、６６はフィールド酸化膜である。６６は本発明の特徴
とする溝を示す。溝６６の形状は限定されないことは言
うまでもないが、以後は溝としてＶ字型溝を例として説
明する。出力端６４にｖＤＤを越える電圧が印加される
と、ｐ型ＭＯＳ Ｆ Ｅ Ｔのｐ＋ドレイン４３はマイ
ノリティキャリアーであるホールがｎ型半導体基板４１
中にインジェクションされる、しかし、このマイノリテ
ィキャリアーは本発明のフィールド酸化膜の埋め込まれ
たＶ字型の溝６６に遮ぎられてｐ型島状領域４６に入る
ことがないので、ｐ型島状領域４６に基板電流は流れな
い。
タクトを取るための拡散層、４６はｐ型島状領域、４７
．４８．４９は各々ｎ型ＭＯ８ＦＥＴのソース、ドレイ
ン、ゲート、６ｏは接地電位とｐ型島状領域とのコンタ
クトを取るための拡散層を示し、又６１は電源電位端、
６２は接地電位端、６３は入力端、５４は出力端を示し
、６６はフィールド酸化膜である。６６は本発明の特徴
とする溝を示す。溝６６の形状は限定されないことは言
うまでもないが、以後は溝としてＶ字型溝を例として説
明する。出力端６４にｖＤＤを越える電圧が印加される
と、ｐ型ＭＯＳ Ｆ Ｅ Ｔのｐ＋ドレイン４３はマイ
ノリティキャリアーであるホールがｎ型半導体基板４１
中にインジェクションされる、しかし、このマイノリテ
ィキャリアーは本発明のフィールド酸化膜の埋め込まれ
たＶ字型の溝６６に遮ぎられてｐ型島状領域４６に入る
ことがないので、ｐ型島状領域４６に基板電流は流れな
い。
従って、ラッチアップは起きない。
第６図において、６３はｐ ＋ｎ入力保護ダイオード、
６４は拡散抵抗、６６はｐ型島状領域、６６はｎｐ入力
保護ダイオード６７．６８．６９は各々ｎ型ＭＯ８ＦＥ
Ｔのソース、ドレイン、ゲート、７０は本発明のＶ字型
溝を示す。入力端子６３にｖＤＤを越える電圧が印加さ
れると、ｐ＋ｎ保護ダイオード６３が順方向になり、ｎ
型半導体基板４１にマイノリティキャリアーであるホー
ルがインジェクションされる。しかし、マイノリティキ
ャリアーは本発明の７字型溝７ｏによって遮ぎられてｐ
型島状領域６５に入ることがないのでｐ型島状領域に基
板電流は流れない。従ってラッチアップは起きない。な
お、この溝７０は入力保護ダイオードの周囲全部又は一
部に形成すればよい。
６４は拡散抵抗、６６はｐ型島状領域、６６はｎｐ入力
保護ダイオード６７．６８．６９は各々ｎ型ＭＯ８ＦＥ
Ｔのソース、ドレイン、ゲート、７０は本発明のＶ字型
溝を示す。入力端子６３にｖＤＤを越える電圧が印加さ
れると、ｐ＋ｎ保護ダイオード６３が順方向になり、ｎ
型半導体基板４１にマイノリティキャリアーであるホー
ルがインジェクションされる。しかし、マイノリティキ
ャリアーは本発明の７字型溝７ｏによって遮ぎられてｐ
型島状領域６５に入ることがないのでｐ型島状領域に基
板電流は流れない。従ってラッチアップは起きない。な
お、この溝７０は入力保護ダイオードの周囲全部又は一
部に形成すればよい。
次に本発明のＶ字型溝の製造方法を第６図にて説明する
。
。
第６図において７１はシリコン基板、７２はシリコン窒
化膜、７３はレジスト膜、７４はＶ字型溝、７６はシリ
コン酸化物を示す。まず〈１ｏｏ〉シリコン基板７１の
全面にシリコン窒化膜７２を蒸着形成し、次にレジスト
膜７３を塗布しＶ字型溝用マスクによりパターンを出す
（ａ）０次にシリコン窒化膜７２をレジスト膜７３をマ
スフとして選択的にエツチングし、次にこのシリを コン窒化膜７２＋−マスクにし、〈１ｏｏ〉面のエツチ
ング速度がく１１１〉面よりも十分速い異方性エツチン
グ液を用いてシリコン基板７１をＶ字形にエツチングし
て溝７４を形成する（ｂ）。
化膜、７３はレジスト膜、７４はＶ字型溝、７６はシリ
コン酸化物を示す。まず〈１ｏｏ〉シリコン基板７１の
全面にシリコン窒化膜７２を蒸着形成し、次にレジスト
膜７３を塗布しＶ字型溝用マスクによりパターンを出す
（ａ）０次にシリコン窒化膜７２をレジスト膜７３をマ
スフとして選択的にエツチングし、次にこのシリを コン窒化膜７２＋−マスクにし、〈１ｏｏ〉面のエツチ
ング速度がく１１１〉面よりも十分速い異方性エツチン
グ液を用いてシリコン基板７１をＶ字形にエツチングし
て溝７４を形成する（ｂ）。
次にシリコン窒化膜７２をマスクにして選択酸化して酸
化膜７５を形成しＶ字型溝を平坦化する。
化膜７５を形成しＶ字型溝を平坦化する。
これ以後のプロセスは、通常のバルク相補型ＭＯ８半導
体装置のプロセスと同じである。
体装置のプロセスと同じである。
以上のように、本発明の相補型ＭＯ８半導体装置におい
ては、溝を設ける事によってラッチアップが防止される
ため、相補型ＭＯ８半導体装置の低消費電力、広い動作
範囲等の特徴を十分享受することが可能となる。
ては、溝を設ける事によってラッチアップが防止される
ため、相補型ＭＯ８半導体装置の低消費電力、広い動作
範囲等の特徴を十分享受することが可能となる。
第１図は相補型ＭＯＳインバーターの構造断面図、第２
図は相補型ＭＯＳインバーターにおいてラッチアップを
起こす経路の等価回路図、第３図は入力保護ダイオード
部分の断面図、第４図、第、電図は第１図と第３図に相
当する本発明の実施例の半導体装置の構造を示す断面図
、第６図（、）〜（ｃ）は本発明のＶ字型溝の製造方法
の一例を示す工程断面図である。 ４１ｏ・・・・ｎ型シリコン基板、４２，４３，４４・
・・・ｅ・各々ｐ型ＭＯ８ＦＥＴのソース、ドレイ７゜
ゲート、４７．４Ｂ 、４９＊＊＊ｅ＊４々ｎｍＭＯｓ
ＦＥＴのソース、ドレイン、ゲート、６６……フイール
ド酸化膜、５６，７０．７４・争・・・・７字型溝、６
３・・・・・・ｐ ＋ｎ人カ保護ダイオード、６６・・
−・・・ｎｐ入力保護ダイオード。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第３
図 Ｉ６図
図は相補型ＭＯＳインバーターにおいてラッチアップを
起こす経路の等価回路図、第３図は入力保護ダイオード
部分の断面図、第４図、第、電図は第１図と第３図に相
当する本発明の実施例の半導体装置の構造を示す断面図
、第６図（、）〜（ｃ）は本発明のＶ字型溝の製造方法
の一例を示す工程断面図である。 ４１ｏ・・・・ｎ型シリコン基板、４２，４３，４４・
・・・ｅ・各々ｐ型ＭＯ８ＦＥＴのソース、ドレイ７゜
ゲート、４７．４Ｂ 、４９＊＊＊ｅ＊４々ｎｍＭＯｓ
ＦＥＴのソース、ドレイン、ゲート、６６……フイール
ド酸化膜、５６，７０．７４・争・・・・７字型溝、６
３・・・・・・ｐ ＋ｎ人カ保護ダイオード、６６・・
−・・・ｎｐ入力保護ダイオード。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第３
図 Ｉ６図
Claims (2)
- （１）入力保護ダイオードの周囲全部又は一部に溝を有
することを特徴とする相補型絶縁ゲート型半導体装置。 - （２）Ｎチャネル絶縁ゲート型トランジスタとＰチャネ
ル絶縁ゲート型トランジスタの間に溝を有することを特
徴とする相補型絶縁ゲート型半導体装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212915A JPS58115846A (ja) | 1981-12-28 | 1981-12-28 | 相補型絶縁ゲ−ト型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212915A JPS58115846A (ja) | 1981-12-28 | 1981-12-28 | 相補型絶縁ゲ−ト型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115846A true JPS58115846A (ja) | 1983-07-09 |
Family
ID=16630381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212915A Pending JPS58115846A (ja) | 1981-12-28 | 1981-12-28 | 相補型絶縁ゲ−ト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115846A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101891A (ja) * | 1972-03-31 | 1973-12-21 | ||
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5467084A (en) * | 1977-09-08 | 1979-05-30 | Ici Ltd | Production of unicellular protein |
-
1981
- 1981-12-28 JP JP56212915A patent/JPS58115846A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101891A (ja) * | 1972-03-31 | 1973-12-21 | ||
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5467084A (en) * | 1977-09-08 | 1979-05-30 | Ici Ltd | Production of unicellular protein |
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