JPS58108809A - デイジタルａｇｃ回路 - Google Patents
デイジタルａｇｃ回路Info
- Publication number
- JPS58108809A JPS58108809A JP20876681A JP20876681A JPS58108809A JP S58108809 A JPS58108809 A JP S58108809A JP 20876681 A JP20876681 A JP 20876681A JP 20876681 A JP20876681 A JP 20876681A JP S58108809 A JPS58108809 A JP S58108809A
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- JP
- Japan
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- circuit
- signal
- coefficient
- output signal
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル処理（二より出力ディジタル信号
を一定のレベルに自動制御するディジタルＡＧＣ回路ζ
二関するものである。
を一定のレベルに自動制御するディジタルＡＧＣ回路ζ
二関するものである。
ディジタル処理により自動利得制御（ＡＧＣ）を行なう
ディジタルＡＧＣ回路は、例えば第１図に示す構成が提
案されている。同図（＝於いて、１．４は乗算器、２は
絶対値回路、３，６は加算器、５は誤差積分回路である
。ＡＤ変換−二より得られたディジタル信号Ｘは乗算器
１（二より利得係数Ａｇと乗算されて出力ディジタル信
号ｙ （＝ｚ−Ａｇ＋＝ｅ一定レベル）となる。この出
力ディジタル信号ｙはアナログ信号の波形（二対窓して
正、負があるので、絶対値回路２４二より絶対値１ｙｌ
が求められ、加算器６４二より基準値ｖｆとの差が求め
られる。即ち差信号ΔはΔ”Ｖｒ−ｌｙｌとなる。
ディジタルＡＧＣ回路は、例えば第１図に示す構成が提
案されている。同図（＝於いて、１．４は乗算器、２は
絶対値回路、３，６は加算器、５は誤差積分回路である
。ＡＤ変換−二より得られたディジタル信号Ｘは乗算器
１（二より利得係数Ａｇと乗算されて出力ディジタル信
号ｙ （＝ｚ−Ａｇ＋＝ｅ一定レベル）となる。この出
力ディジタル信号ｙはアナログ信号の波形（二対窓して
正、負があるので、絶対値回路２４二より絶対値１ｙｌ
が求められ、加算器６４二より基準値ｖｆとの差が求め
られる。即ち差信号ΔはΔ”Ｖｒ−ｌｙｌとなる。
この差信号Δは乗算器４に於いて係数にと乗算されて誤
差積分回路５に加えられる。この係数にはループ時定数
を決めるもので、通常はｏくに≦１（二選定される。又
誤差積分回路５の出力信号１は加算器６Ｃ二より係数Ｃ
，と加算され、加算出力が利得係数Ａｇ （＝δ＋Ｃｏ
）となる。
差積分回路５に加えられる。この係数にはループ時定数
を決めるもので、通常はｏくに≦１（二選定される。又
誤差積分回路５の出力信号１は加算器６Ｃ二より係数Ｃ
，と加算され、加算出力が利得係数Ａｇ （＝δ＋Ｃｏ
）となる。
誤差積分回路５は、例えば加算器とシフトレジスタとか
ら構成され、乗算器４の出力信号とシフトレジスタの出
力信号とを加算器で加算して出力信号δとすると共に、
シフトレジスタ（＝加えるものであって、ローパスフィ
ルタの機能を有するものとなる。又加算器６に加える係
数Ｃ０は通常は１であるが、誤差積分回路５の出力信号
δが負であつても、利得係数Ａｌが負Ｃ二ならないよう
（二、即ちδ十偽＝Ａｇ＞Ｏとなるよう（；、係数Ｃ・
の値が選定される。
ら構成され、乗算器４の出力信号とシフトレジスタの出
力信号とを加算器で加算して出力信号δとすると共に、
シフトレジスタ（＝加えるものであって、ローパスフィ
ルタの機能を有するものとなる。又加算器６に加える係
数Ｃ０は通常は１であるが、誤差積分回路５の出力信号
δが負であつても、利得係数Ａｌが負Ｃ二ならないよう
（二、即ちδ十偽＝Ａｇ＞Ｏとなるよう（；、係数Ｃ・
の値が選定される。
前述の如く、ｙ ＝ ｘ−Ａｇ ＝一定レベルとなるよ
う亀＝制御されるものであるから、Ａｇ ｏＣ１／ｘの
関係となる。却ち入力ディジタル信号Ｘと利得係数Ａｇ
との関係は双曲線特性となる。このような特性により、
入力ディジタル信号Ｘが基準値ｖｆよりΔＸだけ大きい
場合と、Δ！たけ小さい場合とに於いては、利得係数Ａ
ｇの変化率が異なるものとなり、収束性に差が生じるこ
とになる。換言すれば、線形系で演算し、フィードバッ
ク系による逐次補正を行なうものであるから、入力ディ
ジタル信号Ｘが基準値ｖ１より大きい場合と小さい場合
と（二於けるＡＧＣの応答（二差が生じることになる。
う亀＝制御されるものであるから、Ａｇ ｏＣ１／ｘの
関係となる。却ち入力ディジタル信号Ｘと利得係数Ａｇ
との関係は双曲線特性となる。このような特性により、
入力ディジタル信号Ｘが基準値ｖｆよりΔＸだけ大きい
場合と、Δ！たけ小さい場合とに於いては、利得係数Ａ
ｇの変化率が異なるものとなり、収束性に差が生じるこ
とになる。換言すれば、線形系で演算し、フィードバッ
ク系による逐次補正を行なうものであるから、入力ディ
ジタル信号Ｘが基準値ｖ１より大きい場合と小さい場合
と（二於けるＡＧＣの応答（二差が生じることになる。
本発明は、前述の如き欠点を改善したもので、入力ディ
ジタル信号の大小１：拘らず収束性が同じ櫨二なるよう
（ニすることを目的とするものである。
ジタル信号の大小１：拘らず収束性が同じ櫨二なるよう
（ニすることを目的とするものである。
以下実施例（二ついて詳細Ｃ二説明する。
第２図は本発明の実施例のブロック線図であり、第１図
と同一符号は同一部分を示し、７はデシベルリニア変換
回路である。デシベルリニア変換回路７は、第３図（二
示すようＣ二、差信号Δと出力信号・とが双曲線特性の
関係となる特性を有するもので、例えば差信号Δをアド
レスとして出力信号ｅを続出すルックアップテーブルと
するか又は近似展開式に基いた演算回路により構成する
ことができる。
と同一符号は同一部分を示し、７はデシベルリニア変換
回路である。デシベルリニア変換回路７は、第３図（二
示すようＣ二、差信号Δと出力信号・とが双曲線特性の
関係となる特性を有するもので、例えば差信号Δをアド
レスとして出力信号ｅを続出すルックアップテーブルと
するか又は近似展開式に基いた演算回路により構成する
ことができる。
デシベルリニア変換回路７の出力信号ｅは乗算器４（二
より係数にと乗算されて誤差積分回路５（二加えられ、
基準値ｖｆに対する誤差成分が積分された出力信号δは
加算器６（二より係数Ｃ（１と加算されて利得係数Ａｇ
となる。従って利得係数Ａｇと入力ディジタル信号Ｘと
は直線関係となり、基準値ｖｆに対して入力ディジタル
信号ＸがΔＸたけ大きい場合と小さい場合とに於ける利
得係数Ａｇの変化分ΔＡｇはほぼ同じくなり、何れの場
合の収束性もほぼ等しくなるら 又正確Ｃ二利得係数Ａｇを形成する為６二は、毎回のサ
ンプルＣ二ついてデシベルリニア変換をしないで、ある
一定期間の平均パワー（二対してデシベルリニア変換す
れば良いことになる。
より係数にと乗算されて誤差積分回路５（二加えられ、
基準値ｖｆに対する誤差成分が積分された出力信号δは
加算器６（二より係数Ｃ（１と加算されて利得係数Ａｇ
となる。従って利得係数Ａｇと入力ディジタル信号Ｘと
は直線関係となり、基準値ｖｆに対して入力ディジタル
信号ＸがΔＸたけ大きい場合と小さい場合とに於ける利
得係数Ａｇの変化分ΔＡｇはほぼ同じくなり、何れの場
合の収束性もほぼ等しくなるら 又正確Ｃ二利得係数Ａｇを形成する為６二は、毎回のサ
ンプルＣ二ついてデシベルリニア変換をしないで、ある
一定期間の平均パワー（二対してデシベルリニア変換す
れば良いことになる。
以上説明したようＣ二、本発明は、出力ディジタル信号
ｙの絶対値Ｉｙｌと基準値ｖｆとの差のＶｆ −１ｙ１
＝Δの差信号なデシベルリニア変換回路７（二より変換
して誤差積分を行ない、入力ディジタ７し信号Ｘに乗算
する利得係数Ａｇを形成するもので、入力ディジタル信
号Ｘと利得係数Ａｇとの関係が双曲線特性でなく直線特
性となるから、入力ディジタル信号Ｘが基準値Ｖｆ（ｍ
対して大きい場合も小さい場合も収束性がほぼ等しくな
り、安定なＡＧＣ動作を行なわせることができること（
二なる。なお１京理的（二は係数ｋ 、 ｃ＠は省略し
得るものであり、又ブロセツー９！−ζ二より乗算器１
，４．加算器５，６．デシベルリニア変換回路７等の演
算機能を実現することもできる。
ｙの絶対値Ｉｙｌと基準値ｖｆとの差のＶｆ −１ｙ１
＝Δの差信号なデシベルリニア変換回路７（二より変換
して誤差積分を行ない、入力ディジタ７し信号Ｘに乗算
する利得係数Ａｇを形成するもので、入力ディジタル信
号Ｘと利得係数Ａｇとの関係が双曲線特性でなく直線特
性となるから、入力ディジタル信号Ｘが基準値Ｖｆ（ｍ
対して大きい場合も小さい場合も収束性がほぼ等しくな
り、安定なＡＧＣ動作を行なわせることができること（
二なる。なお１京理的（二は係数ｋ 、 ｃ＠は省略し
得るものであり、又ブロセツー９！−ζ二より乗算器１
，４．加算器５，６．デシベルリニア変換回路７等の演
算機能を実現することもできる。
第１図は先Ｉ：提案されたディジタルＡＧＯ回路のブロ
ック線図、第２図は本発明の実施例のブロック線図、第
３図はデシベルリニア回路の特性説明図である。 １．４は乗算器、２は絶対値回路、３，６は加薯器、５
は誤差積分回路、７はデシベルリニア変換回路である。 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 外３名
ック線図、第２図は本発明の実施例のブロック線図、第
３図はデシベルリニア回路の特性説明図である。 １．４は乗算器、２は絶対値回路、３，６は加薯器、５
は誤差積分回路、７はデシベルリニア変換回路である。 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 外３名
Claims (1)
- 基準値と出力ディジタル信号の絶対値との差信号を積分
して利得係数とし、該利得係数と入力ディジタル信号と
を乗算して前記出力ディジタル信号とするディジタシム
００回路礪二於いて、前記差信号をデシベルリニアＣ二
変換するデンペルリニア変換回路を設けたことを特徴と
するディジタルＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20876681A JPS58108809A (ja) | 1981-12-23 | 1981-12-23 | デイジタルａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20876681A JPS58108809A (ja) | 1981-12-23 | 1981-12-23 | デイジタルａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58108809A true JPS58108809A (ja) | 1983-06-29 |
Family
ID=16561730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20876681A Pending JPS58108809A (ja) | 1981-12-23 | 1981-12-23 | デイジタルａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211170A (ja) * | 1986-07-25 | 1987-01-20 | Hitachi Ltd | 自動利得制御回路 |
| US6782061B2 (en) | 1998-04-06 | 2004-08-24 | Nec Corporation | AGC circuit |
-
1981
- 1981-12-23 JP JP20876681A patent/JPS58108809A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211170A (ja) * | 1986-07-25 | 1987-01-20 | Hitachi Ltd | 自動利得制御回路 |
| JPH0450767B2 (ja) * | 1986-07-25 | 1992-08-17 | Hitachi Seisakusho Kk | |
| US6782061B2 (en) | 1998-04-06 | 2004-08-24 | Nec Corporation | AGC circuit |
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