JPS63242011A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS63242011A JPS63242011A JP7401687A JP7401687A JPS63242011A JP S63242011 A JPS63242011 A JP S63242011A JP 7401687 A JP7401687 A JP 7401687A JP 7401687 A JP7401687 A JP 7401687A JP S63242011 A JPS63242011 A JP S63242011A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- power
- output
- input
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- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力検出回路及びそれを用いた利得制御回路
に係り、特に、通信における変復調装置（以下、モデム
と略す）の入力増幅回路の入力電力を測定し、モデムの
起動ならびに上記増幅回路の自動利得制御を行う回路の
構成に関する。
に係り、特に、通信における変復調装置（以下、モデム
と略す）の入力増幅回路の入力電力を測定し、モデムの
起動ならびに上記増幅回路の自動利得制御を行う回路の
構成に関する。
データ伝送のモデムのように、入力信号の電力によって
システム動作の制御が行われる装置や入力信号の電力に
よりて自動利得制御回路の利得制御を行う装置等におい
ては、入力信号の電力を正確に、かつ迅速に検出し、入
力信号を一定のレベルに制御する必要がある。
システム動作の制御が行われる装置や入力信号の電力に
よりて自動利得制御回路の利得制御を行う装置等におい
ては、入力信号の電力を正確に、かつ迅速に検出し、入
力信号を一定のレベルに制御する必要がある。
上記要求に対して、従来は、特開昭５７−１３８２０８
号公報に記載のように、可変利得増幅器を、電力検出回
路と利得設定回路によりて制御していた。
号公報に記載のように、可変利得増幅器を、電力検出回
路と利得設定回路によりて制御していた。
しかし、電力検出回路は、２乗回路、平均化回路。
デシベル変換器、信号電力計算回路からなり回路構成が
複雑であった。また、可変利得増幅器は利得制御信号に
対してデシベルリニアに制御する必要があり、回路構成
が複雑であった。さらに、可変利得増幅器の利得制御は
帰還回路で構成されていたため、発振等の不安定要因の
問題があった。
複雑であった。また、可変利得増幅器は利得制御信号に
対してデシベルリニアに制御する必要があり、回路構成
が複雑であった。さらに、可変利得増幅器の利得制御は
帰還回路で構成されていたため、発振等の不安定要因の
問題があった。
上述のように、従来は、回路構成が複雑で、可変利得増
幅器は特殊な回路構成が必要で、かつ、不安定要因があ
るという問題があった。
幅器は特殊な回路構成が必要で、かつ、不安定要因があ
るという問題があった。
本発明の目的は、簡単な回路構成で不安定要因のない、
入力信号の電力を検出し、入力信号を一定レベルに制御
できる回路を実現することである。
入力信号の電力を検出し、入力信号を一定レベルに制御
できる回路を実現することである。
本発明は上記目的を達成するために、アナログディジタ
ル変換器（以下、Ａ／Ｄ変換器番略す）によって、入力
信号なディジタル信号に変換し、検出すべき電力に対応
した信号の絶対値を一定期間分加算した値をあらかじめ
計算しておき、その計算値と、ディジタル入力信号の絶
対値加算の値を比較することによって、入力信号の電力
を検出する様に構成し、また、制御したい一定レベルの
電力に対応した信号の絶対値の一定期間分加算した値に
対する、入力信号の絶対値加算の値との比を利得制御信
号として、利得制御回路は、前記利得制御信号をディジ
タル入力信号に乗算することによって、一定レベルの信
号出力を得るようにした。
ル変換器（以下、Ａ／Ｄ変換器番略す）によって、入力
信号なディジタル信号に変換し、検出すべき電力に対応
した信号の絶対値を一定期間分加算した値をあらかじめ
計算しておき、その計算値と、ディジタル入力信号の絶
対値加算の値を比較することによって、入力信号の電力
を検出する様に構成し、また、制御したい一定レベルの
電力に対応した信号の絶対値の一定期間分加算した値に
対する、入力信号の絶対値加算の値との比を利得制御信
号として、利得制御回路は、前記利得制御信号をディジ
タル入力信号に乗算することによって、一定レベルの信
号出力を得るようにした。
本発明によ寿ば、入力信号の絶対値の加算を行った値と
、あらかじめ計算した、検出したい電力に相当した信号
の絶対値加算の値とを比較することで検出したい電力に
対する大小が判別でき、また、自動利得制御回路の出力
において一定レベルとしたい信号電力に相当する信号の
あらかじめ計算した絶対値加算値と前記入力信号の絶対
値加算値との比を求め、核化を入力信号に乗算すること
で一定レベルの信号を得ることができ、絶対値加算回路
と比較回路と割算回路と乗算回路の非常に簡単な回路構
成で電力検出回路と自動利得制御回路を実現できる。ま
た、フィードフォワード形の制御であるため、不安定要
因がなくなる。
、あらかじめ計算した、検出したい電力に相当した信号
の絶対値加算の値とを比較することで検出したい電力に
対する大小が判別でき、また、自動利得制御回路の出力
において一定レベルとしたい信号電力に相当する信号の
あらかじめ計算した絶対値加算値と前記入力信号の絶対
値加算値との比を求め、核化を入力信号に乗算すること
で一定レベルの信号を得ることができ、絶対値加算回路
と比較回路と割算回路と乗算回路の非常に簡単な回路構
成で電力検出回路と自動利得制御回路を実現できる。ま
た、フィードフォワード形の制御であるため、不安定要
因がなくなる。
以下、本発明の一実施例を第１図により説明する。第１
図は本発明による自動利得制御回路をデータ伝送のモデ
ムの受信部に適用した一実施例の構成を示す回路図であ
る。同図において、入力アナログ信号は入力端子１を経
てＡ／Ｄ変換器２でディジタル信号に変換される。該デ
ィジタル信号は可変利得増幅器３で一定電力レベルに制
御されて出力端子４よりモデムの復調回路に加えられる
。可変利得増幅器３は絶対値加算回路５と割算回路６と
乗算回路８からなり、絶対値加算回路５はＡ／Ｄ変換器
２の出力信号の絶対値を演算し、可変利得増幅器３を制
御する信号電力の時間平均に相等する時間のサンプル数
だけ前記絶対値を随時加算する。また、割算回路６は、
可変利得増幅器３の出力電力を一定にしたい希望の信号
電力に相当した信号の絶対値を前記サンプル数だけ加算
した値を入力する基準信号入力端子７からの基準電圧を
、前記絶対値加算回路５の出力で除算し、その商を出力
する回路である。さらに、乗算回路８はＡ／Ｄ変換器２
の出力と割算回路６の出力との乗算を行う回路である。
図は本発明による自動利得制御回路をデータ伝送のモデ
ムの受信部に適用した一実施例の構成を示す回路図であ
る。同図において、入力アナログ信号は入力端子１を経
てＡ／Ｄ変換器２でディジタル信号に変換される。該デ
ィジタル信号は可変利得増幅器３で一定電力レベルに制
御されて出力端子４よりモデムの復調回路に加えられる
。可変利得増幅器３は絶対値加算回路５と割算回路６と
乗算回路８からなり、絶対値加算回路５はＡ／Ｄ変換器
２の出力信号の絶対値を演算し、可変利得増幅器３を制
御する信号電力の時間平均に相等する時間のサンプル数
だけ前記絶対値を随時加算する。また、割算回路６は、
可変利得増幅器３の出力電力を一定にしたい希望の信号
電力に相当した信号の絶対値を前記サンプル数だけ加算
した値を入力する基準信号入力端子７からの基準電圧を
、前記絶対値加算回路５の出力で除算し、その商を出力
する回路である。さらに、乗算回路８はＡ／Ｄ変換器２
の出力と割算回路６の出力との乗算を行う回路である。
今、説明のために、伝送速度４８００ｂｉｔ／ｓｅｃの
モデムを考える。変調速度１６００ｂａｔＬｄ 、サン
プリング周波数９６００１’ｌｚ 、電力平均時間を１
／（変調速度）とすると、加算すべきサンプル数は（１
／１６００ ） Ｘ９６００ ＝ ６となる。また、可
変利得増幅器３によって一定とする電力をｐｙｇｆ（ｄ
Ｂ７１１）とすると、Ａ／Ｄ変換器２１Ｃよってｐｒｅ
ｆｃｄＢｍ）の信号の波高値がＡＣＶ）になると仮定し
て、２丁−ｆＣｄＢ、ｌ〕の信号の絶対値の６サンプル
加算は次のようになる。
モデムを考える。変調速度１６００ｂａｔＬｄ 、サン
プリング周波数９６００１’ｌｚ 、電力平均時間を１
／（変調速度）とすると、加算すべきサンプル数は（１
／１６００ ） Ｘ９６００ ＝ ６となる。また、可
変利得増幅器３によって一定とする電力をｐｙｇｆ（ｄ
Ｂ７１１）とすると、Ａ／Ｄ変換器２１Ｃよってｐｒｅ
ｆｃｄＢｍ）の信号の波高値がＡＣＶ）になると仮定し
て、２丁−ｆＣｄＢ、ｌ〕の信号の絶対値の６サンプル
加算は次のようになる。
Ｖｒａｆ ＝ ２Ｘ６ＸＡ／π ・・・・・・
・・・・・・・・・（１）従って、（１）式の値を基準
電圧Ｖｒｅｆとして基準信号入力端子７から入力すると
、絶対値加算回路５の出力をｖＬルとして、割算回路６
では、ｃｘａｉル＝Ｖｒｇｆ／ＶＬｎ ・・
・・・・・・・・・・・・・（２）で示す商Ｇα１ルを
出力する。また、乗算回路８では、入力信号と、割算回
路６の出力、すなわちａａｔｒＬの乗算を行う。ここで
、ａａｉｎは信号振幅の比であるため、乗算回路８の出
力、すなわち可変利得増幅器３の出力信号を瞬時にｐｒ
ｔｆ （ｄＲｍ〕の電力を持つ信号にすることができる
。
・・・・・・・・・（１）従って、（１）式の値を基準
電圧Ｖｒｅｆとして基準信号入力端子７から入力すると
、絶対値加算回路５の出力をｖＬルとして、割算回路６
では、ｃｘａｉル＝Ｖｒｇｆ／ＶＬｎ ・・
・・・・・・・・・・・・・（２）で示す商Ｇα１ルを
出力する。また、乗算回路８では、入力信号と、割算回
路６の出力、すなわちａａｔｒＬの乗算を行う。ここで
、ａａｉｎは信号振幅の比であるため、乗算回路８の出
力、すなわち可変利得増幅器３の出力信号を瞬時にｐｒ
ｔｆ （ｄＲｍ〕の電力を持つ信号にすることができる
。
伝送速度４ｆ３ＱＱｈｉｔ／ｚｇｃのデータ伝送モデム
においては、入力信号の電力値が一４３ＣｄＲｍ〕以上
の場合受信信号が送出されてきたと判断し、また、−４
８（ｄａｍ １以下の場合、受信信号は無いとみなすよ
うな制御を行っている。従って、電力が−４３〔ｄＢＬ
ｌ。
においては、入力信号の電力値が一４３ＣｄＲｍ〕以上
の場合受信信号が送出されてきたと判断し、また、−４
８（ｄａｍ １以下の場合、受信信号は無いとみなすよ
うな制御を行っている。従って、電力が−４３〔ｄＢＬ
ｌ。
−４８（ｄＢ□〕に相等する信号の絶対値加算値をそれ
ぞれあらかじめ計算し、該計算値を比較信号入力端子１
２ 、１３にそれぞれ入力し、絶対値加算回路５の出力
信号との比較を比較回路１０ 、１１で行うことにより
、比較結果出力端子１４ 、１５からの信号によって、
以降のモデムの動作を制御することができる。このよう
に、簡単な回路構成の電力検出回路９によって電力を検
出することができる。
ぞれあらかじめ計算し、該計算値を比較信号入力端子１
２ 、１３にそれぞれ入力し、絶対値加算回路５の出力
信号との比較を比較回路１０ 、１１で行うことにより
、比較結果出力端子１４ 、１５からの信号によって、
以降のモデムの動作を制御することができる。このよう
に、簡単な回路構成の電力検出回路９によって電力を検
出することができる。
第２図は、本発明の他の実施例を示す図であり、同図に
おいて第１図と同一の番号を付すブロックは同一の回路
である。第２図は、第１図における絶対値加算回路５を
２乗加算回路１６に置換したもので、２乗加算回路１６
はＡ／Ｄ変換器２の出力信号の２乗値を演算し一定サン
プル数だけ前記２乗値を加算する。また、割算回路６の
基準信号入力端子１７には、可変利得増幅器３の出力電
力を一定にしたい希望の信号電力に相当した信号の２乗
値を前記サンプル数だけ加算した値を入力するようにし
て、割算回路６は、前記基準信号入力端子１７の入力信
号を前記２乗加算回路１６の出力信号で除算した商を出
力する。さらに、変換回路１８は前記割算回路６の出力
信号の平方根を演算する回路であり、乗算回路８はＡ／
Ｄ変換器２の出力と変換回路１８の出力との乗算を行う
。詳細説明のために、前述と同様の伝送速度４８ＱＯｈ
ｉｔ／ｊａｃのモデムを考え条件設定を同一とすると、
ｐｒｇｆ（ｄＢｍ〕の信号の２乗値の６サンプル加算は
次のようになる。
おいて第１図と同一の番号を付すブロックは同一の回路
である。第２図は、第１図における絶対値加算回路５を
２乗加算回路１６に置換したもので、２乗加算回路１６
はＡ／Ｄ変換器２の出力信号の２乗値を演算し一定サン
プル数だけ前記２乗値を加算する。また、割算回路６の
基準信号入力端子１７には、可変利得増幅器３の出力電
力を一定にしたい希望の信号電力に相当した信号の２乗
値を前記サンプル数だけ加算した値を入力するようにし
て、割算回路６は、前記基準信号入力端子１７の入力信
号を前記２乗加算回路１６の出力信号で除算した商を出
力する。さらに、変換回路１８は前記割算回路６の出力
信号の平方根を演算する回路であり、乗算回路８はＡ／
Ｄ変換器２の出力と変換回路１８の出力との乗算を行う
。詳細説明のために、前述と同様の伝送速度４８ＱＯｈ
ｉｔ／ｊａｃのモデムを考え条件設定を同一とすると、
ｐｒｇｆ（ｄＢｍ〕の信号の２乗値の６サンプル加算は
次のようになる。
ｐｒｇｆ ＝ ６ ＸＡ ／ ２ ・・・
・・・・・・・・・・・・（３）従って、（３）式の値
を基準信号Ｐ′Ｔげとして、基準信号入力端子１７から
入力すると、２乗加算回路１６の出力をｐｉｎとして、
割算回路６は Ｇａ１ｎ ＝ Ｐｒｅｆ ／ＰｔｒＬ−−（４１で示す
商ＧｃＬＬｒＬを出力する。このＧａ ｉ ｎ’ｋｔ信
号振幅の２乗の比であるので、変換回路１８によって平
方根を演算することによって、信号振幅の比が得られる
。従って、乗算回路８でＡ／Ｄ変換回路出力と変換回路
１８の出力を乗算することによって、乗算回路８の出力
である出力端子には信号電力がＰｒｇｆ（ｄｓｍ〕であ
る信号が出力される。
・・・・・・・・・・・・（３）従って、（３）式の値
を基準信号Ｐ′Ｔげとして、基準信号入力端子１７から
入力すると、２乗加算回路１６の出力をｐｉｎとして、
割算回路６は Ｇａ１ｎ ＝ Ｐｒｅｆ ／ＰｔｒＬ−−（４１で示す
商ＧｃＬＬｒＬを出力する。このＧａ ｉ ｎ’ｋｔ信
号振幅の２乗の比であるので、変換回路１８によって平
方根を演算することによって、信号振幅の比が得られる
。従って、乗算回路８でＡ／Ｄ変換回路出力と変換回路
１８の出力を乗算することによって、乗算回路８の出力
である出力端子には信号電力がＰｒｇｆ（ｄｓｍ〕であ
る信号が出力される。
また、比較する信号電力に相当する信号の２乗加算値を
それぞれあらかじめ計算し、該計算値を比較信号入力端
子１９ 、２０にそれぞれ入力することで、第１図の実
施例と同様に電力を検出することができる。
それぞれあらかじめ計算し、該計算値を比較信号入力端
子１９ 、２０にそれぞれ入力することで、第１図の実
施例と同様に電力を検出することができる。
本発明の可変利得増幅器３及び電力検出回路９は専用の
回路で構成する他、マイクロコンビエータ等の信号処理
装置、あるいはディジタル信号処理装置等によるソフト
ウェアによっても実現できる。第３図に可変利得増幅器
３の動作をソフトウェアで実現した場合のプログラム実
施例のフローチャートを示す。第３図においては、入力
信号が来るたびに入力はＧａｉル倍されて出力されると
同時に入力の絶対値加算が行れ、Ｎ回加算されるとＶＬ
ｎに絶対値加算結果が入る。一方、入力信号がＮ回入力
される毎に割込みがかかり、割込み処理において、Ｇａ
１ｎ ＝Ｖｒｇｆ ／ Ｖｉｎが計算される。
回路で構成する他、マイクロコンビエータ等の信号処理
装置、あるいはディジタル信号処理装置等によるソフト
ウェアによっても実現できる。第３図に可変利得増幅器
３の動作をソフトウェアで実現した場合のプログラム実
施例のフローチャートを示す。第３図においては、入力
信号が来るたびに入力はＧａｉル倍されて出力されると
同時に入力の絶対値加算が行れ、Ｎ回加算されるとＶＬ
ｎに絶対値加算結果が入る。一方、入力信号がＮ回入力
される毎に割込みがかかり、割込み処理において、Ｇａ
１ｎ ＝Ｖｒｇｆ ／ Ｖｉｎが計算される。
以上説明したように、本発明によれば、非常に簡単な回
路構成で自動利得制御回路と電力検出回路を実現できる
。
路構成で自動利得制御回路と電力検出回路を実現できる
。
本発明によれば、絶対値加算回路と比較回路と割算回路
と乗算回路のみの非常に簡単な回路構成セミ力検出回路
と自動利得制御回路を実現できるので、回路構成の簡略
化に効果がある。また、回路の不安定要因がなくなると
いう効果もある。
と乗算回路のみの非常に簡単な回路構成セミ力検出回路
と自動利得制御回路を実現できるので、回路構成の簡略
化に効果がある。また、回路の不安定要因がなくなると
いう効果もある。
第１図、第２図は本発明による自動利得制御回路と電力
検出回路の一実施例を示すブロック図、第３図は本発明
による可変利得増幅器の動作をソフトウェアで実現した
場合のプログラム実施例のフローチャートである。 １・・・入力端子、 ２・・・Ａ／Ｄ変換器、３
・・・可変利得増幅器、 ４・・・出力端子、５・・・
絶対値加算回路、 ６・・・割算回路、８・・・乗算回
路、 ９・・・電力検出回路、１０・・・比較回
路、 １６・・・２乗加算回路、１８・・・変換
回路。
検出回路の一実施例を示すブロック図、第３図は本発明
による可変利得増幅器の動作をソフトウェアで実現した
場合のプログラム実施例のフローチャートである。 １・・・入力端子、 ２・・・Ａ／Ｄ変換器、３
・・・可変利得増幅器、 ４・・・出力端子、５・・・
絶対値加算回路、 ６・・・割算回路、８・・・乗算回
路、 ９・・・電力検出回路、１０・・・比較回
路、 １６・・・２乗加算回路、１８・・・変換
回路。
Claims (1)
- １、可変利得増幅手段と、該可変利得増幅手段の入力信
号のレベルを検出する信号レベル検出手段と、該信号レ
ベル検出手段の出力信号を基準の信号と比較するレベル
比較手段とを有し、該レベル比較手段で前記可変利得増
幅手段の利得を制御するように構成されたことを特徴と
する利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7401687A JPS63242011A (ja) | 1987-03-30 | 1987-03-30 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7401687A JPS63242011A (ja) | 1987-03-30 | 1987-03-30 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63242011A true JPS63242011A (ja) | 1988-10-07 |
Family
ID=13534883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7401687A Pending JPS63242011A (ja) | 1987-03-30 | 1987-03-30 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63242011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003522440A (ja) * | 1999-06-11 | 2003-07-22 | クゥアルコム・インコーポレイテッド | マルチキャリア信号の改良されたデコーディング用の自動利得制御 |
| JP2012182658A (ja) * | 2011-03-01 | 2012-09-20 | Fujitsu Ltd | 送信装置及び歪補償方法 |
-
1987
- 1987-03-30 JP JP7401687A patent/JPS63242011A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003522440A (ja) * | 1999-06-11 | 2003-07-22 | クゥアルコム・インコーポレイテッド | マルチキャリア信号の改良されたデコーディング用の自動利得制御 |
| JP2012182658A (ja) * | 2011-03-01 | 2012-09-20 | Fujitsu Ltd | 送信装置及び歪補償方法 |
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