JPH118300A - 集積回路構造体およびその形成方法 - Google Patents

集積回路構造体およびその形成方法

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JPH118300A
JPH118300A JP10158447A JP15844798A JPH118300A JP H118300 A JPH118300 A JP H118300A JP 10158447 A JP10158447 A JP 10158447A JP 15844798 A JP15844798 A JP 15844798A JP H118300 A JPH118300 A JP H118300A
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dielectric
low
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layer
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ジェフリー・トーマス・ウェツェル
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Abstract

(57)【要約】 【課題】 最も必要とされるところに低Ｋ誘電性材料を
選択的に配置するダマスクコンタクト（二重はめ込みコ
ンタクト）のための低Ｋ誘電性プロセスであって、その
選択的配置により機械的強度が低いこと，熱伝導度が低
いこと，水分吸収があることなどの低Ｋ誘電性材料が本
来持つ欠点のいくつかを軽減するプロセスを提供する。 【解決手段】 二重はめ込みコンタクト構造（ダマス
ク）を形成する方法は、二重はめ込みコンタクト構造を
エッチングすることにより開始される。マスキング層
と、低Ｋ誘電性材料のデポジションとを用いて、低Ｋ誘
電性材料が絶対的に必要とされる臨界部のみに低Ｋ領域
を選択的に形成する。ウェハの他の部分は、従来の酸化
物を覆う状態で残るので、低Ｋ誘電性材料の悪影響が最
小限に抑えられる。次に導電性材料が形成されて二重は
め込みコンタクト構造が完成され、それにより低Ｋ誘電
性プラグが最終構造内のクロストークと容量を軽減す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体製造に関
し、さらに詳しくは、選択的に配置される低Ｋ誘電性領
域を有する二重はめ込み（dual inlaid ）集積回路（I
C）コンタクトの形成に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】集積
回路（IC）産業の共通の目標は、より導電性の高い回路
構成を、より小さな基板表面領域内に配置しようと努力
を続けることである。この目標を達成するために、導電
性要素は互いに、より近接して製造されるので、隣接す
る電気装置間の容量性結合によるクロストークが大幅に
増大し、それにより装置の性能と製品の完全性が影響を
受ける。隣接する導電性部材間のクロストーク（cross-
talk）の増加と容量性結合に対処するために、業界は低
Ｋ誘電性物質を集積回路（IC）内に組み込み、集積回路
（IC）材料の隣接する導電性領域間の電気的分離を改善
しようとすることを始めた。
【０００３】低Ｋ誘電性材料が初めてIC業界に導入され
たとき、すべての低Ｋ誘電性材料が、従来の高誘電体材
料の代わりに、集積回路ウェハ全体にブランケット状に
（一面に）された。低Ｋ材料をこのようにブランケット
状にすると、最適ではないことがすぐに発見された。第
１に、低Ｋ誘電性材料は、隣接する導電性要素間の電気
的分離を改善するが、従来の高誘電体材料より機械的強
度が低かった。さらに、多くの低Ｋ誘電性材料は、高温
処理に耐えられず、そのために低Ｋ誘電性材料を用いる
と、その後のIC熱処理をひどく妨げる。また、低Ｋ誘電
性材料は熱伝導度が低い。実際、低Ｋ誘電性材料は二酸
化シリコン（SiO2）などの従来の高Ｋ誘電性物質よりも
５倍も熱伝導度が悪い。従って、低Ｋ誘電性材料を集積
回路の表面全体にブランケット状にすると、低Ｋ誘電層
は製品からの熱放散を妨げる傾向があり、それによって
集積回路（IC）の能動回路領域内の温度を上げる。ま
た、多くの低Ｋ誘電性材料は、従来の誘電性材料と比べ
て、吸湿のレベルが高い。吸湿，除気，時間の経過に伴
う低Ｋ誘電性材料のフローおよび処理中の低Ｋ誘電性材
料の形状変化は、すべて集積回路産業において低Ｋ材料
を用いる場合の重大な懸念となる。さらに、多くの低Ｋ
誘電性材料は粘着特性が悪いとされ、従来の誘電性物質
および従来の金属相互接続材料などの、他の従来の集積
回路（IC）材料に充分に接着しない。
【０００４】図１は、集積回路（IC）技術において周知
の、ブランケット状にデポジションされた低Ｋ誘電性物
質の実施例を示す。図１は、３つの導電性金属部材４５
０，４５１，４５２を図示する。この３つの導電性部材
４５０〜４５２は、薄いテトラエチルオルトシリケート
（TEOS: tetraethylorthosilicate ）層４５４により封
止される。層４５４の形成後、低Ｋ誘電性材料のブラン
ケット層４５６が図１に示されるようにデポジションさ
れる。層４５６のデポジション後、そのブランケット状
の低Ｋ誘電層４５６に続き、第２のTEOS段階が行われ
て、図１のTEOS層４５８が形成される。１つ以上のコン
タクト開口部４６６が層４５８，４５６，４５４を貫通
してエッチングされる。コンタクト開口部４６６には、
通常はタングステン（W ）などの導電性材料が詰められ
る。第２金属層がスパタリングおよびパターニングされ
て、図１に図示されるように第２レベルの導電性部材４
６２が形成される。前述のように、層４５６は機械的強
度が低く、温度制限があり、熱伝導度が低く、吸湿があ
り、他の層に対する粘着性が悪く、さらにその他の欠点
を持つ低Ｋ誘電性材料のブランケット層である。従っ
て、図１に図示されるような低Ｋ誘電性材料のブランケ
ットデポジションは、集積回路産業においては最適では
ない。
【０００５】図２ないし図５は、ブランケット状にデポ
ジションされた低Ｋ誘電性材料に関して、上記の欠点を
軽減するために、集積回路（IC）技術において用いられ
てきた代替の実施例を示す。集積回路産業では、低Ｋ誘
電性材料を集積回路（IC）設計の限られた部分にだけ用
いれば、低Ｋ誘電性材料の欠点／制約の影響を小さくす
ることができるということを認識している。言い換える
と、必要な重要な（臨界）部分だけに、非ブランケット
状に低Ｋ誘電性材料を形成することにより、低Ｋ誘電性
材料の機械的強度が低いこと，温度制限があること，熱
伝導度が低いこと，吸湿性をもつこと，また粘着性が悪
いことの影響を、多少は回避することができるか、ある
いは受認可能なレベルまで下げることができる。
【０００６】非ブランケット状の構造にするよう、低Ｋ
誘電性材料を半導体構造内に組み込むために用いられる
方法の１つを図２ないし図５に示す。図２においては、
基体酸化物層４１２が設けられる。導電性相互接続部４
１４，４１６，４１８が、酸化物層４１２の上に形成さ
れる。まず、低Ｋ誘電性材料４２０のブランケット層が
図１に示されるようにウェハ上にデポジションされる。
この層４２０は、反応性イオン・エッチング（RIE: rea
ctive ion etch）環境に晒され、この環境で、層４２０
は図３に示されるスペーサ形成部４２０内にエッチング
される。
【０００７】図３において、低Ｋ誘電性スペーサ構造４
２０は、性質上はブランケットではないので、集積回路
の機械的強度，熱伝導度，吸湿などの悪影響をそれほど
持たない。図３において、低Ｋ誘電性物質および金属層
が、酸化物層４２２により封止される。図４において、
従来の開口部４２６が誘電層４２２を貫通してエッチン
グされ、導電性部材４１８，４１６，４１４を露出する
電気コンタクト開口部を形成する。導電性プラグ４３０
および金属配線４３２，４３４が図５においてパターニ
ングされ、電気的相互接続構造を完成する。
【０００８】図２ないし図５は、従来のコンタクトおよ
び相互接続プロセスを図示し、それにより既存の酸化物
層上に、金属線がリソグラフィックにパターニングおよ
びエッチングされることに注目することが重要である。
この種の従来の相互接続形成は、一般に集積回路産業か
らはなくなりつつある。ダマスクコンタクト（Damascen
e contact または二重はめ込み金属相互接続（dual inl
aid metal interconnect）と呼ばれる新規のプロセスお
よび構造が、現在IC産業で用いられる。この二重はめ込
みコンタクトは、図２の領域４１４，４１６，４１８の
縦型側壁などのような導電性材料の縦型側壁を露出しな
い。ダマスクまたは二重はめ込み構造は、金属側壁を露
出しないので、図２ないし図５に図示されるように金属
配線に横方向に隣接して側壁スペーサを形成すること
は、ダマスクまたは二重はめ込み処理においては不可能
である。従って、図２ないし図５のプロセスは、二重は
め込み処理による充分な低Ｋ誘電性材料を形成するため
に利用することはできない。
【０００９】最も必要とされるところに低Ｋ誘電性材料
を選択的に配置するダマスクコンタクト（二重はめ込み
コンタクト）のための低Ｋ誘電性プロセスであって、そ
の選択的配置により、機械的強度が低いこと，熱伝導度
が低いこと，吸湿性をもつことなどの低Ｋ誘電性材料が
本来持つ欠点のいくつかを軽減するプロセスが必要とさ
れる。
【００１０】
【課題を解決するための手段】
【００１１】
【実施例】一般に、本発明は、ピッチ／離間部をより小
さくするために電気的分離を改善することを必要とする
隣接する導電性要素間に低Ｋ誘電性材料を選択的に配置
する方法である。この選択的配置は、二重はめ込みコン
タクト構造（すなわちダマスク構造）間に実行される。
第１実施例（図６ないし図１２）においては、二重はめ
込み部が下にある導電層を露出するよう形成される。二
重はめ込み部の中央部分には、低Ｋ材料が選択的に／パ
ターニングされて充填される。第１二重はめ込みコンタ
クトが低Ｋ中央部の第１側面上に形成され、第１二重コ
ンタクト部が低Ｋ中心部の第２側面上に形成され、その
ために選択的中心低Ｋ部分の存在により、第１および第
２二重はめ込みコンタクト間に優れた電気的分離が実現
する。二重はめ込みコンタクト構造の臨界部分に選択的
に低Ｋ誘電性領域を形成する別の実施例も、図１３ない
し図１９，図２０ないし図２５および図２６ないし図３
１により本明細書において説明される。 図６ないし図
１２，図１３ないし図１９，図２０ないし図２５および
図２６ないし図３１の実施例においては、低Ｋ誘電性部
分は装置の臨界部分のみに置かれるので、ICの機械的強
度に対する低Ｋ材料の影響は最小限になる。また、その
後の温度処理に関する制約は、これらの実施例ではさほ
ど厳しくなく、一方で最終装置の熱伝導度も改善され
る。従来の高誘電体酸化物の「ポケット」が非臨界部分
に存在し、それによって装置動作中に能動回路構成から
充分な熱放散を可能にするので、ICの縦方向の熱伝導度
が改善される。さらに吸湿，除気，低Ｋ誘電性材料のフ
ローおよび低Ｋ誘電性形状の変化の影響が軽減される。
一般に、低Ｋ誘電性材料IC設計の欠点が軽減されるか、
あるいはなくなり、またより高度な二重はめ込み相互接
続構造において低Ｋ材料の利点が充分に生かされる。
【００１２】本発明は、図６ないし図３１を参照して、
良く理解頂けよう。
【００１３】図６は、部分的に完成された半導体装置１
０の断面図である。半導体装置１０は、図６には図示さ
れない基板によって構成される。集積回路（IC）産業に
おける典型的な基板には、シリコン・ウェハ，ゲルマニ
ウム，ガリウム砒素，シリコン・オン・インシュレータ
（SOI: silicon on insulator ），シリコン・ゲルマニ
ウム，シリコン・オン・サファイア（SOS: silicon on
sapphire）などがある。図６においては、酸化物層１２
が図示される。本件の教義により、典型的なインターレ
ベル誘電性物質（ILD: inter-level dielectric ）層に
は、テトラエチルオルトシリケート（TEOS）ガラス，フ
ッ素ドーピングSiO2，ホウ酸リン酸シリケート・ガラス
（BPSG: borophosposilicate glass），リン酸シリケー
ト・ガラス（PSG: phosphosilicate glasss ），プラズ
マ強化窒化物（PEN: plasma enhanced nitride），スピ
ンオン・ガラス（SOG: spin-on glass），シラン・ガラ
スなどとそれらの組み合わせとがある。導電性領域１６
が図６に示される。典型的な導電性相互接続バルク材料
には、銅，アルミニウム，アルミニウム銅，アルミニウ
ム・シリコン銅，銀，金，アルミニウム・シリコン，銅
合金などがある。多くの導電性バルク材料は、図６のバ
リア層１４などのバリア層を利用する。バリア層は、Ti
/W，TaN ，TiN またはTaSiN ，TiSiN ，WNなどとそれら
の組み合わせなどの合金によって構成される。
【００１４】図６は、エッチ・ストップ層１８を図示す
る。本件で教示されるエッチ・ストップ層は、プラズマ
デポジション窒化シリコン（PEN ），窒化酸化シリコン
（SiON），窒素を含むその他の誘電性物質などのうち１
つ以上によって構成される。これらの材料は、次の機能
を実行する：すなわち、反応式イオン・エッチング（RI
E ）または湿式エッチングのためのエッチ・ストップ
層；フォトリソグラフィのための反射防止皮膜（ARC: a
nti-reflective coating）；腐食防止；および水分とア
ルカリ金属汚染の保護。図６は、上述された層１２と同
様の酸化物層２０を図示する。図６は、本明細書で論じ
られる層１８と同様のエッチ・ストップ層２２も図示す
る。エッチ・ストップ層２２の頂部は酸化物層２４であ
る。層２４は、層１２，２０と類似のもので、それを貫
通して構成部２３ａを作成するようおよびパターニング
される。構成部２３ａは、通常１ミクロンないし０．１
ミクロン程度の大きさのコンタクトサイズの開口部であ
る。パターニングされた構成部２３ａは、CF4 および／
またはCHF3などの薬品を用いて、生成したフォトレジス
ト・マスクを貫通してエッチングし（図６には図示せ
ず）、エッチ・ストップ層２２の一部分を露出すること
により作成される。次に（CF4 およびO2の両方が供給さ
れるプラズマなどの）他のエッチング剤を用いて、図６
に図示されるようにエッチ・ストップ層２２の被露出部
分をエッチングする。次に、領域２３ａを形成するため
に用いられ、図６には特に図示されないレジスト・マス
クが除去される。
【００１５】図７において、別のフォトレジスト・マス
ク（図７には特に図示されない）が、スピンオンおよび
現像されて、二重はめ込み相互接続トレンチのエッチン
グと、コンタクト開口部２３ａを層２０内にまで深くす
ることとを可能にする。従って、図７においては、エッ
チ・ストップ層２２（図６参照）内の開口部により露出
される酸化物層２０の部分がエッチング除去され、それ
により図６の開口部２３ａは図７のより深い開口部２３
ｂになる。開口部２３ａを深くしてより深い開口部２３
ｂを形成する間に、同じプラズマ酸化物エッチング環境
により、層２４の部分が除去され二重はめ込みコンタク
ト構造の相互接続部分２５が形成される。結果として得
られる構造は、トレンチ／相互接続領域２５とビア／コ
ンタクト領域２３ｂで、これらは共に二重はめ込み構造
を形成して、導電性領域１６上のエッチ・ストップ層１
８の一部を露出させる。
【００１６】代替の実施例においては、図７のトレンチ
領域２５を規定するために用いられる第２フォトレジス
ト層の形成後まで図６のエッチ・ストップ層２２に手を
付けずにおくことができることに注目することが重要で
ある。図７において、この第２フォトレジスト層が形成
されると、酸化物エッチングを始める前に窒化物エッチ
ングを用いることができ、それにより、本明細書に図示
されるように、図６ではなく図７のエッチ・ストップ層
２２の被露出部分を除去することができる。このこと
は、エッチ・ストップ層２２の反射防止（ARC ）特性
が、別の二重はめ込みフォトリソグラフィック処理の間
に必要とされる場合は便利である。
【００１７】開口部２３ｂ，２５によって構成される二
重はめ込みトレンチ領域の形成後に、低Ｋ誘電性材料２
６を半導体装置１０全体にブランケット状にする。通
常、低Ｋ誘電性材料２６は、プラズマ強化化学蒸着（CV
D: chemical vapor deposition）プロセスを介してデポ
ジションされるスピンオン材料（すなわちスピン・オン
・ガラス（SOG ））としてデポジションすることがで
き、あるいは、化学蒸着されたポリマ誘電膜とすること
もできる。低Ｋ材料２６は装置１０上に積層してもよ
い。材料２６の選択肢としては、ポリアリールエーテル
(polyarylether）およびフッ素化ポリアリールエーテ
ル，ポリイミドおよびフッ素化ポリイミド，ベンゾシク
ロブテンおよびフッ素化熱硬化性樹脂などのスピン・オ
ン・ポリマなどである。
【００１８】図７のプロセスには、CVD およびPECVD 処
理を用いて、フッ素化非晶性カーボン，パリレン，ペル
フッ素化パリレン（perfluorinated parylene ），テフ
ロン，ポリナフタレンおよびフッ素化ポリナフタレンお
よび／またはメチルシルセスキオキサン（methylsilses
quioxane）などのポリマを形成する。低Ｋ誘電性材料２
６は、ビア構造２３ｂにより形成された空隙を埋めるこ
とができなければならず、さらに電気的分離を強化する
低Ｋ誘電性材料である必要がある。本発明の目的のため
には、周囲の酸化物よりも誘電率が低い任意の材料を低
Ｋ誘電性材料と見なす。一般に、誘電率（ε）の範囲が
１．５ないし３．０（たとえば３．０未満）である低Ｋ
誘電性材料２６を有すると有利である。本明細書で用い
られる「低Ｋ」という語は、「低誘電率」と同義である
ことに留意されたい。図７に示されるように低Ｋ誘電性
材料をした後で、化学機械的研磨プロセス（CMP: chemi
cal mechanical polishing），レジスト・エッチバック
（REB: resist etch back）法または同様のエッチバッ
ク・プロセスを実行して、低Ｋ材料をほぼ酸化物層２４
の上表面まで平坦化する（図８参照）。
【００１９】図８に図示されるように、次に、低Ｋ材料
が最終製品のトレンチ領域２５内に選択的に常駐すべき
場所を規定するようにフォトレジスト・マスク２８を形
成する。図９では、低Ｋエッチング剤を用いて、図８の
フォトマスク２８により保護されない低Ｋ誘電性材料を
除去することにより、層２６から低Ｋ誘電性プラグ３０
を形成する。
【００２０】図９において、図８の低Ｋ材料エッチング
から得られる構造が図示される。図９の構造は、２つの
別々の導電性二重はめ込みコンタクト構造３３，３５を
示す。２つの二重はめ込みコンタクト部分３３，３５
は、低Ｋ領域３０により隔てられる。領域３３は、下に
ある導電性領域１６を露出するビア／コンタクト部分３
２と相互接続トレンチ３４とを有する。二重はめ込み構
造３５は、図９に図示されるように相互接続領域３６に
よって構成される。典型的な二重はめ込み構造はすべ
て、少なくとも１つの相互接続トレンチ部分と、少なく
とも１つのコンタクト／ビア部分に対するコンタクトと
を有する。
【００２１】図１０は、領域３２，３４，３６がブラン
ケット・スパタリング・プロセス，メッキまたは本件で
教示される任意のバリア層４１を含む金属層のCVD プロ
セスを介して充填されることを示す。ビア領域３２なら
びに相互接続領域３６，３４は、半導体装置１０全体の
ブランケット充填などの共通プロセスの一部として形成
され、その後で化学機械的研磨（CMP ）またはレジスト
・エッチバック（REB）処理が行われることを理解頂き
たい。
【００２２】最終的な単層二重はめ込み半導体装置１０
が図１１に図示され、パッシベーション層４４をした後
の図１０の装置が示される。パッシベーション層４４
は、前述の層１８，２２と同様の別のエッチ・ストップ
層として、図１１の装置の上に更なる二重はめ込み層を
可能にすることもできることを理解頂きたい。しかし、
層４４は、反射防止皮膜（ARC ）材料および／または最
終パッシベーションであり、この場合層４４はボンド・
パッド領域上方に存在する完成装置の頂部を示す。
【００２３】図１２は、図１１の半導体装置を示す。こ
こでは、図６ないし図１１の前述されたプロセスを繰り
返して、図１１の構造上に金属の追加層を形成する。特
に、図１２は、図１１の第１相互接続層５０を示す。こ
れは第１相互接続層５０上方に存在する第２相互接続層
５２の形成と同様である。この要領で、低Ｋ誘電性領域
を用いて複数の金属層をどのようにして製造することが
できるかを図示する。図１２の低Ｋ誘電性材料３０は、
縦型に積層された金属層間を縦方向に連続的にフローす
ることができるので、周縁容量性結合と周縁クロストー
クとを軽減し、なおかつ平行面容量性結合も軽減するこ
とができる。別の形態においては、図１２の材料領域３
０が実質的に境を接するようにして、領域３０が１００
０オングストローム以下の厚みを有する材料の薄い領域
によってのみ隔てられるようにすることができる（たと
えば、領域１８，２２および／または４４に類似の領域
によってのみ隔てられる）。
【００２４】言い換えると、図１２に図示される、従来
技術に勝る利点の１つは、低Ｋ誘電性材料の境を接する
あるいは実質的に境を接する縦型のカラムを縦に形成し
て、複数の金属レベルにおいて複数の金属相互接続領域
の層を分離することができることである。詳しくは、低
Ｋ誘電性材料領域３０は、図６のエッチ・ストップ層か
ら始まり、半導体装置１１の頂部まで到達する縦型構造
を形成する。その結果、相互接続部４２と相互接続部４
０との間に直接形成する寄生平行面容量を低Ｋ材料３０
の臨界的配置により軽減するだけではなく、この寄生平
行面キャパシタの上下に形成する寄生周縁容量も軽減す
ることになる。この利点は、熱放散などがブランケット
状にされた低Ｋ層上で改善されるように高Ｋ誘電性材料
の選択的に配置された縦型カラムを設けることにより得
られる。これは、低Ｋカラムが最終装置にも多少残るた
めである。材料３０は２層以上の相互接続部に関して縦
方向に境を接すること、あるいはこれらの高Ｋ領域３０
が実質的に境を接することに注目することが重要であ
る。「実質的に境を接する」のは、領域３０が１０００
オングストローム未満の材料により隔てられる場合、あ
るいは層２２，１８などのエッチ・ストップを形成する
ために用いられる材料によってのみ隔てられる場合であ
る。今日のIC産業におけるプロセスの多くは、４つ以上
の金属相互接続層を統合し、これらすべてを本発明にお
いて教示されるプロセスにより分離することができる。
【００２５】図６ないし図１２に図示される構造は、包
括的性質において論じられたものと理解される。しか
し、導電性構造１６，４２，４０は、好適な形態におい
ては銅などの特定の材料で形成してもよい。銅をバルク
金属相互接続材料として用いる場合は、窒化タンタルま
たは窒化タンタル・シリコンなどの保護バリアが、導電
層を覆い、周囲の酸化物からそれを保護する。さらに、
下部の銅をその後の処理から保護するために、エッチ・
ストップ層１８を用いることもある。
【００２６】図１３ないし図１９は、図６ないし図１１
により前述された装置１０に類似の装置１３を形成する
ためのプロセスを図示する。二重はめ込み構造は２つの
基本的方法のうちの１つで形成することができる：すな
わち（１）最初にビアを形成し、相互接続トレンチを後
で形成する方法（ビア・ファースト法）；または（２）
相互接続トレンチを最初に形成し、ビアを最後に形成す
る方法（ビア・ラスト法）である。図６ないし図１１お
よび図１３ないし図１９は、これらの二重はめ込み形成
実施例を両方とも示す。図１３から始まり、二重はめ込
み構造の相互接続トレンチ領域１２５が、まず形成さ
れ、その後で開口部がパターニングされる。図１３にお
いては、酸化物層１１２，保護バリア１１４により囲ま
れる金属導電性領域１１６，エッチ・ストップ層１１
８，酸化物層１２０およびエッチ・ストップ層１２２を
有する半導体装置１３が準備される。エッチ・ストップ
層１２２の形成に続き、酸化物層１２４が形成される。
酸化物層１２４の形成に続き、フォトレジスト層（図１
３には図示せず）が形成され、パターニングされて、ト
レンチ領域１２５のエッチングを可能にする。トレンチ
領域１２５は、エッチ・ストップ層１２２の一部分を露
出する。
【００２７】図１４は、図１３のトレンチ領域１２５を
形成するために用いられるフォトレジスト層の除去後の
構造１３を示す。図１４においては、別のフォトレジス
ト・マスク（図４には特に図示せず）を形成して、ビア
開口部１２３１，１２３２を規定する。ビア１２３１，
１２３２は、エッチ・ストップ層１１８の部分を露出す
るように形成される。ある実施例においては、現行のフ
ォトレジスト層を用いてエッチング・プロセスを続行し
て、エッチ・ストップ層１１８の被露出部が除去される
ようにすることが可能である。この場合、図１４には図
示されない次の金属保護バリアを設けて、図１４ないし
図１７の後続の処理段階が相互接続部１１６内に存在す
る金属材料に悪影響を及ぼさないようにすることが必要
である。別の実施例においては、エッチ・ストップ層１
１８は、後続の処理段階が実行されて（図１７参照）、
層１１８のこれらの被露出部分が除去されるまで、図１
４内の適所に留まることもある。図１４のエッチ・スト
ップ層を貫通してエッチングすることの利点は、相互接
続構造間の周縁容量の軽減を、図１４の開口部を層１１
２内まで深くすることにより実現できることである。し
かし、一般的にはほぼ１０００オングストローム以下で
あるエッチ・ストップ層の相対的厚みにより、隣接する
導電性要素間の寄生周縁容量が、薄いエッチ・ストップ
層を現在の形態で開口部１２３１内に残す結果として、
不都合に増大するとは考えられない。ビア・ホール・フ
ォトレジスト・マスクは、図１４のエッチング処理の後
で除去される。 図１５は、全体構造１３の頂部にある
低Ｋ誘電性ブランケット層３０の形成後の、図１４の構
造１３を示す。図１５の低Ｋ誘電性材料３０は、トレン
チ１２５およびコンタクト開口部１２３１，１２３２を
図示されるように充填することに注目されたい。層３０
に用いられる材料は、上記に示されるようにほぼ３．０
に等しいかそれより小さい誘電率を有する任意の材料で
ある。
【００２８】図１６は、CMP 処理またはREB 処理により
低Ｋ誘電性材料３０を平面化した後の装置１３を示す。
図１５の材料３０の平面化により、層３０は周囲の誘電
性領域１２４の上表面と実質的に同一面になるように、
平面領域１３０を形成する。図１６は、新しいフォトレ
ジスト・マスク層１２８の形成およびパターニングを示
す。マスク領域１２８は、トレンチ領域１２５の中央部
が低Ｋプラグ１３０を含むように低Ｋ誘電性プラグの位
置を規定する（図１７参照）。エッチングが実行され、
マスキング層１２８の選択的保護が行われる。それによ
り、低Ｋ誘電性プラグ１３０が図１７に図示されるよう
に形成される。高Ｋ誘電性プラグ１３０が、上記の図９
の場合と同様に、２つの二重はめ込み構造を隔てる。
【００２９】図１８において、適切なバリア層を持つ、
ブランケット状にスパタリングされた、あるいはメッキ
された、あるいはCVD による金属層が形成され、２つの
二重はめ込み金属相互接続部１４２，１４０がCMP また
はREB 処理の後に形成される。詳しくは、相互接続１４
０およびビア領域１４１が相互接続層１１６と電気的接
続を行うように形成されており、それにより金属Ｎ−１
は金属Ｎに適切に配線される（ただしＮは２以上の有限
の正の整数である）。図１１に関して前述されたパッシ
ベーション層と同様の方法で、最終パッシベーション層
１４４が図１９において形成される。従って、図６ない
し図１２は、ビア・ファースト，二重はめ込み，選択的
配置による低Ｋ誘電性プロセスを図示し、図１３ないし
図１９はビア・ラスト，二重はめ込み，選択的配置によ
る低Ｋ誘電性プロセスを図示する。これらは低Ｋ材料に
より占有される空間を制限しながら分離を改善し、それ
によって低Ｋ材料の欠点の影響を最小限に抑える。
【００３０】図１３ないし図１９のプロセスは、多重金
属レベル処理に容易に統合して、別の相互接続層の上に
多重金属相互接続層を形成することもできる。この場合
は、図１２に示されたような低Ｋ誘電性材料の実質的に
連続するカラムが存在する。本明細書で論じられるよう
に、実質的に連続する縦方向に向く低Ｋ誘電性領域に
は、低Ｋ誘電性材料ならびに薄いエッチ・ストップ領域
を備える複数の層が含まれる場合がある。
【００３１】エッチ・ストップ層１１８を除去した後に
相互接続部分１１６を保護するために別の処理を追加す
るか、あるいは追加のマスキングおよびエッチング段階
を用いることにより、（エッチ・ストップ材料などの）
他の任意の材料の低Ｋ材料空隙の連続する／境を接する
カラムを生成することもできる。電気メッキまたは無電
解メッキ段階を行ってコバルト（Co）またはニッケル
（Ni）の薄層（厚みは４００オングストローム以下）を
金属相互接続部１１６の上にさせることができる。この
CoまたはNi層は、その後の処理中に相互接続部分１１６
を保護して、プロセス・シーケンスにおいて層１１８を
選択的に除去するか、あるいは全面的に回避することが
できるようにする。従って、本発明において教示される
領域１３０，３０は共に縦型結合して、エッチ・ストッ
プ，ポリッシュ・ストップ，ARC などの層による小さな
裂け目がある、あるいはない複数の金属層間に縦長の低
Ｋ領域を作成することができる。介在するエッチ・スト
ップなどの層を持つ縦型低Ｋ領域を、境を接する層と呼
び、薄層（≦１０００オングストローム）により隔てら
れる、あるいはエッチ・ストップ層，ポリッシュ層，AR
C 層などにより隔てられる低Ｋ材料の縦型に積層された
領域を「実質的に境を接する」と呼ぶ。小さな周縁容量
が他のよりＫ値の高い材料による隣接低Ｋ材料の間欠的
な裂け目のために増大することは余り重大ではなく、現
在のIC処理においては許容することができる。
【００３２】図２０ないし図２５は、本発明のさらに別
の実施例を示す。この実施例では、低Ｋ誘電性領域がIC
装置の臨界的電気分離領域のみに選択的に形成される。
図２０において、通常のダマスク・プロセスまたは二重
はめ込みプロセスの開始が図示される。詳しくは、複数
のマスキングおよびエッチング段階が実行され、２レベ
ル・トレンチ二重はめ込み構造を形成する。この開始
を、第１二重はめ込みトレンチ部分２３ａを形成するた
めの第１マスキングおよびエッチング段階を介して図示
する。図２０ないし図２５の実施例は、図６ないし図１
９に教示されるように、ビア・ファースト二重はめ込み
実施例としても、あるいはビア・ラスト二重はめ込み実
施例としても実行することができることに注目された
い。本発明において教示される二重はめ込みトレンチ形
成のためのマスキングおよびトレンチ形成がさらに図２
０において実行され、図２１に示される最終トレンチ構
造を形成する。図２１においては、フォトレジスト層２
２８がおよびパターニングされる。レジスト２２８は、
二重はめ込み接続を形成するために導電性相互接続材料
が次に形成される領域をマスキングする。また、レジス
ト２２８は最終的にパターニング／エッチングされて開
口部２３ｂを形成し、この開口部が低Ｋ誘電性材料がそ
の後で形成される位置を規定するために用いられる。
【００３３】低Ｋ誘電性トレンチ貫通領域２２８が図２
１の中央部に形成され、これは約０．１ないし１ミクロ
ンの幅の薄い「コンタクトサイズの」トレンチ２３ｂで
ある。この開口部は、図２１に図示されるようにレジス
ト２２８，層２２４，層２２２および層２２０を貫通し
て形成される。この開口部内の層２１８は、縦方向に境
を接するあるいは実質的に境を接する低Ｋ誘電性領域を
作成するために、低Ｋトレンチ内でエッチングされる場
合もエッチングされない場合もある。図２１において
は、マスク２２８が完全に形成され、図示されるように
低Ｋ誘電性トレンチ２３ｂを埋めるために低Ｋ誘電層２
６がされる。
【００３４】図２２において、低Ｋ誘電層２６と、酸化
物層２２４の上にあるフォトレジスト層２２８の両方
が、層２２４の上表面と実質的に平行になるまでエッチ
バックあるいは化学的機械的研磨（CMP ）を受ける。図
２３において、図２２の二重はめ込みビアと二重はめ込
みトレンチ部とに残るフォトレジスト層部分２２８ｂは
エッチング／現像処理により層２２４および低Ｋ誘電性
材料２３ｂに対して選択的に除去される。図２３におい
て、エッチ・ストップ材料２２２および／または２１８
が必要に応じて除去され、その後で適切な電気接続部と
なる領域２１６を露出する。
【００３５】図２４において、ビアおよび相互接続金属
部の第１層を形成するために、バリア層２４１が形成さ
れる。次に、プロセス，メッキまたはスパタリング・プ
ロセスを用いて、二重はめ込み構造のトレンチおよび相
互接続領域２４０，２４２を充填するバルク金属材料が
形成される。次に、図２５に示されるようにエッチ・バ
ック・プロセスまたはCMP プロセスを実行し、パッシベ
ーション層または他のエッチ・ストップ層２４４をウェ
ハにして、二重はめ込みプロセスを終了する。横方向に
隣接する領域２４０，２４２である金属領域（図２５に
は図示されないが、ページ外に位置する）の中には、領
域２４０，２４２からＫ値のより高い材料によってのみ
隔てられるものがあり、一方で、２４０と２４２との間
の薄い／臨界誘電性領域は低Ｋ材料をすべて、あるいは
低Ｋ材料１２３ｂおよびＫ値のより高い材料２２４の複
合物のいずれかを含んでクロストークを軽減するように
選択的に形成されることに留意されたい。
【００３６】図２６ないし図３１は、本発明のさらに別
の実施例を示す。図２６および図２７はそれぞれ、二重
はめ込み集積回路構造の断面図と上面図である。この構
造は半導体基板５００，第１レベルの金属相互接続領域
５０２，エッチ・ストップ層５０４，酸化物または誘電
層５０６，５０７，エッチ・ストップ層５１４，酸化物
層５１６およびはめ込み金属領域（すなわちはめ込みビ
アおよびはめ込み相互接続金属構造）５１２ａ，５１２
ｂ，５１０ａ，５１０ｂを備える。図示される特定の実
施例においては、バリア層５０８が、隣接する酸化物層
から金属領域５１２，５１０を分離するために図示され
る。バリア層５０８は、通常、屈折金属によって構成さ
れる導電性領域である。図２６は、本発明により教示さ
れるようにビア・ファーストまたはビア・ラスト法によ
り形成することができる。
【００３７】図２７は、相互接続領域５１２ａ，５１２
ｂの上面図である。図示されるように、２つの導電性相
互接続部５１２ａ，５１２ｂの間にある領域５１３は、
容量性結合が最も高く、２つの領域５１２ａ，５１２ｂ
間のクロストークの可能性が最も高い部分である。この
部分が、低Ｋ誘電性材料を配置すると最も利便性が高い
臨界部となる。
【００３８】この選択的低Ｋ誘電性配置を行うために、
図２８および図２９のマスキング層５１５が形成され
る。層５１５は、フォトレジスト層またはTEOSなどの硬
性のマスク材料である。バッファ酸化物エッチャント
（BOE: buffered oxide ethcantまたはHFを用いる湿式
エッチング・プロセスを用いて、エッチ・ストップ層５
１４，バリア層５０８および導電性材料５１２ａ，５１
２ｂに対して選択的に誘電層２２４の被露出部分を除去
する。エッチング剤は、RIE エッチングおよび湿式エッ
チングの組み合わせ、あるいはRIE エッチングを単独で
用いることができることに注目されたい。しかし、ある
種の湿式エッチングまたは等方性エッチングを用いる
と、図２８および図２９において楕円形のトレンチ５２
２が形成され、これが図３０ないし図３１の低Ｋ誘電性
物質を用いて周縁容量保護を強化する。図２８の層５１
５内の開口部５２０は、領域５１２の端部に沿うか、あ
るいは多少内側にして、金属相互接続部をRIE エッチン
グの損傷に露出することを避けるようにすることができ
る。しかし、金属領域５１２をRIE エッチング環境また
はイオン・ミリング・プロセスに多少露出しても許容さ
れる。図２８の開口部５２２を作成した後、任意で、こ
の開口部をRIE エッチングにより、開口部５２２のすぐ
下にある領域５１４，５０６，５０４を貫通して深くす
ることができることに注目されたい。開口部をこのよう
に深くすると、本発明により教示されるように領域５１
２間の周縁容量を軽減することに役立つ。図３０の最終
実施例に開口部５２２をこのようにさらに深くする様子
を示すが、図２８の領域５２２を低Ｋ材料で充填して、
層５１２のRIE に対する露出を全面的に回避しながらあ
る程度の低Ｋの利点を得ることもできる（全湿式エッチ
ングまたは等方性プロセスを図２８に示される点まで利
用してもよい）。
【００３９】開口部５２２を形成し、この開口部５２２
を任意で深くした（図３０）後で、低Ｋ誘電性材料をデ
ポジションおよび研磨して、図３０ないし図３１の低Ｋ
誘電性領域５３０を形成する。図３１において、低Ｋ誘
電性材料は領域５１２ａ，５１２ｂの間の臨界部内に配
置され、他の非臨界部には置かれないことに注目された
い。従って、低Ｋ材料の利点をすべて二重はめ込み構造
内に得ることができ、なおかつ低Ｋ材料の欠点と制限と
は回避されるか、あるいはその程度が軽減される。
【００４０】本発明を特定の実施例に関して説明および
図示したが、本発明はこれらの図示された実施例に制限
されるものではない。本発明の精神および範囲から逸脱
せずに改良および修正が可能であることは、当業者には
認識頂けよう。従って、本発明は添付の請求項の範囲内
に入る変形および修正のすべてを包含するものである。
【図面の簡単な説明】
【図１】集積回路（IC）の表面上に低Ｋ誘電性物質をブ
ランケット状にデポジションする従来技術による方法を
断面図に示す。
【図２】金属導体に隣接して低Ｋ誘電性材料を形成する
別の従来技術による実施例を断面図に示す。
【図３】金属導体に隣接して低Ｋ誘電性材料を形成する
別の従来技術による実施例を断面図に示す。
【図４】金属導体に隣接して低Ｋ誘電性材料を形成する
別の従来技術による実施例を断面図に示す。
【図５】金属導体に隣接して低Ｋ誘電性材料を形成する
別の従来技術による実施例を断面図に示す。
【図６】本発明により、二重はめ込みコンタクトプロセ
スにおいて低Ｋ誘電性材料を選択的に形成する方法を断
面図に示す。
【図７】本発明により、二重はめ込みコンタクトプロセ
スにおいて低Ｋ誘電性材料を選択的に形成する方法を断
面図に示す。
【図８】本発明により、二重はめ込みコンタクトプロセ
スにおいて低Ｋ誘電性材料を選択的に形成する方法を断
面図に示す。
【図９】本発明により、二重はめ込みコンタクトプロセ
スにおいて低Ｋ誘電性材料を選択的に形成する方法を断
面図に示す。
【図１０】本発明により、二重はめ込みコンタクトプロ
セスにおいて低Ｋ誘電性材料を選択的に形成する方法を
断面図に示す。
【図１１】本発明により、二重はめ込みコンタクトプロ
セスにおいて低Ｋ誘電性材料を選択的に形成する方法を
断面図に示す。
【図１２】本発明により、二重はめ込みコンタクトプロ
セスにおいて低Ｋ誘電性材料を選択的に形成する方法を
断面図に示す。
【図１３】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図１４】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図１５】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図１６】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図１７】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図１８】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図１９】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成する別の実施例を断
面図に示す。
【図２０】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成するために用いるこ
とのできるさらに別の実施例を断面図に示す。
【図２１】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成するために用いるこ
とのできるさらに別の実施例を断面図に示す。
【図２２】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成するために用いるこ
とのできるさらに別の実施例を断面図に示す。
【図２３】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成するために用いるこ
とのできるさらに別の実施例を断面図に示す。
【図２４】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成するために用いるこ
とのできるさらに別の実施例を断面図に示す。
【図２５】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性材料を選択的に形成するために用いるこ
とのできるさらに別の実施例を断面図に示す。
【図２６】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性分離領域を選択的に形成するプロセスを
断面図に示す。
【図２７】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性分離領域を選択的に形成するプロセスを
上面図に示す。
【図２８】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性分離領域を選択的に形成するプロセスを
断面図に示す。
【図２９】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性分離領域を選択的に形成するプロセスを
上面図に示す。
【図３０】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性分離領域を選択的に形成するプロセスを
断面図に示す。
【図３１】本発明により、二重はめ込みコンタクト構造
間に低Ｋ誘電性分離領域を選択的に形成するプロセスを
上面図に示す。図面を簡潔に明瞭にするために、図面内
に示される要素は必ずしも同尺に描かれないことを理解
頂きたい。たとえば、要素のいくつかは明瞭にするため
に、他の要素に対して誇張される。さらに、適切と考え
られる場合は、対応するあるいは類似の要素を指示する
ために図面間で参照番号を繰り返し用いる。
【符号の説明】
１０ 集積回路構造 １２，２０，２４ 酸化物層 １４，４１ バリア層 １６ 導電性領域 １８，２２ エッチ・ストップ層 ２３ｂ 開口部 ３０ 低Ｋ誘電性材料領域 ３８，４０，４２ 導電性材料 ４４ パッシベーション層 ５０，５２ 相互接続層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路構造体（１０）であって：第１
    側壁とそれに対向する第２側壁とを有する導電性相互接
    続領域（４０または３８）；前記導電性相互接続領域の
    前記第１側壁と横方向に隣接し、それとコンタクトする
    第１誘電性領域（２４）であって、第１誘電率を有する
    第１誘電性領域（２４）；および前記導電性相互接続領
    域の前記第２側壁と横方向に隣接し、それとコンタクト
    する第２誘電性領域（３０）であって、当該第２誘電性
    領域は第２誘電率を有し、かつ前記第１誘電率が前記第
    ２誘電率よりも大きい第２誘電性領域（３０）；によっ
    て構成されることを特徴とする集積回路構造体（１
    ０）。
  2. 【請求項２】 集積回路構造体（１０）であって：互い
    に横方向に隔てられる第１導電性領域（４０）および第
    ２導電性領域（４２）；前記第１および第２導電性領域
    間に存在する第１低Ｋ誘電性部分（３０）；互いに横方
    向に隔てられ、前記第１および当該第２導電性領域の上
    に存在する第３導電性領域（４０）および第４導電性領
    域（４２）（図１２）；および前記第３および第４導電
    性領域間に存在する第２低Ｋ誘電性部分（３０）であっ
    て、前記第１および当該低Ｋ誘電性部分が実質的に境を
    接する低Ｋ誘電性領域（３０，２３ｂ）を形成する、と
    ころの第２低Ｋ誘電性部分（３０）；によって構成され
    ることを特徴とする集積回路構造（１０）。
  3. 【請求項３】 集積回路構造体（１０）（図２１）を形
    成する方法であって： 第１誘電性領域（２２４または
    ２２０）を形成する段階であって、前記第１誘電性領域
    が、第１側壁とそれに対向する第２側壁とを有する開口
    部（図２２の２２８ｂ）を有するようにパターニングさ
    れ、前記第１誘電性領域が第１誘電率を有する第１誘電
    性材料によって構成される段階；空隙領域（図２２の２
    ３ｂ）を形成するために前記開口部の前記第２側壁に横
    方向に隣接する前記第１誘電性材料の部分をエッチング
    する、段階；前記空隙領域を、前記第１誘電率よりも小
    さい第２誘電率を有する第２誘電性領域（２６）で充填
    する段階；および導電性相互接続部を形成するために前
    記開口部を導電性材料（２４０）で充填する段階であっ
    て、前記導電性相互接続部は前記開口部の前記第１側壁
    とコンタクトする第１側壁と、前記開口部の前記第２側
    壁とコンタクトする第２側壁とを有する段階；によって
    構成されることを特徴とする方法。
  4. 【請求項４】 コンタクト構造（図９および図１０の１
    ０）を形成する方法であって：第１誘電性領域（２４お
    よび／または２０）を形成する段階であって、前記第１
    誘電性領域が第１側壁とそれに対向する第２側壁とを有
    する開口部（３２，３４，３６）を有するようにパター
    ニングされる段階；前記開口部の中間部分を低Ｋ誘電性
    （３０）で充填する段階；前記中間部分の第１側面上の
    前記開口部の一部分を第１導電性相互接続部（４０，３
    ８）で充填する段階；および前記中間部分の第２側面上
    の前記開口部の一部分を第２導電性相互接続部（４２）
    で充填する段階；によって構成されることを特徴とする
    方法。
  5. 【請求項５】 コンタクト構造を形成する方法であっ
    て：第１誘電層（２０）を形成する段階；前記第１誘電
    層上に亘って存在するエッチ・ストップ層（２２）を形
    成する段階；前記第１誘電層上に亘って第２誘電層（２
    ４）を形成する段階；コンタクト開口部（図６の２３
    ａ）を前記第２誘電層内にエッチングする段階；前記コ
    ンタクト開口部をさらにエッチングする段階であって、
    それによって前記第１誘電層を貫通して前記コンタクト
    開口部を深め、なおかつ前記第２誘電層内に相互接続開
    口部（２３ｂ）をも形成して二重はめ込み構造を得る段
    階；前記相互接続開口部内に低Ｋ誘電性材料（２６）を
    デポジションする段階；前記低Ｋ誘電性材料の部分を除
    去して、相互接続開口部（３４，３６）内に低Ｋ誘電性
    中間部分（３０）を形成するように前記低Ｋ誘電性材料
    を処理する段階；導電性材料（４０，４２）をデポジシ
    ョンする段階；および前記相互接続開口部内に、前記低
    Ｋ誘電性中間部分の第１側壁に隣接するように第１導電
    性相互接続部（４０）を、前記相互接続開口部内に、前
    記低Ｋ誘電性中間部の第２側壁に隣接するように第２導
    電性相互接続部（４２）を形成して、それにより前記低
    Ｋ誘電性中間部が前記第１および第２導電性相互接続部
    を隔てるように前記導電性材料を処理する段階；によっ
    て構成されることを特徴とする方法。
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