JPH1174350A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1174350A JPH1174350A JP23118297A JP23118297A JPH1174350A JP H1174350 A JPH1174350 A JP H1174350A JP 23118297 A JP23118297 A JP 23118297A JP 23118297 A JP23118297 A JP 23118297A JP H1174350 A JPH1174350 A JP H1174350A
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- oxide film
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Abstract
(57)【要約】
【課題】 紫外線照射をすることなしに、厚膜無機ＳＯ
Ｇ膜の積層構造に可能とする半導体装置とその製造方法
を提供する。 【解決手段】 本発明の半導体装置は、多層の配線を絶
縁分離する層間絶縁膜６が、第１のＣＶＤ酸化膜７、第
１の厚膜無機平坦化膜８、第２のＣＶＤ酸化膜９、第２
の厚膜無機平坦化膜１０及び第３のＣＶＤ酸化膜１１か
ら構成されていることを特徴とするものである。
Ｇ膜の積層構造に可能とする半導体装置とその製造方法
を提供する。 【解決手段】 本発明の半導体装置は、多層の配線を絶
縁分離する層間絶縁膜６が、第１のＣＶＤ酸化膜７、第
１の厚膜無機平坦化膜８、第２のＣＶＤ酸化膜９、第２
の厚膜無機平坦化膜１０及び第３のＣＶＤ酸化膜１１か
ら構成されていることを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、さらに詳しく言えば、配線間の層間絶
縁膜形成に厚膜無機平坦化（無機ＳＯＧ）膜の積層構造
を採用するプロセスにおいて、厚膜無機平坦化膜同士の
密着性を向上させる技術に関する。
製造方法に関し、さらに詳しく言えば、配線間の層間絶
縁膜形成に厚膜無機平坦化（無機ＳＯＧ）膜の積層構造
を採用するプロセスにおいて、厚膜無機平坦化膜同士の
密着性を向上させる技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高速化・高集積
化に伴い、配線部の多層化が図られている。この多層配
線技術において、特に層間絶縁膜の製造方法は、平坦性
や電気特性を左右する重要な技術である。そのうち、平
坦化膜としてＳＯＧ（スピンオングラス）膜を塗布して
熱処理する方法がある。
化に伴い、配線部の多層化が図られている。この多層配
線技術において、特に層間絶縁膜の製造方法は、平坦性
や電気特性を左右する重要な技術である。そのうち、平
坦化膜としてＳＯＧ（スピンオングラス）膜を塗布して
熱処理する方法がある。
【０００３】ここで、前記ＳＯＧ膜には、アルキル基が
シリコンに直接結合した構造を有する有機ＳＯＧ膜と無
機ＳＯＧ膜の２種類がある。従来の半導体装置とその製
造方法、特に層間絶縁膜の構造とその製造方法について
図１０乃至図１２を基に説明する。先ず、有機ＳＯＧ膜
を用いた場合には、図１０に示すように半導体基板５１
上にＬＯＣＯＳ酸化膜やＢＰＳＧ膜等の絶縁膜５２を介
してアルミニウム合金から成る下層配線５３が形成さ
れ、前記下層配線５３を被覆するようにプラズマＴＥＯ
Ｓ（テトラエキシシラン）膜５４が形成され、全面に有
機ＳＯＧ膜５５が形成されることで、下地段差の低減が
図られていた。
シリコンに直接結合した構造を有する有機ＳＯＧ膜と無
機ＳＯＧ膜の２種類がある。従来の半導体装置とその製
造方法、特に層間絶縁膜の構造とその製造方法について
図１０乃至図１２を基に説明する。先ず、有機ＳＯＧ膜
を用いた場合には、図１０に示すように半導体基板５１
上にＬＯＣＯＳ酸化膜やＢＰＳＧ膜等の絶縁膜５２を介
してアルミニウム合金から成る下層配線５３が形成さ
れ、前記下層配線５３を被覆するようにプラズマＴＥＯ
Ｓ（テトラエキシシラン）膜５４が形成され、全面に有
機ＳＯＧ膜５５が形成されることで、下地段差の低減が
図られていた。
【０００４】このとき、有機ＳＯＧ膜は、Ｓｉ−ＣＨ3
やＳｉ−Ｃ2Ｈ5等のアルキル基を用いているため、この
アルキル基が酸素プラズマによってダメージを受け易い
という性質があり、絶縁膜５６を形成した後に、コンタ
クトビア５７形成のためのビアエッチ後のレジスト除去
時の酸素プラズマ処理による図１１に示すようにサイド
エッチング５８が発生したり、クラックや膜ハガレが発
生するという問題があった。従って、有機ＳＯＧ膜を用
いた場合には、有機ＳＯＧ膜を形成した後に、該有機Ｓ
ＯＧ膜をエッチバックして、コンタクトビアの側壁部に
有機ＳＯＧ膜が露出しないようにする工程が必要であっ
た。
やＳｉ−Ｃ2Ｈ5等のアルキル基を用いているため、この
アルキル基が酸素プラズマによってダメージを受け易い
という性質があり、絶縁膜５６を形成した後に、コンタ
クトビア５７形成のためのビアエッチ後のレジスト除去
時の酸素プラズマ処理による図１１に示すようにサイド
エッチング５８が発生したり、クラックや膜ハガレが発
生するという問題があった。従って、有機ＳＯＧ膜を用
いた場合には、有機ＳＯＧ膜を形成した後に、該有機Ｓ
ＯＧ膜をエッチバックして、コンタクトビアの側壁部に
有機ＳＯＧ膜が露出しないようにする工程が必要であっ
た。
【０００５】しかし、デザインルールの縮小化に伴い、
堆積膜厚とエッチバック量の関係からコンタクトビアの
側壁部への有機ＳＯＧ膜の露出を防止することが困難に
なってきている。そのため、厚膜無機ＳＯＧ膜を用いて
平坦化を図りたいという要望が強い。しかしながら、無
機ＳＯＧ膜を用いた場合には、図１２に示すように前記
下層配線５３を被覆するようにプラズマＴＥＯＳ膜５４
を形成した後に、厚膜無機ＳＯＧ膜を形成する際に平坦
化を向上させるには、通常、複数回の無機ＳＯＧ膜の形
成工程が必要であった。
堆積膜厚とエッチバック量の関係からコンタクトビアの
側壁部への有機ＳＯＧ膜の露出を防止することが困難に
なってきている。そのため、厚膜無機ＳＯＧ膜を用いて
平坦化を図りたいという要望が強い。しかしながら、無
機ＳＯＧ膜を用いた場合には、図１２に示すように前記
下層配線５３を被覆するようにプラズマＴＥＯＳ膜５４
を形成した後に、厚膜無機ＳＯＧ膜を形成する際に平坦
化を向上させるには、通常、複数回の無機ＳＯＧ膜の形
成工程が必要であった。
【０００６】この場合、厚膜無機ＳＯＧ膜の上に直接厚
膜無機ＳＯＧ膜を積層すると、厚膜無機ＳＯＧ膜のＳｉ
−Ｈ結合の影響により、厚膜無機ＳＯＧ膜同士ではじい
てしまい、うまく積層できないため、一旦厚膜無機ＳＯ
Ｇ膜を形成した後に、該厚膜無機ＳＯＧ膜に紫外線を照
射して、Ｓｉ−Ｈの結合を切断した後に、上層の厚膜無
機ＳＯＧ膜を形成していた。
膜無機ＳＯＧ膜を積層すると、厚膜無機ＳＯＧ膜のＳｉ
−Ｈ結合の影響により、厚膜無機ＳＯＧ膜同士ではじい
てしまい、うまく積層できないため、一旦厚膜無機ＳＯ
Ｇ膜を形成した後に、該厚膜無機ＳＯＧ膜に紫外線を照
射して、Ｓｉ−Ｈの結合を切断した後に、上層の厚膜無
機ＳＯＧ膜を形成していた。
【０００７】このように厚膜無機ＳＯＧ膜を用いた場合
には、紫外線照射を行っているため、下層に形成されて
いる素子へのダメージが懸念される。
には、紫外線照射を行っているため、下層に形成されて
いる素子へのダメージが懸念される。
【０００８】
【発明が解決しようとする課題】前述したように、有機
ＳＯＧ膜を用いた場合には、エッチバック工程が必要で
あったが、デザインルールの縮小により、平坦化を向上
させ、かつ有機ＳＯＧ膜のコンタクトビアの側壁部への
露出を防止することが困難になり、厚膜無機ＳＯＧ膜に
切り換えたいという要望があった。しかし、厚膜無機Ｓ
ＯＧ膜は、積層構造とする必要があり、従来では下層の
厚膜無機ＳＯＧ膜に紫外線を照射することで、厚膜無機
ＳＯＧ膜の積層を可能としていたが、下層に形成されて
いる素子に与える紫外線の影響が懸念されていた。
ＳＯＧ膜を用いた場合には、エッチバック工程が必要で
あったが、デザインルールの縮小により、平坦化を向上
させ、かつ有機ＳＯＧ膜のコンタクトビアの側壁部への
露出を防止することが困難になり、厚膜無機ＳＯＧ膜に
切り換えたいという要望があった。しかし、厚膜無機Ｓ
ＯＧ膜は、積層構造とする必要があり、従来では下層の
厚膜無機ＳＯＧ膜に紫外線を照射することで、厚膜無機
ＳＯＧ膜の積層を可能としていたが、下層に形成されて
いる素子に与える紫外線の影響が懸念されていた。
【０００９】従って、本発明では紫外線照射をすること
なしに、厚膜無機ＳＯＧ膜の積層構造に可能とする半導
体装置とその製造方法を提供することを目的とする。
なしに、厚膜無機ＳＯＧ膜の積層構造に可能とする半導
体装置とその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで、請求項１に記載
の本発明の半導体装置は、多層の配線とこれらを絶縁分
離する層間絶縁膜が第１のＣＶＤ酸化膜、第１の厚膜無
機平坦化膜、第２のＣＶＤ酸化膜、第２の厚膜無機平坦
化膜及び第３のＣＶＤ酸化膜から構成されていることを
特徴とする。
の本発明の半導体装置は、多層の配線とこれらを絶縁分
離する層間絶縁膜が第１のＣＶＤ酸化膜、第１の厚膜無
機平坦化膜、第２のＣＶＤ酸化膜、第２の厚膜無機平坦
化膜及び第３のＣＶＤ酸化膜から構成されていることを
特徴とする。
【００１１】また、請求項２に記載の本発明の半導体装
置は、多層の配線とこれらを絶縁分離する層間絶縁膜と
して、積層された厚膜無機平坦化膜間にＣＶＤ酸化膜が
形成されていることを特徴とする。更に、請求項３に記
載の本発明は、多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置の製造方法において、前記
配線上を被覆するように第１のＣＶＤ酸化膜を形成した
後に、該第１のＣＶＤ酸化膜上を被覆するように第１の
厚膜無機平坦化膜を形成する。次に、前記第１の厚膜無
機平坦化膜を被覆するように第２のＣＶＤ酸化膜を形成
した後に、該第２のＣＶＤ酸化膜上を被覆するように第
２の厚膜無機平坦化膜を形成する。そして、前記第２の
厚膜無機平坦化膜を被覆するように第３のＣＶＤ酸化膜
を形成することで、前記層間絶縁膜を形成することを特
徴とする。
置は、多層の配線とこれらを絶縁分離する層間絶縁膜と
して、積層された厚膜無機平坦化膜間にＣＶＤ酸化膜が
形成されていることを特徴とする。更に、請求項３に記
載の本発明は、多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置の製造方法において、前記
配線上を被覆するように第１のＣＶＤ酸化膜を形成した
後に、該第１のＣＶＤ酸化膜上を被覆するように第１の
厚膜無機平坦化膜を形成する。次に、前記第１の厚膜無
機平坦化膜を被覆するように第２のＣＶＤ酸化膜を形成
した後に、該第２のＣＶＤ酸化膜上を被覆するように第
２の厚膜無機平坦化膜を形成する。そして、前記第２の
厚膜無機平坦化膜を被覆するように第３のＣＶＤ酸化膜
を形成することで、前記層間絶縁膜を形成することを特
徴とする。
【００１２】また、請求項４に記載の本発明は、フロー
ティングゲートとコントロールゲートとが積層され、該
フローティングゲートとコントロールゲートに隣接する
ように半導体基板表層に第１及び第２の不純物拡散領域
が形成され、一方の不純物拡散領域にコンタクトする第
１の配線に層間絶縁膜を介してコンタクトする第２の配
線とを有する半導体装置において、前記層間絶縁膜が第
１のＣＶＤ酸化膜、第１の厚膜無機平坦化膜、第２のＣ
ＶＤ酸化膜、第２の厚膜無機平坦化膜及び第３のＣＶＤ
酸化膜から構成されていることを特徴とする。
ティングゲートとコントロールゲートとが積層され、該
フローティングゲートとコントロールゲートに隣接する
ように半導体基板表層に第１及び第２の不純物拡散領域
が形成され、一方の不純物拡散領域にコンタクトする第
１の配線に層間絶縁膜を介してコンタクトする第２の配
線とを有する半導体装置において、前記層間絶縁膜が第
１のＣＶＤ酸化膜、第１の厚膜無機平坦化膜、第２のＣ
ＶＤ酸化膜、第２の厚膜無機平坦化膜及び第３のＣＶＤ
酸化膜から構成されていることを特徴とする。
【００１３】更に、請求項５に記載の本発明は、フロー
ティングゲートとコントロールゲートとが積層され、該
フローティングゲートとコントロールゲートに隣接する
ように半導体基板表層に第１及び第２の不純物拡散領域
が形成され、一方の不純物拡散領域にコンタクトする第
１の配線に層間絶縁膜を介してコンタクトする第２の配
線とを有する半導体装置の製造方法において、前記第１
の配線上を被覆するように第１のＣＶＤ酸化膜を形成し
た後に、該第１のＣＶＤ酸化膜上を被覆するように第１
の厚膜無機平坦化膜を形成する。次に、前記第１の厚膜
無機平坦化膜を被覆するように第２のＣＶＤ酸化膜を形
成した後に、該第２のＣＶＤ酸化膜上を被覆するように
第２の厚膜無機平坦化膜を形成する。そして、前記第２
の厚膜無機平坦化膜を被覆するように第３のＣＶＤ酸化
膜を形成することで、前記層間絶縁膜を形成することを
特徴とする。
ティングゲートとコントロールゲートとが積層され、該
フローティングゲートとコントロールゲートに隣接する
ように半導体基板表層に第１及び第２の不純物拡散領域
が形成され、一方の不純物拡散領域にコンタクトする第
１の配線に層間絶縁膜を介してコンタクトする第２の配
線とを有する半導体装置の製造方法において、前記第１
の配線上を被覆するように第１のＣＶＤ酸化膜を形成し
た後に、該第１のＣＶＤ酸化膜上を被覆するように第１
の厚膜無機平坦化膜を形成する。次に、前記第１の厚膜
無機平坦化膜を被覆するように第２のＣＶＤ酸化膜を形
成した後に、該第２のＣＶＤ酸化膜上を被覆するように
第２の厚膜無機平坦化膜を形成する。そして、前記第２
の厚膜無機平坦化膜を被覆するように第３のＣＶＤ酸化
膜を形成することで、前記層間絶縁膜を形成することを
特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法、特に層間絶縁膜の構成及び製造方法について
図面を基に説明する。図１及び図２は本発明の一実施の
形態の半導体装置の断面図であり、特に図１は孤立した
配線部の断面図であり、図２はコンタクトビア形成部の
断面を示している。
製造方法、特に層間絶縁膜の構成及び製造方法について
図面を基に説明する。図１及び図２は本発明の一実施の
形態の半導体装置の断面図であり、特に図１は孤立した
配線部の断面図であり、図２はコンタクトビア形成部の
断面を示している。
【００１５】図１及び図２において、１は半導体基板
で、該基板１上に素子分離膜としてのＬＯＣＯＳ酸化膜
２上に例えばポリシリコン膜から成るおよそ２０００Å
乃至４０００Åの膜厚の電極３が形成されている。ま
た、前記電極３を被覆するように層間絶縁膜としてのお
よそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜４
が形成され、該ＢＰＳＧ膜４上におよそ５０００Å乃至
８０００Åの膜厚のアルミニウム合金等から成る下層配
線５が形成されている。
で、該基板１上に素子分離膜としてのＬＯＣＯＳ酸化膜
２上に例えばポリシリコン膜から成るおよそ２０００Å
乃至４０００Åの膜厚の電極３が形成されている。ま
た、前記電極３を被覆するように層間絶縁膜としてのお
よそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜４
が形成され、該ＢＰＳＧ膜４上におよそ５０００Å乃至
８０００Åの膜厚のアルミニウム合金等から成る下層配
線５が形成されている。
【００１６】更に、前記下層配線５を被覆するように層
間絶縁膜６が形成されている。当該層間絶縁膜６は、本
発明の特徴となる構成であり、前記下層配線５上を被覆
するようにおよそ２０００Å乃至５０００Åの膜厚の例
えば、プラズマＴＥＯＳ（テトラエキシシラン）膜から
成る第１のＣＶＤ酸化膜７が形成され、該第１のＣＶＤ
酸化膜７上におよそ２０００Å乃至４０００Åの膜厚の
厚膜無機ＳＯＧ（スピンオングラス）膜から成る第１の
厚膜無機平坦化膜８が塗布、焼成法により形成され、更
に、前記厚膜無機平坦化膜８上におよそ５００Å乃至２
０００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第
２のＣＶＤ酸化膜９が形成され、該第２のＣＶＤ酸化膜
９上におよそ２０００Å乃至４０００Åの膜厚の厚膜無
機ＳＯＧ膜から成る第２の厚膜無機平坦化膜１０が塗
布、焼成法により形成され、更にはおよそ１０００Å乃
至５０００Åの膜厚の例えばプラズマＴＥＯＳ膜から成
る第３のＣＶＤ酸化膜１１が形成されている。
間絶縁膜６が形成されている。当該層間絶縁膜６は、本
発明の特徴となる構成であり、前記下層配線５上を被覆
するようにおよそ２０００Å乃至５０００Åの膜厚の例
えば、プラズマＴＥＯＳ（テトラエキシシラン）膜から
成る第１のＣＶＤ酸化膜７が形成され、該第１のＣＶＤ
酸化膜７上におよそ２０００Å乃至４０００Åの膜厚の
厚膜無機ＳＯＧ（スピンオングラス）膜から成る第１の
厚膜無機平坦化膜８が塗布、焼成法により形成され、更
に、前記厚膜無機平坦化膜８上におよそ５００Å乃至２
０００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第
２のＣＶＤ酸化膜９が形成され、該第２のＣＶＤ酸化膜
９上におよそ２０００Å乃至４０００Åの膜厚の厚膜無
機ＳＯＧ膜から成る第２の厚膜無機平坦化膜１０が塗
布、焼成法により形成され、更にはおよそ１０００Å乃
至５０００Åの膜厚の例えばプラズマＴＥＯＳ膜から成
る第３のＣＶＤ酸化膜１１が形成されている。
【００１７】そして、図２に示すように前記下層配線５
にコンタクトするようにコンタクトビア１２が形成され
ている。以上、説明したように本発明では、層間絶縁膜
として厚膜無機平坦化膜を積層してなる半導体装置にお
いて、第１の厚膜無機平坦化膜８と第２の厚膜無機平坦
化膜１０との間に例えばプラズマＴＥＯＳ膜から成る第
２のＣＶＤ酸化膜９を形成することで、両者の密着性を
向上させることができると共に、従来問題となっていた
無機ＳＯＧ膜の積層構造において、Ｓｉ−Ｈ構造からＨ
を切るために行っていた紫外線照射によるデバイス特性
への影響を解消できる。
にコンタクトするようにコンタクトビア１２が形成され
ている。以上、説明したように本発明では、層間絶縁膜
として厚膜無機平坦化膜を積層してなる半導体装置にお
いて、第１の厚膜無機平坦化膜８と第２の厚膜無機平坦
化膜１０との間に例えばプラズマＴＥＯＳ膜から成る第
２のＣＶＤ酸化膜９を形成することで、両者の密着性を
向上させることができると共に、従来問題となっていた
無機ＳＯＧ膜の積層構造において、Ｓｉ−Ｈ構造からＨ
を切るために行っていた紫外線照射によるデバイス特性
への影響を解消できる。
【００１８】以下、前述した半導体装置の製造方法につ
いて説明する。先ず、図３及び図４に示すように半導体
基板１上に形成したＬＯＣＯＳ酸化膜２上に例えばポリ
シリコン膜等から成るおよそ２０００Å乃至４０００Å
の膜厚の電極３を形成する。次に、図５及び図６に示す
ように前記電極３を被覆するように層間絶縁膜としての
およそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜
４を形成した後に、該ＢＰＳＧ膜４上におよそ５０００
Å乃至８０００Åの膜厚のアルミニウム合金等から成る
下層配線５を形成する。
いて説明する。先ず、図３及び図４に示すように半導体
基板１上に形成したＬＯＣＯＳ酸化膜２上に例えばポリ
シリコン膜等から成るおよそ２０００Å乃至４０００Å
の膜厚の電極３を形成する。次に、図５及び図６に示す
ように前記電極３を被覆するように層間絶縁膜としての
およそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜
４を形成した後に、該ＢＰＳＧ膜４上におよそ５０００
Å乃至８０００Åの膜厚のアルミニウム合金等から成る
下層配線５を形成する。
【００１９】続いて、前記下層配線５を被覆するように
層間絶縁膜６を形成する。当該層間絶縁膜６の形成工程
は、本発明の特徴となる工程であり、先ず、図７及び図
８に示すように前記下層配線５上を被覆するようにおよ
そ２０００Å乃至５０００Åの膜厚の例えばプラズマＴ
ＥＯＳ膜から成る第１のＣＶＤ酸化膜７を形成した後、
該第１のＣＶＤ酸化膜７上におよそ２０００Å乃至４０
００Åの膜厚の第１の厚膜無機平坦化膜８を塗布、焼成
法により形成し、更に、前記厚膜無機平坦化膜８上にお
よそ５００Å乃至２０００Åの膜厚の例えばプラズマＴ
ＥＯＳ膜から成る第２のＣＶＤ酸化膜９を形成し、該第
２のＣＶＤ酸化膜９上におよそ２０００Å乃至４０００
Åの膜厚の第２の厚膜無機平坦化膜１０を塗布、焼成法
により形成した後に、およそ１０００Å乃至５０００Å
の膜厚の例えばプラズマＴＥＯＳ膜から成る第３のＣＶ
Ｄ酸化膜１１を形成する。
層間絶縁膜６を形成する。当該層間絶縁膜６の形成工程
は、本発明の特徴となる工程であり、先ず、図７及び図
８に示すように前記下層配線５上を被覆するようにおよ
そ２０００Å乃至５０００Åの膜厚の例えばプラズマＴ
ＥＯＳ膜から成る第１のＣＶＤ酸化膜７を形成した後、
該第１のＣＶＤ酸化膜７上におよそ２０００Å乃至４０
００Åの膜厚の第１の厚膜無機平坦化膜８を塗布、焼成
法により形成し、更に、前記厚膜無機平坦化膜８上にお
よそ５００Å乃至２０００Åの膜厚の例えばプラズマＴ
ＥＯＳ膜から成る第２のＣＶＤ酸化膜９を形成し、該第
２のＣＶＤ酸化膜９上におよそ２０００Å乃至４０００
Åの膜厚の第２の厚膜無機平坦化膜１０を塗布、焼成法
により形成した後に、およそ１０００Å乃至５０００Å
の膜厚の例えばプラズマＴＥＯＳ膜から成る第３のＣＶ
Ｄ酸化膜１１を形成する。
【００２０】そして、前記第３のＣＶＤ酸化膜１１上に
図示しないフォトレジスト膜を形成した後に、該レジス
ト膜をマスクにして前記層間絶縁膜６に前記下層配線５
上にコンタクトするコンタクトビア１２を形成し（図２
参照）、該コンタクトビア１２を介して図示しない上層
配線を形成する。以上、説明したように本発明では、層
間絶縁膜として厚膜無機ＳＯＧ膜から成る厚膜無機平坦
化膜を積層してなる半導体装置の製造方法において、第
１の厚膜無機平坦化膜８と第２の厚膜無機平坦化膜１０
との間に両者の密着性を向上させるために、プラズマＴ
ＥＯＳ膜を薄く形成することで、従来問題となっていた
厚膜無機平坦化膜の積層構造プロセスにおけるハガレと
いう問題を抑制することができる。
図示しないフォトレジスト膜を形成した後に、該レジス
ト膜をマスクにして前記層間絶縁膜６に前記下層配線５
上にコンタクトするコンタクトビア１２を形成し（図２
参照）、該コンタクトビア１２を介して図示しない上層
配線を形成する。以上、説明したように本発明では、層
間絶縁膜として厚膜無機ＳＯＧ膜から成る厚膜無機平坦
化膜を積層してなる半導体装置の製造方法において、第
１の厚膜無機平坦化膜８と第２の厚膜無機平坦化膜１０
との間に両者の密着性を向上させるために、プラズマＴ
ＥＯＳ膜を薄く形成することで、従来問題となっていた
厚膜無機平坦化膜の積層構造プロセスにおけるハガレと
いう問題を抑制することができる。
【００２１】また、従来の有機ＳＯＧ膜から成る有機平
坦化膜に代わって無機ＳＯＧ膜から成る厚膜無機平坦化
膜を採用することで、前記コンタクトビア１２の側壁部
へのＳＯＧ膜の露出が許容されるため、エッチバック工
程を行う必要がなくなるため、デザインルールの縮小化
にも対応できる。更に、図９は前述した本発明をフロー
ティングゲート及びコントロールゲート等を有する、い
わゆる不揮発性半導体記憶装置あるいはフラッシュメモ
リ等と称される半導体装置に適用した実施の形態を説明
するための断面図である。
坦化膜に代わって無機ＳＯＧ膜から成る厚膜無機平坦化
膜を採用することで、前記コンタクトビア１２の側壁部
へのＳＯＧ膜の露出が許容されるため、エッチバック工
程を行う必要がなくなるため、デザインルールの縮小化
にも対応できる。更に、図９は前述した本発明をフロー
ティングゲート及びコントロールゲート等を有する、い
わゆる不揮発性半導体記憶装置あるいはフラッシュメモ
リ等と称される半導体装置に適用した実施の形態を説明
するための断面図である。
【００２２】図９において、Ｐ型の半導体基板２１の表
層にはソース領域２２及びドレイン領域２３が相互に離
隔して形成されている。また、ソース領域２２の両側の
基板２１上にはおよそ１００Å乃至２００Åの膜厚の絶
縁膜２４を介しておよそ１０００Å乃至２０００Åの膜
厚の導電化されたポリシリコン膜から成るフローティン
グゲート２５が形成されている。また、前記ソース領域
２２及びドレイン領域２３の間の基板２１上には、およ
そ３００Å乃至４００Åの膜厚の絶縁膜２６を介してお
よそ１０００Å乃至２０００Åの膜厚のポリシリコン膜
とおよそ１０００Å乃至２０００Åの膜厚のタングステ
ンシリサイド（ＷＳｉｘ）膜から成るコントロールゲー
ト２７が形成されている。前記コントロールゲート２７
のソース領域２２側の端部は、前記絶縁膜２６を介して
フローティングゲート２５の上方に配置されている。
層にはソース領域２２及びドレイン領域２３が相互に離
隔して形成されている。また、ソース領域２２の両側の
基板２１上にはおよそ１００Å乃至２００Åの膜厚の絶
縁膜２４を介しておよそ１０００Å乃至２０００Åの膜
厚の導電化されたポリシリコン膜から成るフローティン
グゲート２５が形成されている。また、前記ソース領域
２２及びドレイン領域２３の間の基板２１上には、およ
そ３００Å乃至４００Åの膜厚の絶縁膜２６を介してお
よそ１０００Å乃至２０００Åの膜厚のポリシリコン膜
とおよそ１０００Å乃至２０００Åの膜厚のタングステ
ンシリサイド（ＷＳｉｘ）膜から成るコントロールゲー
ト２７が形成されている。前記コントロールゲート２７
のソース領域２２側の端部は、前記絶縁膜２６を介して
フローティングゲート２５の上方に配置されている。
【００２３】尚、前記ソース領域２２及びコントロール
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２３及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２３及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
【００２４】前記半導体基板２１上には、これらのフロ
ーティングゲート２５及びコントロールゲート２７を被
覆するようにおよそ２０００Åの膜厚のＴＥＯＳ膜及び
およそ４０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁
膜２８が形成されており、該層間絶縁膜２８に開口して
形成されたコンタクトホール２９を介して前記ドレイン
領域２３にコンタクトして、当該不揮発性半導体記憶装
置のビット線として作用する第１の配線３０が形成され
ている。
ーティングゲート２５及びコントロールゲート２７を被
覆するようにおよそ２０００Åの膜厚のＴＥＯＳ膜及び
およそ４０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁
膜２８が形成されており、該層間絶縁膜２８に開口して
形成されたコンタクトホール２９を介して前記ドレイン
領域２３にコンタクトして、当該不揮発性半導体記憶装
置のビット線として作用する第１の配線３０が形成され
ている。
【００２５】そして、第１の配線３０上を被覆するよう
に層間絶縁膜３６が形成され、該層間絶縁膜に形成した
図示しないコンタクトビアを介して第２の配線３７が形
成される。ここで、前述した第１の配線３０上に形成さ
れる層間絶縁膜３６は平坦化を図るために本発明が適用
される。
に層間絶縁膜３６が形成され、該層間絶縁膜に形成した
図示しないコンタクトビアを介して第２の配線３７が形
成される。ここで、前述した第１の配線３０上に形成さ
れる層間絶縁膜３６は平坦化を図るために本発明が適用
される。
【００２６】即ち、前記第１の配線３０上を被覆するよ
うにおよそ２０００Å乃至５０００Åの膜厚の例えばプ
ラズマＴＥＯＳ膜から成る第１のＣＶＤ酸化膜３１を形
成した後、該第１のＣＶＤ酸化膜３１上におよそ２００
０Å乃至４０００Åの膜厚の厚膜無機ＳＯＧ膜から成る
第１の厚膜無機平坦化膜３２を塗布、焼成法により形成
し、更に、前記厚膜無機平坦化膜３２上におよそ５００
Å乃至２０００Åの膜厚の例えばプラズマＴＥＯＳ膜か
ら成る第２のＣＶＤ酸化膜３３を形成し、該第２のＣＶ
Ｄ酸化膜３３上におよそ２０００Å乃至４０００Åの膜
厚の無機ＳＯＧ膜から成る第２の厚膜無機平坦化膜３４
を塗布、焼成法により形成した後に、およそ１０００Å
乃至５０００Åの膜厚の例えばプラズマＴＥＯＳ膜から
成る第３のＣＶＤ酸化膜３５を形成することで、層間絶
縁膜３６を形成する。
うにおよそ２０００Å乃至５０００Åの膜厚の例えばプ
ラズマＴＥＯＳ膜から成る第１のＣＶＤ酸化膜３１を形
成した後、該第１のＣＶＤ酸化膜３１上におよそ２００
０Å乃至４０００Åの膜厚の厚膜無機ＳＯＧ膜から成る
第１の厚膜無機平坦化膜３２を塗布、焼成法により形成
し、更に、前記厚膜無機平坦化膜３２上におよそ５００
Å乃至２０００Åの膜厚の例えばプラズマＴＥＯＳ膜か
ら成る第２のＣＶＤ酸化膜３３を形成し、該第２のＣＶ
Ｄ酸化膜３３上におよそ２０００Å乃至４０００Åの膜
厚の無機ＳＯＧ膜から成る第２の厚膜無機平坦化膜３４
を塗布、焼成法により形成した後に、およそ１０００Å
乃至５０００Åの膜厚の例えばプラズマＴＥＯＳ膜から
成る第３のＣＶＤ酸化膜３５を形成することで、層間絶
縁膜３６を形成する。
【００２７】そして、前記第３のＣＶＤ酸化膜３５上に
図示しないフォトレジスト膜を形成した後に、該レジス
ト膜をマスクにして前記層間絶縁膜３６に前記第１の配
線３１上にコンタクトするコンタクトビアを形成し、該
コンタクトビアを介して第２の配線３７を形成する。以
上、説明したように本発明では、層間絶縁膜として厚膜
無機ＳＯＧ膜から成る厚膜無機平坦化膜を積層してなる
半導体装置の製造方法において、第１の厚膜無機平坦化
膜３２と第２の厚膜無機平坦化膜３４との間に両者の密
着性を向上させるために、例えばプラズマＴＥＯＳ膜か
ら成る第２のＣＶＤ酸化膜３３を薄く形成することで、
従来問題となっていた厚膜無機平坦化膜の積層構造プロ
セスにおけるハガレという問題を抑制することができ
る。
図示しないフォトレジスト膜を形成した後に、該レジス
ト膜をマスクにして前記層間絶縁膜３６に前記第１の配
線３１上にコンタクトするコンタクトビアを形成し、該
コンタクトビアを介して第２の配線３７を形成する。以
上、説明したように本発明では、層間絶縁膜として厚膜
無機ＳＯＧ膜から成る厚膜無機平坦化膜を積層してなる
半導体装置の製造方法において、第１の厚膜無機平坦化
膜３２と第２の厚膜無機平坦化膜３４との間に両者の密
着性を向上させるために、例えばプラズマＴＥＯＳ膜か
ら成る第２のＣＶＤ酸化膜３３を薄く形成することで、
従来問題となっていた厚膜無機平坦化膜の積層構造プロ
セスにおけるハガレという問題を抑制することができ
る。
【００２８】尚、本実施の形態では、フローティングゲ
ート２５上の一部に絶縁膜２６を介してコントロールゲ
ート２７が積層されて成る、いわゆるスプリットゲート
型の不揮発性半導体記憶装置に適用した例を示したが、
フローティングゲート上の全面にコントロールゲートが
積層されて成る、いわゆるスタックドゲート型の不揮発
性記憶装置に適用しても良い。
ート２５上の一部に絶縁膜２６を介してコントロールゲ
ート２７が積層されて成る、いわゆるスプリットゲート
型の不揮発性半導体記憶装置に適用した例を示したが、
フローティングゲート上の全面にコントロールゲートが
積層されて成る、いわゆるスタックドゲート型の不揮発
性記憶装置に適用しても良い。
【００２９】
【発明の効果】以上、本発明によれば厚膜無機平坦化膜
と厚膜無機平坦化膜の間にＣＶＤ酸化膜を形成すること
で、厚膜無機平坦化膜同士の密着性を向上させることが
できると共に、従来のように紫外線照射を行わないこと
で、素子への影響を防止することができる。
と厚膜無機平坦化膜の間にＣＶＤ酸化膜を形成すること
で、厚膜無機平坦化膜同士の密着性を向上させることが
できると共に、従来のように紫外線照射を行わないこと
で、素子への影響を防止することができる。
【図１】本発明一実施の形態の半導体装置を示す第１の
断面図である。
断面図である。
【図２】本発明一実施の形態の半導体装置を示す第２の
断面図である。
断面図である。
【図３】本発明一実施の形態の半導体装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図４】本発明一実施の形態の半導体装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図５】本発明一実施の形態の半導体装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図６】本発明一実施の形態の半導体装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
【図７】本発明一実施の形態の半導体装置の製造方法を
示す第５の断面図である。
示す第５の断面図である。
【図８】本発明一実施の形態の半導体装置の製造方法を
示す第６の断面図である。
示す第６の断面図である。
【図９】本発明他の実施の形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１０】従来の半導体装置を示す第１の断面図であ
る。
る。
【図１１】従来の半導体装置を示す第２の断面図であ
る。
る。
【図１２】従来の他の半導体装置を示す断面図である。
Claims (5)
- 【請求項１】 多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置において、 前記層間絶縁膜が第１のＣＶＤ酸化膜、第１の厚膜無機
平坦化膜、第２のＣＶＤ酸化膜、第２の厚膜無機平坦化
膜及び第３のＣＶＤ酸化膜から成ることを特徴とする半
導体装置。 - 【請求項２】 多層の配線とこれらを絶縁分離する層間
絶縁膜とを有し、該層間絶縁膜として厚膜無機平坦化膜
が積層されてなる半導体装置において、 前記積層された厚膜無機平坦化膜間にＣＶＤ酸化膜が形
成されていることを特徴とする半導体装置。 - 【請求項３】 多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置の製造方法において、 前記配線上を被覆するように第１のＣＶＤ酸化膜を形成
した後に該第１のＣＶＤ酸化膜上を被覆するように第１
の厚膜無機平坦化膜を形成する工程と、 前記第１の厚膜無機平坦化膜を被覆するように第２のＣ
ＶＤ酸化膜を形成する工程と、 前記第２のＣＶＤ酸化膜上を被覆するように第２の厚膜
無機平坦化膜を形成した後に該第２の厚膜無機平坦化膜
を被覆するように第３のＣＶＤ酸化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 フローティングゲートとコントロールゲ
ートとが積層され、該フローティングゲートとコントロ
ールゲートに隣接するように半導体基板表層に第１及び
第２の不純物拡散領域が形成され、一方の不純物拡散領
域にコンタクトする第１の配線に層間絶縁膜を介してコ
ンタクトする第２の配線とを有する半導体装置におい
て、 前記層間絶縁膜が第１のＣＶＤ酸化膜、第１の厚膜無機
平坦化膜、第２のＣＶＤ酸化膜、第２の厚膜無機平坦化
膜及び第３のＣＶＤ酸化膜から成ることを特徴とする半
導体装置。 - 【請求項５】 フローティングゲートとコントロールゲ
ートとが積層され、該フローティングゲートとコントロ
ールゲートに隣接するように半導体基板表層に第１及び
第２の不純物拡散領域が形成され、一方の不純物拡散領
域にコンタクトする第１の配線に層間絶縁膜を介してコ
ンタクトする第２の配線とを有する半導体装置の製造方
法において、 前記配線上を被覆するように第１のＣＶＤ酸化膜を形成
した後に該第１のＣＶＤ酸化膜上を被覆するように第１
の厚膜無機平坦化膜を形成する工程と、 前記第１の厚膜無機平坦化膜を被覆するように第２のＣ
ＶＤ酸化膜を形成する工程と、 前記第２のＣＶＤ酸化膜上を被覆するように第２の厚膜
無機平坦化膜を形成した後に該第２の厚膜無機平坦化膜
を被覆するように第３のＣＶＤ酸化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23118297A JPH1174350A (ja) | 1997-08-27 | 1997-08-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23118297A JPH1174350A (ja) | 1997-08-27 | 1997-08-27 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174350A true JPH1174350A (ja) | 1999-03-16 |
Family
ID=16919616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23118297A Pending JPH1174350A (ja) | 1997-08-27 | 1997-08-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174350A (ja) |
-
1997
- 1997-08-27 JP JP23118297A patent/JPH1174350A/ja active Pending
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