JPH1168089A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板内にＭＯＳトランジスタを形成した半導
体装置において、素子分離領域を形成する際に、この領
域端部に結晶欠陥領域が発生し、この結晶欠陥領域を原
因として、接合リーク電流が増加し、または分離耐圧が
低下するという問題が発生する。これらの点を改善す
る。 【解決手段】 Ｐ型半導体基板１の素子分離領域２端部
のみに、Ｎ型のソース／ドレイン高濃度不純物領域４と
同一導電型で低濃度のＮ型低濃度不純物領域５を形成す
ることにより、素子分離領域２端部での接合リークを低
減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものである。

【０００２】

【従来の技術】従来、図７に示すように、半導体基板１
０１表面に、ＭＯＳ型デバイスを形成する場合、その基
本的な構造は、素子分離領域１０３、ＭＯＳ型ゲート電
極１０４、ソース／ドレイン領域１０５、しきい値電圧
制御のためのチャネル不純物領域１０６からなるもので
ある。また、デバイスの微細化に対応するため、この基
本構造を構成しているものの他に、短チャネル効果抑制
を目的として基板濃度を上げたパンチスルーストップ不
純物領域１０８と、素子分離耐圧向上を目的として基板
濃度を上げたチャネルストップ不純物領域１０９が形成
されている。図１において、１０２は活性部領域を示
す。またプロセスの簡略のため、パンチスルーストップ
不純物領域１０７と、チャネルストップ不純物領域１０
８は繋がった同一の不純物領域として形成されている場
合もある。

【０００３】ところで、素子分離については、その形成
過程のなかで素子分離領域近傍の基板内に結晶欠陥領域
が形成され、残留してしまうといった問題がある。代表
例として、選択的に基板を酸化することにより分離を形
成する場合と、素子分離領域に絶縁物を埋め込むことに
より形成する場合について図８（ａ），（ｂ）を用いて
説明する。

【０００４】図８（ａ）に示すように、選択的に半導体
基板１０１を酸化することにより素子分離１１０を形成
する場合、素子分離領域近傍の基板内に結晶欠陥領域１
１１が形成されてしまう。この結晶欠陥領域１１１は、
プロセス上の後工程で行なわれる熱処理によっても消滅
せず残留してしまう場合がある。ソース／ドレイン領域
１０５と、半導体基板１０１間またはチャネルストップ
不純物領域１０８の間に形成されるＰ−Ｎ接合領域にこ
の結晶欠陥領域１１１が位置した場合、接合リーク電流
１１２は通常のＰ−Ｎ接合のみの場合に比べて増加して
しまう。すなわち、ソース／ドレイン領域１０５と半導
体基板１０１間の電流量が増加してしまう。

【０００５】また、図８（ｂ）に示すように、素子分離
領域に絶縁物１１３を埋め込むことにより素子分離１１
４を形成する場合、形成後の後工程で行なわれる熱処理
において、半導体基板１０１と絶縁物１１３の熱膨張率
が異なると、素子分離領域近傍の基板内に結晶欠陥領域
１１１が形成され、先の図８（ａ）で述べたのと同様
に、接合リーク電流１１２が増加してしまうといった問
題がある。すなわち、ソース／ドレイン領域１０５とチ
ャネルストップ領域１０８間に形成されるＰ−Ｎ接合領
域と、素子分離形成時に生成される結晶欠陥領域１１１
の位置関係によって、接合リーク電流１１２は大きくこ
となることになり、そのデバイスの特性に影響する。

【０００６】そこで、デバイス設計上、飽和電流、短チ
ャネル効果や素子分離耐圧、接合容量といった他の電気
的特性とこのリーク電流特性のバランスをとりながら個
々の領域の条件が設定される。

【０００７】一方、チャネルストップ不純物領域１０８
については、素子分離耐圧を向上するために、高濃度化
が行なわれる。ソース／ドレイン領域１０５と半導体基
板１０１またはチャネルストップ不純物領域１０８間で
形成されるＰ−Ｎ接合領域での接合リーク電流を問題に
しないデバイスにおいては、高濃度化を行なっても問題
はない。しかしながら、図８（ｃ）に示すように、パン
チスルーストップとチャネルストップ用の不純物導入
を、たとえば同一イオン注入１２１を行なうことによ
り、チャネルストップ兼パンチスルーストップ不純物領
域１２０を形成した場合、この領域の高濃度化を図る
と、ソース／ドレイン領域１０５直下の領域の濃度も高
濃度化され、その結果、接合容量が増加してしまい、回
路構成上応答速度が遅くなるといった問題がある。

【０００８】そこで、先の接合リーク電流増加の場合と
同様に、他の電気特性とのバランスをとりながら、個々
の領域の条件が設定される。

【０００９】

【発明が解決しようとする課題】しかしながら上記のよ
うな、素子分離領域形成の際に生成される結晶欠陥領域
１１１と、ソース／ドレイン領域１０５、およびチャネ
ルストップ不純物領域１０８を、デバイスの電気特性上
バランス良く形成することは困難であり、たとえば接合
リーク電流１１２を抑制するために、チャネルストップ
不純物領域１０８の濃度を薄くして、あるいは深くして
Ｐ−Ｎ接合と欠陥の位置をずらした場合には分離耐圧が
劣化してしまい、一方、ソース／ドレイン領域１０５を
半導体基板１０１表面から深く形成し、Ｐ−Ｎ接合と結
晶欠陥領域１１１の位置をずらした場合には、短チャネ
ル特性で劣化がおこってしまうといった問題が生じてし
まう。他にも、素子分離領域を形成する際、たとえば選
択的に半導体基板１０１を酸化する方法の場合、結晶欠
陥が発生しないように酸化マスクを設定した場合には、
十分な分離耐圧特性が得られない、あるいは、いわゆ
る、バーズビークの領域が大きくなり、活性部として残
る予定の領域までも酸化されてしまうといったことが問
題となる。

【００１０】また、チャネルストップ不純物領域１０８
については、パンチスルーストップ不純物領域１０７と
同一に形成した場合、分離耐圧向上のため、高濃度を図
ると接合容量が増加するので、たとえば、別のプロセス
で形成した場合には、注入時に新たにマスクを形成する
工程が増え、コストが増加してしまい、あるいは素子分
離領域を基板方向に対して厚く形成した場合には、生成
される結晶欠陥領域１１１も増加し、接合リーク電流１
１２が増加してしまうといったことが問題となる。

【００１１】また同一の半導体基板内にＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタを形成する、いわゆるＣ
ＭＯＳ構造を形成する場合、それぞれのトランジスタに
おいて、素子分離領域１０３の端部での接合リーク電流
１１２を低減し、または分離耐圧を向上するためには、
その形成プロセスは、マスク工程が極端に増加する、ま
たはトランジスタ構造そのものを新たな構造に変更する
ことが必要となるといったことが問題となる。

【００１２】本発明は、このような基板内にＭＯＳトラ
ンジスタを形成した半導体装置において、素子分離端部
での接合リーク電流を抑制し、分離耐圧の向上をはかる
ことを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体装置にお
いては、一方導電型の半導体基板に、素子分離領域と、
ＭＯＳ型ゲート領域と、前記半導体基板と他方導電型で
ソース／ドレインを形成する高濃度不純物領域を有する
半導体装置であって、前記素子分離領域端部に前記ソー
ス／ドレイン形成高濃度不純物領域と同一導電型で低濃
度の不純物領域を有することを特徴としたものである。

【００１４】この本発明によれば、素子分離端部での接
合リーク電流が抑制された半導体装置が得られる。

【００１５】

【発明の実施の形態】本発明の請求項１記載の半導体装
置は、一方導電型の半導体基板に、素子分離領域と、Ｍ
ＯＳ型ゲート領域と、前記半導体基板と他方導電型でソ
ース／ドレインを形成する高濃度不純物領域を有する半
導体装置であって、前記素子分離領域端部に前記ソース
／ドレイン形成高濃度不純物領域と同一導電型で低濃度
の不純物領域を有することを特徴としたものであり、素
子分離領域を形成の際に生成される結晶欠陥領域が存在
しても、分離耐圧あるいは短チャネル特性を劣化させる
ことなく、素子分離領域端部での接合リーク電流が抑制
されるという作用を有する。

【００１６】請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法であって、一方導
電型の半導体基板上に酸化膜と窒化膜を堆積する工程
と、活性部となる所望の領域のみに前記酸化膜と窒化膜
を残し、素子分離形成領域の酸化膜と窒化膜を除去する
工程と、前記酸化膜の端部直下の前記半導体基板中に、
前記半導体基板と他方導電型の不純物領域を、前記窒化
膜および酸化膜をマスクとしてその端部に大傾角でイオ
ンを注入して形成する工程と、前記素子分離領域を形成
する工程と、を備えることを特徴としたものであり、マ
スク工程を追加することなく、素子分離領域を形成の際
生成される結晶欠陥領域が存在しても、分離耐圧あるい
は短チャネル特性を劣化させることなく、素子分離領域
端部での接合リーク電流が抑制されるという作用を有す
る。

【００１７】請求項３記載の半導体装置は、一方導電型
の半導体基板に、素子分離領域と、ＭＯＳ型ゲート領域
と、前記半導体基板と他方導電型でソース／ドレインを
形成する高濃度不純物領域を有する半導体装置であっ
て、前記素子分離領域端部に前記半導体基板と同一導電
型の不純物領域を有することを特徴としたものであり、
パンチスルーストップ不純物領域とチャネルストップ不
純物領域を同一に形成した場合に、接合容量を増加させ
ることなく素子分離領域の分離耐圧が向上するという作
用を有する。

【００１８】請求項４記載の半導体装置の製造方法は、
請求項３記載の半導体装置の製造方法であって、一方導
電型の半導体基板上に酸化膜と窒化膜を堆積する工程
と、活性部となる所望の領域のみに前記酸化膜と窒化膜
を残し、素子分離形成領域の酸化膜と窒化膜を除去する
工程と、前記酸化膜の端部直下の前記半導体基板中に、
前記半導体基板と同一導電型の不純物領域を、前記窒化
膜および酸化膜をマスクとしてその端部に大傾角でイオ
ンを注入して形成する工程と、素子分離領域を形成する
工程とを備えることを特徴としたものであり、マスク工
程を追加することなく、パンチスルーストップ不純物領
域とチャネルストップ不純物領域を同一に形成した場合
に、接合容量を増加させることなく素子分離領域の分離
耐圧が向上するという作用を有する。

【００１９】請求項５記載の半導体装置は、一方導電型
の半導体基板に、素子分離領域と、前記半導体基板と同
一導電型の第１ウェル領域と、前記半導体基板と他方導
電型の第２ウェル領域と、ＭＯＳ型ゲート領域を有し、
前記第１ウェル領域内に前記半導体基板と他方導電型で
ソース／ドレインを形成する高濃度不純物領域を設け、
前記第２ウェル領域内に前記半導体基板と同一導電型で
ソース／ドレインを形成する高濃度不純物領域を設けた
半導体装置であって、前記素子分離領域端部に、前記第
１ウェル領域内のソース／ドレイン形成高濃度不純物領
域と同一導電型で低濃度の不純物領域を形成することを
特徴としたものであり、ＣＭＯＳ型トランジスタを形成
した場合に、一方のトランジスタでは、素子分離領域端
部での接合リーク電流が低減し、他方のトランジスタで
は、分離耐圧が向上するという作用を有する。

【００２０】請求項６記載の半導体装置の製造方法は、
請求項５記載の半導体装置の製造方法であって、一方導
電型の半導体基板中に、前記半導体基板と同一導電型の
第１ウェル領域を形成する工程と、前記半導体基板中
に、前記半導体基板と他方導電型の第２ウェル領域を形
成する工程と、前記第１ウェル領域と第２ウェル領域を
形成した半導体基板上に酸化膜と窒化膜を堆積する工程
と、活性部となる所望の領域のみに前記酸化膜と窒化膜
を残し、素子分離形成領域の酸化膜と窒化膜を除去する
工程と、前記酸化膜の端部直下の前記半導体基板中に、
前記半導体基板と他方導電型の不純物領域を、前記窒化
膜および酸化膜をマスクとしてその端部に大傾角でイオ
ンを注入して形成する工程と、前記素子分離領域を形成
する工程とを備えることを特徴としたものであり、マス
ク工程を追加するなど、プロセス工程を増加することな
く、ＣＭＯＳ型トランジスタを形成した場合に、一方の
トランジスタでは、素子分離領域端部での接合リーク電
流が低減し、他方のトランジスタでは、分離耐圧が向上
するという作用を有する。

【００２１】以下、本発明の実施の形態を、図１から図
６を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
半導体装置の断面である。

【００２２】Ｐ型半導体基板１に、素子分離領域２と、
ＮＭＯＳゲート３と、Ｎ型ソース／ドレイン（高濃度）
不純物領域４を有し、素子分離領域２端部に前記Ｎ型ソ
ース／ドレイン不純物領域４と同一導電型で低濃度のＮ
型低濃度不純物領域５を有している。６は基板のＰ型層
とＮ型層間のＰ−Ｎ接合部、７は素子分離領域２の形成
時に生成される素子分離領域端部の結晶欠陥領域を示し
ている。

【００２３】一般にＮ型低濃度不純物領域５がない場
合、Ｐ−Ｎ接合部６と、結晶欠陥領域７が同位置に存在
することになり、接合リーク電流は増加する。ここでＮ
型低濃度不純物領域５を設けることによりＰ−Ｎ接合位
置が結晶欠陥領域７よりも深い位置に形成されるので、
結晶欠陥領域７を原因とする接合リーク電流の増加は見
られなくなり、短チャネル効果を抑制しつつ、素子分離
領域端部での接合リーク電流を低減できる。たとえば、
この構造を、ＤＲＡＭのメモリーセル部のトランスファ
ーゲートに適用すると、素子分離領域端部で発生する結
晶欠陥領域を原因とする接合リーク電流を低減できるこ
とにより、いわゆるポーズタイムを延ばすことが可能と
なる。

【００２４】上記実施の形態１の半導体装置の製造方法
を図２の半導体装置の工程断面図を用いて説明する。図
２（ａ）に示すように、Ｐ型半導体基板１上に、素子分
離領域形成時のマスクとして、酸化膜２１と窒化膜２２
を順に堆積し、マスク工程およびエッチング工程を施
し、活性部のみに、酸化膜２１と窒化膜２２を残す。

【００２５】次に図２（ｂ）に示すように、活性部のみ
に残した酸化膜２１および窒化膜２２をマスクとして、
たとえば５０ｋｅＶ、２×１０¹²ａｔｏｍｓ／ｃｍ² と
いった条件でＮ型不純物のイオン注入２３を、たとえば
注入角度を２５度といった角度で行うことにより、酸化
膜２１と窒化膜２２端部直下の半導体基板１中に、Ｎ型
不純物領域５を形成する。

【００２６】次に図２（ｃ）に示すように、酸化膜２１
および窒化膜２２の積層膜をマスクとして、半導体基板
１を選択的に、たとえば１１００度で１００分程度酸化
することにより素子分離領域２を形成し、その後、ウエ
ットエッチングにより、マスクとした窒化膜２２および
酸化膜２１を除去する。この工程の酸化の際、素子分離
領域２端部に接する半導体基板１内には、結晶欠陥領域
７が形成される。

【００２７】続いて図２（ｄ）に示すように、ＮＭＯＳ
ゲート３の形成、Ｎ型ソース／ドレイン不純物領域４の
形成を行う。Ｎ型ソース／ドレイン不純物４や先に形成
したＮ型不純物領域５とＰ型半導体基板１間でＰ−Ｎ接
合部６が形成される。

【００２８】このように形成したＮＭＯＳトランジスタ
において、トランジスタを形成しているＮ型不純物領域
５およびＮ型ソース／ドレイン不純物領域４とＰ型半導
体基板１間に形成されるＰ−Ｎ接合部６は、素子分離領
域２端部で、半導体基板１に垂直方向で深い位置に形成
されるので、素子分離領域２端部に形成された結晶欠陥
領域７は、このＰ−Ｎ接合部６内に位置せず、このた
め、短チャネル効果を抑制しつつも、素子分離端部に存
在する結晶欠陥が原因となる接合リーク電流を、マスク
工程なしで注入工程のみを追加することにより、低減す
ることができる。また、マスク工程を追加せず、注入工
程のみの追加であるために、コスト面での増加も抑制で
きる。

【００２９】なお、本実施の形態１において、Ｎ型不純
物領域５を形成するための、イオン注入２３のマスクと
して、窒化膜２２と酸化膜２１を用いているが、窒化膜
のみ、あるいは窒化膜を加工するためのレジストを用い
ても同様の効果がある。

【００３０】また、素子分離領域２の形成に関しても、
選択的に半導体基板１を酸化することにより形成する場
合の他に、分離部を掘り下げて、絶縁物を埋め込むとい
った素子分離形成方法についても同様の効果がある。

【００３１】また、ＰＭＯＳトランジスタに関してもそ
れぞれの不純物の導電型を入れ替えることにより同様の
効果がある。 （実施の形態２）図３は本発明の実施の形態２における
半導体装置の断面である。なお、上記実施の形態１の構
成と同一の構成には同一の符号を付している。

【００３２】Ｐ型半導体基板１に、素子分離領域２と、
ＮＭＯＳゲート３と、Ｎ型ソース／ドレイン（高濃度）
不純物領域４を有し、素子分離領域２端部にＰ型低濃度
不純物領域１０を有し、Ｐ型パンチスルーストップ兼チ
ャネルストップ不純物領域１１を有している。１２はＮ
型ソース／ドレイン不純物領域４と、Ｐ型パンチスルー
ストップ兼チャネルストップ不純物領域１１およびＰ型
不純物領域１０との間に形成されたＰ−Ｎ接合部を示し
ている。

【００３３】このように、チャネルストップ不純物領域
とパンチスルーストップ不純物領域を同一のものとした
半導体装置において、Ｐ型低濃度不純物領域１０を素子
分離領域２端部のみに設けることにより、分離耐圧を向
上できる。また、このとき、パンチスルーストップ兼チ
ャネルストップ不純物領域１１の濃度は、Ｎ型ソース／
ドレイン不純物領域４底部とのＰ−Ｎ接合部１２では増
加しないので、この底部のＰ−Ｎ接合リーク電流あるい
は、接合容量は増加しない。

【００３４】上記実施の形態２の半導体装置の製造方法
を図４の半導体装置の工程断面図を用いて説明する。図
４（ａ）に示すように、Ｐ型半導体基板１上に、素子分
離領域形成時のマスクとして、酸化膜２１と窒化膜２２
を堆積し、続いてマスク工程およびエッチング工程を施
し、活性部のみに、酸化膜２１と窒化膜２２を残す。

【００３５】次に図４（ｂ）に示すように、活性部のみ
に残した酸化膜２１および窒化膜２２を、マスクとし
て、たとえば５０ｋｅＶ、２×１０¹²ａｔｏｍｓ／ｃｍ
² といった条件でＰ型不純物のイオン注入２４を、たと
えば注入角度を２５度といった角度で行うことにより、
酸化膜２１と窒化膜２２の端部直下の半導体基板１中
に、Ｐ型不純物領域１０を形成する。

【００３６】次に図４（ｃ）に示すように、酸化膜２１
および窒化膜２２の積層膜をマスクとして、半導体基板
１を選択的に、たとえば１１００度で１００分程度酸化
することにより素子分離領域２を形成し、その後、ウエ
ットエッチングにより、マスクとした窒化膜２１および
酸化膜２２を除去する。

【００３７】続いて図４（ｄ）に示すように、パンチス
ルーストップ不純物領域兼チャネルストップ不純物領域
１１の導入、ＮＭＯＳゲート３の形成、Ｎ型ソース／ド
レイン不純物領域４の形成を行う。Ｎ型ソース／ドレイ
ン不純物４と、Ｐ型パンチスルーストップ兼チャネルス
トップ不純物領域１１およびＰ型不純物領域１０との間
にＰ−Ｎ接合部１２が形成される。

【００３８】このように形成した、パンチスルーストッ
プ不純物領域とチャネルストップ不純物領域同一の不純
物領域として形成したＮＭＯＳトランジスタにおいて、
トランジスタを形成しているＮ型ソース／ドレイン不純
物領域４とＰ型パンチスルーストップ兼チャネルストッ
プ不純物領域１１およびＰ型不純物領域１０との間にＰ
−Ｎ接合部１２が形成される。

【００３９】従来、素子分離耐圧を向上させるために
は、Ｐ型不純物の濃度を増加する必要があり、その為
に、Ｎ型ソース／ドレイン不純物領域４の底部で接合容
量が増加し、回路を構成した場合の応答速度が遅くなっ
た。本実施の形態２では、素子分離端部のみにＰ型不純
物を、マスク工程の追加をせず、イオン注入工程のみを
増やすだけで、接合容量の増加を抑制しながら、分離耐
圧を向上できる。また、マスク工程を追加せず、注入工
程のみの追加であるために、コスト面での増加も抑制で
きる。

【００４０】なお、本実施の形態２において、Ｐ型不純
物層１０を形成するための、イオン注入２４のマスクと
して、窒化膜２２と酸化膜２１を用いているが、窒化膜
のみ、あるいは窒化膜を加工するためのレジストを用い
ても同様の効果がある。

【００４１】また、素子分離領域２の形成に関しても、
選択的に半導体基板１を酸化することにより形成する場
合の他に、分離部を掘り下げて、絶縁物を埋め込むとい
った素子分離形成方法についても同様の効果がある。

【００４２】また、ＰＭＯＳトランジスタに関してもそ
れぞれの不純物の導電型を入れ替えることにより同様の
効果がある。 （実施の形態３）図５は本発明の実施の形態３における
半導体装置の断面である。なお、上記実施の形態１およ
び実施の形態２の構成と同一の構成には同一の符号を付
している。

【００４３】Ｐ型の半導体基板１に、素子分離領域２
と、Ｐウェル領域１４と、Ｎウェル領域１５を有してい
る。上記Ｐウェル領域１４に、ＮＭＯＳゲート３と、Ｎ
型ソース／ドレイン（高濃度）不純物領域４を有し、素
子分離領域２端部にＮ型低濃度不純物領域５を有し、Ｐ
型パンチスルーストップ兼チャネルストップ不純物領域
１１を有している。７は素子分離領域２の形成時に生成
される素子分離端部の結晶欠陥領域、１８はＮ型ソース
／ドレイン不純物領域４とＰ型パンチスルーストップ兼
チャネルストップ不純物領域１１およびＮ型不純物領域
５との間に形成されたＰ−Ｎ接合部を示している。

【００４４】また前記Ｎウェル領域１５に、ＰＭＯＳゲ
ート１６と、Ｐ型ソース／ドレイン（高濃度）不純物領
域１７を有し、素子分離領域２端部に上記Ｎ型低濃度不
純物領域５を有し、Ｎ型パンチスルーストップ兼チャネ
ルストップ不純物領域１９を有している。２０はＰ型ソ
ース／ドレイン不純物領域１７とＮ型パンチスルースト
ップ兼チャネルストップ不純物領域１９およびＮ型不純
物領域５との間に形成されたＰ−Ｎ接合部を示してい
る。

【００４５】このように、ＣＭＯＳ型トランジスタを形
成する、両ＰＭＯＳ型トランジスタとＮＭＯＳ型トラン
ジスタの素子分離領域２の端底部のみにＮ型不純物領域
５をを設けることにより、ＮＭＯＳトランジスタについ
ては、短チャネル特性での劣化など抑制されたままで、
素子分離領域２端部における結晶欠陥領域７はＰ−Ｎ接
合部１８内に位置しないことによりこの欠陥を原因とす
る接合リーク電流を低減でき、またＰＭＯＳトランジス
タについては、接合容量を増加させることなく、素子分
離耐圧を向上できる。

【００４６】上記実施の形態３の半導体装置の製造方法
を図６の半導体装置の工程断面図を用いて説明する。図
６（ａ）に示すように、Ｐ型半導体基板１に、Ｎウェル
領域１４とＰウェル領域１５を形成し、それぞれの領域
の基板上に酸化膜２１と窒化膜２２を堆積し、続いてマ
スク工程およびエッチング工程を施し、活性部のみに、
酸化膜２１と窒化膜２２を残す。

【００４７】次に図６（ｂ）に示すように、活性部をの
みに残した酸化膜２１および窒化膜２２をマスクとし
て、半導体基板１全面に、たとえば５０ｋｅＶ、２×１
０¹²ａｔｏｍｓ／ｃｍ² といった条件でＮ型不純物のイ
オン注入２３を、たとえば注入角度２５度いった角度で
行なうことにより酸化膜２１と窒化膜２２の端部直下の
半導体基板１中に、Ｎ型不純物領域５を形成する。

【００４８】次に図７（ｃ）に示すように、酸化膜２１
および窒化膜２２の積層膜をマスクとして、半導体基板
１を選択的に、たとえば１１００度で１００分程度酸化
することにより素子分離領域２を形成し、その後、ウエ
ットエッチングにより、マスクとした窒化膜２２および
酸化膜２１を除去する。この際、素子分離領域２端部近
傍の半導体基板１内に結晶欠陥領域７が形成される。

【００４９】続いて図７（ｄ）に示すように、Ｐウェル
領域１５およびＮウェル領域１４内それぞれにＰ型パン
チスルーストップ兼チャネルストップ用不純物１１およ
びＮ型パンチスルーストップ兼チャネルストップ用不純
物１９の導入、ＮＭＯＳゲー３およびＰＭＯＳゲート１
６の形成、Ｐウェル領域１４内ＮＭＯＳトランジスタ用
ソース／ドレイン不純物領域４およびＮウェル領域１５
内ＰＭＯＳトランジスタ用ソース／ドレイン不純物領域
１７の形成を行なう。このときＮＭＯＳトランジスタに
ついて基板中にＰ−Ｎ接合部１８が、またＰＭＯＳトラ
ンジスタについてもＰ−Ｎ接合部２０が形成される。

【００５０】このようにマスク工程を増加させることな
く、素子分離領域形成用マスクの端底部のみに同一の注
入工程でＮ型不純物領域５を形成した、ＣＭＯＳトラン
ジスタの内、ＮＭＯＳトランジスタについては、短チャ
ネル特性での劣化など抑制されたままで、素子分離端部
における結晶欠陥領域７はＰ−Ｎ接合部１８内に位置し
ないことによりこの欠陥を原因とする接合リーク電流は
増加しない。同時に、ＰＭＯＳトランジスタについて
は、接合容量を増加させることなく、素子分離耐圧を向
上できる。

【００５１】なお、本実施の形態３において、Ｎ型不純
物層５を形成するための、イオン注入のマスクとして、
窒化膜２１と酸化膜２２を用いているが、窒化膜のみ、
あるいは窒化膜を加工するためのレジストを用いても同
様の効果がある。

【００５２】また、素子分離領域２の形成に関しても、
選択的に半導体基板１を酸化することにより形成する場
合の他に、分離部を掘り下げて、絶縁物を埋め込むとい
った素子分離形成方法についても同様の効果がある。

【００５３】また、Ｎ型不純物領域５をＰ型不純物領域
とした場合、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタについて、上記実施の形態の特性を入れ替えた結果
を得ることができる。

【００５４】

【発明の効果】以上のように本発明によれば、素子分離
領域端部のみに基板と同一導電型あるいは逆の導電型の
不純物を導入することにより、分離耐圧を向上でき、あ
るいは、素子分離領域端部での接合リーク電流を低減で
きる。また、素子分離領域形成用のマスクを使用するこ
とにより、素子分離領域端部に不純物を導入する際の新
たなマスク工程などの増加を抑制できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体装置の断
面図である。

【図２】同半導体装置の製造方法の工程断面図である。

【図３】本発明の実施の形態２における半導体装置の断
面図である。

【図４】同半導体装置の製造方法の工程断面図である。

【図５】本発明の実施の形態３における半導体装置の断
面図である。

【図６】同半導体装置の製造方法の工程断面図である。

【図７】従来の半導体装置の断面図である。

【図８】従来の半導体装置の断面図である。

【符号の説明】

１ 半導体基板 ２ 素子分離領域 ３ ＮＭＯＳゲート ４ Ｎ型ソース／ドレイン不純物領域 ５ Ｎ型低濃度不純物領域 ６ ＰＮ接合部 ７ 結晶欠陥領域 １０ Ｐ型低濃度不純物領域 １１ Ｐ型パンチスルーストップ兼チャネルストップ不
純物領域 １２ ＰＮ接合部 １４ Ｐウェル領域 １５ Ｎウェル領域 １６ ＰＭＯＳゲート １７ Ｐ型ソース／ドレイン不純物領域 １８ ＰＮ接合部 １９ Ｎ型パンチスルーストップ兼チャネルストップ不
純物領域 ２０ ＰＮ接合部 ２１ 酸化膜 ２２ 窒化膜 ２３ Ｎ型不純物イオン注入 ２４ Ｐ型不純物イオン注入

Claims (6)

【特許請求の範囲】
1. 【請求項１】 一方導電型の半導体基板に、素子分離領
   域と、ＭＯＳ型ゲート領域と、前記半導体基板と他方導
   電型でソース／ドレインを形成する高濃度不純物領域を
   有する半導体装置であって、 前記素子分離領域端部に前記ソース／ドレイン形成高濃
   度不純物領域と同一導電型で低濃度の不純物領域を有す
   ることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置の製造方法で
   あって、 一方導電型の半導体基板上に酸化膜と窒化膜を堆積する
   工程と、 活性部となる所望の領域のみに前記酸化膜と窒化膜を残
   し、素子分離形成領域の酸化膜と窒化膜を除去する工程
   と、 前記酸化膜の端部直下の前記半導体基板中に、前記半導
   体基板と他方導電型の不純物領域を、前記窒化膜および
   酸化膜をマスクとしてその端部に大傾角でイオンを注入
   して形成する工程と、 前記素子分離領域を形成する工程と、 を備えることを特徴とする半導体装置の製造方法。
3. 【請求項３】 一方導電型の半導体基板に、素子分離領
   域と、ＭＯＳ型ゲート領域と、前記半導体基板と他方導
   電型でソース／ドレインを形成する高濃度不純物領域を
   有する半導体装置であって、 前記素子分離領域端部に前記半導体基板と同一導電型の
   不純物領域を有することを特徴とする半導体装置。
4. 【請求項４】 請求項３記載の半導体装置の製造方法で
   あって、 一方導電型の半導体基板上に酸化膜と窒化膜を堆積する
   工程と、 活性部となる所望の領域のみに前記酸化膜と窒化膜を残
   し、素子分離形成領域の酸化膜と窒化膜を除去する工程
   と、 前記酸化膜の端部直下の前記半導体基板中に、前記半導
   体基板と同一導電型の不純物領域を、前記窒化膜および
   酸化膜をマスクとしてその端部に大傾角でイオンを注入
   して形成する工程と、 素子分離領域を形成する工程と、 を備えることを特徴とする半導体装置の製造方法。
5. 【請求項５】 一方導電型の半導体基板に、素子分離領
   域と、前記半導体基板と同一導電型の第１ウェル領域
   と、前記半導体基板と他方導電型の第２ウェル領域と、
   ＭＯＳ型ゲート領域を有し、前記第１ウェル領域内に前
   記半導体基板と他方導電型でソース／ドレインを形成す
   る高濃度不純物領域を設け、前記第２ウェル領域内に前
   記半導体基板と同一導電型でソース／ドレインを形成す
   る高濃度不純物領域を設けた半導体装置であって、 前記素子分離領域端部に、前記第１ウェル領域内のソー
   ス／ドレイン形成高濃度不純物領域と同一導電型で低濃
   度の不純物領域を形成することを特徴とする半導体装
   置。
6. 【請求項６】 請求項５記載の半導体装置の製造方法で
   あって、 一方導電型の半導体基板中に、前記半導体基板と同一導
   電型の第１ウェル領域を形成する工程と、 前記半導体基板中に、前記半導体基板と他方導電型の第
   ２ウェル領域を形成する工程と、 前記第１ウェル領域と第２ウェル領域を形成した半導体
   基板上に酸化膜と窒化膜を堆積する工程と、 活性部となる所望の領域のみに前記酸化膜と窒化膜を残
   し、素子分離形成領域の酸化膜と窒化膜を除去する工程
   と、 前記酸化膜の端部直下の前記半導体基板中に、前記半導
   体基板と他方導電型の不純物領域を、前記窒化膜および
   酸化膜をマスクとしてその端部に大傾角でイオンを注入
   して形成する工程と、 前記素子分離領域を形成する工程と、を備えることを特
   徴とする半導体装置の製造方法。