JPH11505075A - 極薄ゲート酸化物を形成する方法 - Google Patents
極薄ゲート酸化物を形成する方法Info
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Abstract
(57)【要約】
本発明は、二股アプローチを用いて、ゲート酸化誘電体層の品質を改善するものであり、それによって、より低電圧の超密集積回路に要求される非常により薄い二酸化シリコンのゲート誘電体層の使用を可能としている。バルク・シリコンにおける不完全性によっての欠陥を削除するために、フィールド酸化プロセス中のマスキングに用いられていたシリコン窒化アイランド下方で使用されたパッド酸化層の取り除きに続いて、現場成長させられたエピタキシャル層がアクティブ領域上に形成される。ゲート誘電体層形成に先行してエピタキシャル・シリコン層を成長させることによって、バルク・シリコン基板内の欠陥がすっかり覆われて、酸化物成長段階から分離される。選択的なエピタキシャル成長段階の一貫性を維持するために、ウェハーは制御された酸素無し環境内に、エピタキシャル成長段階が完了するまで保持させられる。固有酸化物層によって生ずる欠陥を削除するために、ウェハーは制御された酸化環境内の高温度に晒されるまで制御された酸素無し環境内に保持される。一実施例での酸化環境は２原子の酸素を含む一方で、他の実施例での酸化環境は２原子の酸素及びオゾンを含む。
Description
【発明の詳細な説明】
極薄ゲート酸化物を形成する方法
発明の分野
この発明は集積回路製造に関し、より詳細には、フラッシュ及びダイナミック
・ランダム・アクセス用メモリに使用可能な極薄の高品質ゲート酸化物の形成に
関する。
発明の背景
乾燥した酸素雰囲気中でのシリコンの熱酸化は集積回路製造における生気要素
である。熱酸化は電界効果トランジスタのゲート誘電体層としてルーチン化され
て使用されている。装置寸法がスケールダウンして回路密度を増大すると、パン
チ・スルーを防止すべく且つ隣接デバイス間の寄生トランジスタ効果を低減すべ
く電圧を漸進的に低下することが必要となる。より低い電圧の場合、より薄いゲ
ート誘電体層が要求される。例えば、現行の４メガビットのダイナミック・ラン
ダム・アクセス・メモリ(ＤＲＡＭ)は、メモリ・アレイ及び周辺トランジスタの
双方に対して２００乃至２５０Åの範囲内の厚みを有するゲート酸化層を典型的
には用いる。１６メガビットのＤＲＡＭの場合、この数値が１５０乃至２００Å
までになることが予想され、６４メガビット及び２５６メガビットのＤＲＡＭの
場合、厚みが更に一層減少することが予想される。電気的に消去可能なプログラ
マブル・リードオンリー・メモリ（ＥＥＰＲＯＭ）及びフラッシュ・メモリ等の
電気的にプログラム可能なメモリの場合、更により薄いゲート酸化層が要求され
て、ファウラー−ノルトハイム・トンネル(Fowler-Nordheim tuneling)（消去機
構として及びしばしば書込み機構として汎用されている）を促進補助している。
４メガビットのフラッシュ・メモリの現行世代の場合、１１０Å厚のゲート酸化
層が基準である。より高密なフラッシュ・メモリの更なる世代の場合、ゲート酸
化層は８０乃至９０Åの範囲まで降下することが予想される。
ゲート酸化層がより薄くなるにしたがって、リークを削減するためにそうした
層が欠陥から解放されていることが益々重要となっている。ゲート酸化層におけ
る欠陥には幾つかの源がある。１つの主要な欠陥源は、出発ウェハーが製造され
る単結晶バルク・シリコンにおける不完全性である。１０単結晶シリコン格子に
おけるそうした不完全性は、一般に、金属原子を含み得る不純物から生ずる。バ
ルク・シリコン上部における酸化層の熱的成長は、欠陥側での誘電体内における
「ピンホール」となる。欠陥の他の主要源は、雰囲気又は大気に晒されて常温で
形成される固有(又は自然)の二酸化シリコンの低品質にある。ゲート誘電体層を
形成するプロセスに先行して、典型的には、通常、弗化水素酸槽内に短時間浸漬
することから成る洗浄段階で開始する。この洗浄段階に続いてウェハーは一般的
には雰囲気に晒されて、その時間中に、露出されたむきだしのシリコンの表面上
に３乃至７Å厚の固有酸化層を形成する。固有二酸化シリコンの欠陥は、その形
成が低温度であること（不均一な化学量論的な酸化物となる）と、雰囲気の未制
御含有物（二酸化シリコン以外の微細量の化合物となる）との結果である。
Inoueの合衆国特許第４，６５６，０５４号には、キャパシタを含む半導体装
置を製造する方法が関示されており、その主要目的としては大容量キャパシタを
含むチップの大量生産方法を改善することである。基板表面上にエピタキシャル
成長法によってシリコン層を選択的に成長させてから、熱酸化によってゲート酸
化膜を形成することが教示されている。しかしながらInoueの目的はキャパシタ
を作り出すことであり、その容量はパターンと絶縁層内へのエッチング深さとに
よって制御される。Inoueは、各種の窪みから成る同一パターンを反復的に製造
する能力に焦点を合わせており、制御された製造環境或はゲート酸化層の品質を
最大化する試みについては言及していない。Inoueはキャパシタ性能を改善する
教示を行なっており、エピタキシャル成長段階に先行しての基板品質を考慮して
いない。
Godbeyの合衆国特許第５，０１３，６８１号は、ウェハーが成長チャンバー内
に配置された後にアクティブ領域上に存するシリコン酸化物の除去を教示してい
る。
Priceの合衆国特許第４，８７０，２４５号は、シリコン-ベアリング材料のプ
ラズマで改善された熱処理装置を教示している。そうしたプラズマでの改善を介
しての製造段階の効率を高める説明をしていない。
Athertonの合衆国特許第５，３０４，２２１号は、生産集積処理装置（ＰＩＰ
Ｅ）をモデル化及び制御するプロセスを教示しているが、その発明の背景の部分
ではＰＩＰＥが人手のかかわりを最少となすことができ且つ制御された環境の下
で操作され得ることに少し触れているが、その「制御された環境」をAtherton特
許は定義していない。
こうした技術に欠如していることは、従来の成長法と比べてリーク傾向がより
少ない、ゲート誘電体層として使用される二酸化シリコンを形成する改善された
方法である。
発明の概要
本発明は、二股のアプローチを用いることによって、ゲート酸化誘電体層の品
質を改善するものである。バルク・シリコンにおける不完全性によって生ずる欠
陥を削除するために、フィールド酸化プロセス中にマスキングのために用いられ
た窒化シリコンのパターン下方に使われているパッド酸化層の取り除きに続いて
、アクティブ領域上に現場成長させたエピタキシャル層が形成される。ゲート誘
電体層形成に先行してエピタキシャル・シリコン層を形成することによって、バ
ルク・シリコン基板における欠陥がその上方で覆われ、それで酸化成長段階から
分離される。選択的なエピタキシャル成長段階の一貫性を維持するために、ウェ
ハーは制御された酸素無しの環境内でそのエピタキシャル成長段階が完了される
まで保持させられる。固有の又は自然の酸化層によって生ずる欠陥を削除するた
めに、ウェハーは制御された酸素無しの環境内で、制御された酸化環境内での高
温度に晒されるまで保持させられる。一実施例における酸化環境は２原子の酸素
を含む一方で、他の実施例での酸化環境は２原子の酸素及びオゾンを含む。
図面の簡単な説明
図１は、フィールド酸化直後の加工中の半導体ウェハーの一部の断面図である
。
図２は、窒化シリコン・マスク層及びパッド酸化層の除去後の、図１に示され
た加工中の半導体ウェハーの一部の断面図である。
図３は、アクティブ領域上部でのシリコン層の選択的エピタキシャル成長後の
、図２に示された加工中の半導体ウェハーの一部の断面図である。
図４は、熱酸化段階後の、図３に示された加工中の半導体ウェハーの一部の断
面図である。
発明の好適実施例
バルク・シリコンのアクティブ領域上に高品質のゲート酸化層を形成する方法
を、従来の集積回路製造フローを参照して以下に説明する。先ず図１で参照され
るように、半導体ウェハーがＬＯＣＯＳ（Localized Oxidation Of Silicon：シ
リコンの局所的な酸化）として知られる従来のフィールド酸化プロセスで処理さ
れる。このプロセスは、ウェハー全体の上部にパッド酸化層１１を形成し、その
パッド酸化層の上部に酸素不透過性シリコン窒化層を付着し、該シリコン窒化層
をパターニング及びエッチングしてアクティブ領域１３をマスクするシリコン窒
化アイランド１２を形成し、それからこのウェハーを酸化段階に暴露させてフィ
ールド酸化領域１４を形成する。
次いで図２で参照されるように、シリコン窒化アイランド１２は取り除かれ、
その次に該アイランド下方のパッド酸化層１１が酸素無しの環境内で取り除かれ
て、そのパッド酸化層１１がひとたび取り除かれた後の露出基板上に固有(自然)
の酸化層が形成されることを防止している。
次いで図３で参照されるように、依然として酸素無し環境内に保持させられて
いる加工中のウェハーに対して、エピタキシャル・シリコン層３１がアクティブ
領域１３の上部に選択的に成長させられる。この選択的なエピタキシャル成長に
よって、フィールド酸化領域１３上にシリコンは何等付着されない。このエピタ
キシャル成長段階中の原子レベルにおいて高い表面移動度を有するシリコン原子
は、アクティブ領域内におけるむき出しの単結晶シリコン基板上に付着される。
原子は単結晶基板上の部位に移動又は移行し、核形成が有利に働き、よってアク
ティブ領域１３内におけるシリコン基板上部にエピタキシャル・シリコンの実質
的な無欠陥層を形成する。
次いで図４で参照されるように、この加工中のウェハーは熱酸化段階に委ねら
れ、そのエピタキシャル層３１の上方部を酸化してゲート酸化層４１を形成する
。この酸化段階は、ゲート酸化の適切な厚みが達成されるまでその進行が許容さ
れる。図３に示されるエピタキシャル成長段階と図４に示される酸化段階との
間で、アクティブ領域上に固有又は自然な酸化層が形成されることを防止すべく
ウェハーを雰囲気又は大気から保護することが必須である。よってウェハーは、
酸素分圧が実質的にゼロである不活性雰囲気内或は真空チャンバー内の何れかで
保持させねばならない。高品質のゲート酸化層４１の形成に続くウェハー処理は
、全て従来通りに、多結晶シリコン層或はゲート電極用として適切な他の材料が
そのゲート酸化層４１上部に付着させられる。多結晶シリコン層はドープされて
から、ゲート電極を形成すべくパターニング及びエッチングが為される。
本発明に係るプロセスを通じて、ゲート酸化誘電体層の品質が上述した二股ア
プローチを用いることによってこうして改善される。バルク・シリコンの不完全
性によって生ずる欠陥を削除するために、フィールド酸化プロセス中のマスキン
グ用のシリコン窒化物パターン下方に用いられたパッド酸化層の取り除きに続い
て、アクティブ領域上に現場成長させられたエピタキシャル層が形成される。ゲ
ート誘電体層形成に先行してエピタキシャルシリコン層を成長することによって
、バルク・シリコン基板内の欠陥がすっかり覆われて、酸化物成長段階から分離
させられる。
選択的エピタキシャル成長段階の一貫性を維持するために、ウェハーは制御さ
れた酸素無し環境内でそのエピタキシャル成長段階が完了されるまで保持させら
れる。代替的には、その制御された環境とは低圧の実質的に酸素無し環境である
。固有の酸化層によって生ずる欠陥を削除するために、ウェハーは制御された酸
素無し環境内に、制御された酸化環境内での高温度に暴露されるまで保持させら
れる。一実施例において、この酸化環境は２原子の酸素を含む一方で、他の実施
例での酸化環境は２原子の酸素及びオゾンを含む。
本発明の単一の実施例のみがここに開示されたが、集積回路製造の当業者には
、以下に請求する本発明の範囲及び精神から逸脱することなしに、特定の変更及
び変形が為され得ることは自明であろう。
【手続補正書】特許法第１８４条の８第１項
【提出日】１９９８年１月２７日
【補正内容】
Athertonの合衆国特許第５，３０４，２２１号は、生産集積処理装置（ＰＩＰ
Ｅ）をモデル化及び制御するプロセスを教示しているが、その発明の背景の部分
ではＰＩＰＥが人手のかかわりを最少となすことができ且つ制御された環境の下
で操作され得ることに少し触れているが、その「制御された環境」をAtherton特
許は定義していない。
Ohguro等の「超高真空ＣＶＤによって成長させられた極薄エピタキシャル・チ
ャネル層を具備した第１０マイクロＰ-ＭＯＳＦＥＴ」と題された文献は、高品
質ゲート酸化層を形成するための２段階方法を教示している。第１として、準備
されたウェハーを超高真空内に配置してエピタキシャル層を成長させる。第２と
して、そのエピタキシャル層を酸化させる。これら２つの段階は、明らかに、別
個の環境状態で実行されている。しかしながらこの文献で教示された方法も、超
高真空内への配置に先行してデバイスを清浄する段階を含み、よって上述された
欠点を被る。同様に、文献ＥＰ-Ａ-０ ５３０ ０４６が教示するプロセスでは
、エピタキシャル層が一環境内で成長させられてから、直接的に酸化させられて
いるが、デバイスがどのようにして準備されるかについての教示をしていない。
こうした技術に欠如していることは、従来の成長法と比べてリーク傾向がより
少ない、ゲート誘電体層として使用される二酸化シリコンを形成する改善された
方法である。
発明の概要
本発明は、二股のアプローチを用いることによって、ゲート酸化誘電体層の品
質を改善するものである。バルク・シリコンにおける不完全性によって生ずる欠
陥を削除するために、フィールド酸化プロセス中にマスキングのために用いられ
た窒化シリコンのパターン下方に使われているパッド酸化層の取り除きに続いて
、アクティブ領域上に現場成長させたエピタキシャル層が形成される。ゲート誘
電体層形成に先行してエピタキシャル・シリコン層を形成することによって、バ
ルク・シリコン基板における欠陥がその上方で覆われ、それで酸化成長段階から
分離される。選択的なエピタキシャル成長段階の一貫性を維持するために、ウェ
ハーは制御された酸素無しの環境内でそのエピタキシャル成長段階が完了され
るまで保持させられる。固有の又は自然の酸化層によって生ずる欠陥を削除する
ために、ウェハーは制御された酸素無しの環境内で、制御された酸化環境内での
高温度に晒されるまで保持させられる。一実施例における酸化環境は２原子の酸
素を含む一方で、他の実施例での酸化環境は２原子の酸素及びオゾンを含む。
図面の簡単な説明
図１は、フィールド酸化直後の加工中の半導体ウェハーの一部の断面図である
。
図２は、窒化シリコン・マスク層及びパッド酸化層の除去後の、図１に示され
た加工中の半導体ウェハーの一部の断面図である。
図３は、アクティブ領域上部でのシリコン層の選択的エピタキシャル成長後の
、図２に示された加工中の半導体ウェハーの一部の断面図である。
図４は、熱酸化段階後の、図３に示された加工中の半導体ウェハーの一部の断
面図である。
発明の好適実施例
バルク・シリコンのアクティブ領域上に高品質のゲート酸化層を形成する方法
を、従来の集積回路製造フローを参照して以下に説明する。先ず図１で参照され
るように、半導体ウェハーがＬＯＣＯＳ（Localized Oxidation Of Silicon：シ
リコンの局所的な酸化）として知られる従来のフィールド酸化プロセスで処理さ
れる。このプロセスは、ウェハー全体の上部にパッド酸化層１１を形成し、その
パッド酸化層の上部に酸素不透過性シリコン窒化層を付着し、該シリコン窒化層
をパターニング及びエッチングしてアクティブ領域１３をマスクするシリコン窒
化アイランド１２を形成し、それからこのウェハーを酸化段階に暴露させてフィ
ールド酸化領域１４を形成する。
次いで図２で参照されるように、シリコン窒化アイランド１２は取り除かれ、
その次に該アイランド下方のパッド酸化層１１が酸素無しの環境内で取り除かれ
て、そのパッド酸化層１１がひとたび取り除かれた後の露出基板上に固有(自然)
の酸化層が形成されることを防止している。
次いで図３で参照されるように、依然として酸素無し環境内に保持させられて
いる加工中のウェハーに対して、エピタキシャル・シリコン層３１がアクティブ
領域１３の上部に選択的に成長させられる。この選択的なエピタキシャル成長に
よって、フィールド酸化領域１４上にシリコンは何等付着されない。このエピタ
キシャル成長段階中の原子レベルにおいて高い表面移動度を有するシリコン原子
は、アクティブ領域内におけるむき出しの単結晶シリコン基板上に付着される。
原子は単結晶基板上の部位に移動又は移行し、核形成が有利に働き、よってアク
ティブ領域１３内におけるシリコン基板上部にエピタキシャル・シリコンの実質
的な無欠陥層を形成する。
次いで図４で参照されるように、この加工中のウェハーは熱酸化段階に委ねら
れ、そのエピタキシャル層３１の上方部を酸化してゲート酸化層４１を形成する
。この酸化段階は、ゲート酸化の適切な厚みが達成されるまでその進行が許容さ
れる。図３に示されるエピタキシャル成長段階と図４に示される酸化段階との間
で、アクティブ領域上に固有又は自然な酸化層が形成されることを防止すべくウ
ェハ
請求の範囲
１． シリコン・ウェハーのバルク・シリコンのアクティブ領域上に高品質ゲ
ート酸化層を形成する方法であって、
（ａ）前記ウェハーを制御された環境内に配置する段階と、
（ｂ）前記制御された環境が第１状態である間に前記バルク・シリコンのアク
ティブ領域を露出する段階と、
（ｃ）前記制御された環境内にある間に前記アクティブ領域の表面上にエピタ
キシャル・シリコン層を選択的に成長させる段階と、
（ｄ）前記制御された環境内にある間に前記エピタキシャル層の少なくとも一
部を熱酸化する段階と、
の諸段階をこの順で含む方法。
２． 前記制御された環境の前記第１状態が酸素無し環境である、請求項１に
記載の方法。
３． 前記制御された環境の前記第１状態が低圧の実質的に酸素無し環境であ
る、請求項１に記載の方法。
４． 前記アクティブ領域が、前記段階（ａ）に先行して、シリコン酸化物が
完全にない状態に保持される、請求項１に記載の方法。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.6 識別記号 ＦＩ
Ｈ０１Ｌ 29/788
29/792
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，
ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ
Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ
，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，
ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ
Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ
，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ
，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，
ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ
Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ
，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，
ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ
Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ
，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ
(72)発明者 サクール、ランディール・ピー・エス
アメリカ合衆国 95138 カリフォルニア、
サン・ジョゼ、シルバー・クリーク、アペ
ニンズ・サークル 5261
【要約の続き】
例での酸化環境は２原子の酸素及びオゾンを含む。
Claims (1)
- 【特許請求の範囲】 １． シリコン・ウェハーのバルク・シリコンのアクティブ領域上に高品質ゲ ート酸化層を形成する方法であって、 （ａ）前記ウェハーを制御された環境内に配置する段階と、 （ｂ）前記制御された環境内において前記アクティブ領域の表面上にエピタキ シャル・シリコン層を選択的に成長させる段階と、 （ｃ）前記制御された環境内において前記エピタキシャル層の少なくとも一部 を熱酸化させる段階と、 の諸段階をこの順で含む方法。 ２． 前記制御された環境が酸素無し環境である、請求項１に記載の方法。 ３． 前記制御された環境が低圧の実質的に酸素無し環境である、請求項１に 記載の方法。 ４． 前記アクティブ領域が、前記段階（ａ）に先行して、シリコンの酸化物 が完全にない状態に保持される、請求項１に記載の方法。 ５． 制御された環境内に保持させられる単結晶シリコン・ウェハーのバルク ・シリコンのアクティブ領域上に集積回路を形成する方法であって、 （ａ）前記ウェハーの表面上にマスク・パターンを形成して、酸素不透過性材 の層で将来的なアクティブ領域を覆うと共に将来的なフィールド絶縁領域を露出 する段階と、 （ｂ）前記ウェハーの前記露出表面を酸化してフィールド絶縁領域を形成する 段階と、 （ｃ）前記マスク・パターンを取り除く段階と、 （ｄ）前記アクティブ領域の表面上にエピタキシャル・シリコン層を選択的に 成長させる段階と、 （ｅ）前記エピタキシャル層の少なくとも上方部を熱酸化してゲート誘電体層 を形成する段階と、 （ｆ）前記ゲート誘電体層の上部にゲート電極層を付着させる段階と、 （ｇ）前記ゲート電極層をパターニングして電界効果トランジスタのゲートを 形成する段階と、 の諸段階を含む方法。 ６． 前記制御された環境が酸素無し環境である、請求項５に記載の方法。 ７． 前記制御された環境が低圧の実質的に酸素無し環境である、請求項５に 記載の方法。 ８． 前記アクティブ領域が、前記段階（ｄ）に先行して、シリコンの酸化物 が完全にない状態に保持される、請求項５に記載の方法。
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|---|---|---|---|---|
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| JPS63125508A (ja) * | 1986-11-14 | 1988-05-28 | Tsutsunaka Plast Kogyo Kk | 重合硬化用触媒組成物 |
| US4764248A (en) * | 1987-04-13 | 1988-08-16 | Cypress Semiconductor Corporation | Rapid thermal nitridized oxide locos process |
| US5242666A (en) * | 1987-04-21 | 1993-09-07 | Seiko Instruments Inc. | Apparatus for forming a semiconductor crystal |
| EP0289246A1 (en) | 1987-04-27 | 1988-11-02 | Seiko Instruments Inc. | Method of manufacturing MOS devices |
| JPH01293665A (ja) | 1988-05-23 | 1989-11-27 | Seiko Instr Inc | Ｍｏｓ型トランジスタにおけるゲート酸化膜の形成方法 |
| JPH04162628A (ja) | 1990-10-26 | 1992-06-08 | Nec Corp | 半導体装置の製造方法 |
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| JPH04326576A (ja) | 1991-04-26 | 1992-11-16 | Nec Corp | 半導体装置の製造方法 |
| EP0530046A1 (en) | 1991-08-30 | 1993-03-03 | STMicroelectronics, Inc. | Integrated circuit transistor |
| US5156987A (en) | 1991-12-18 | 1992-10-20 | Micron Technology, Inc. | High performance thin film transistor (TFT) by solid phase epitaxial regrowth |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| US5294571A (en) * | 1992-07-22 | 1994-03-15 | Vlsi Technology, Inc. | Rapid thermal oxidation of silicon in an ozone ambient |
| US5445999A (en) | 1992-11-13 | 1995-08-29 | Micron Technology, Inc. | Advanced technique to improve the bonding arrangement on silicon surfaces to promote uniform nitridation |
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