JPH11502981A

JPH11502981A - スピーカーの、またはスピーカーに関する改善

Info

Publication number: JPH11502981A
Application number: JP8529076A
Authority: JP
Inventors: フーリー、アンソニー
Original assignee: フーリー、アンソニー
Priority date: 1995-03-31
Filing date: 1996-03-27
Publication date: 1999-03-09
Anticipated expiration: 2016-03-27
Also published as: US6373955B1; JP3492698B2; EP1122973B1; EP1122973A2; EP0818122A1; ATE306801T1; US7215788B2; US20010043652A1; GB9506725D0; DK0818122T3; ATE211345T1; AU5117096A; CN1180470A; DE69618183D1; US20060049889A1; DE69635286D1; DE69618183T2; CN1147207C; WO1996031086A1; EP1122973A3

Abstract

(57)【要約】スピーカは、有効サンプリングレートを上げるためにディジタルインターポレータに接続するディジタル入力信号ポートを有しており、ディジタルインターポレータの出力は、信号遅延振幅検出器に供給された後、場合によっては入力信号の短期ダイナミックレンジが縮小された後に、ディジタル入力信号を複数の１進信号にコード化する１進エンコーダに賦与され、これら複数の１進信号は、それぞれに遅延ならびにパルス整形された後、振幅検出器ならびに出力音量を変更する人間のオペレータから出された信号によって平均パワー駆動レベルを制御する変換器ドライバを介して、実質的に同一な複数個の音響変換器に賦与される。

Description

【発明の詳細な説明】スピーカーの、またはスピーカーに関する改善技術分野本発明は、アナログ様式またはディジタル様式の電気信号から音を発生するスピーカに関するものである。背景および先行技術従来のアナログスピーカはよく知られており、高度に発達している。これらの働きは、ある種の電気機械式モータであるムービングコイルによって駆動されるダイアフラム（通常は１個のダイアフラム）の振動によるものである。電気機械式モータとしてはムービングコイルが圧倒的に多く使用されているが、静電形、圧電形、電離形装置のいずれもが試行および使用されている。概してアナログスピーカは、スピーカ装置の聴取者に聞こえる瞬間音圧を再生するものと一般に解釈されている滑らかに変化するアナログ電気信号と厳密に同期して、ダイアフラムの全体または一部を振動することによって所望の音を再生しようとする。そのようなアナログスピーカ固有の制約は下記に付随する：使用されるダイアフラムの有限な（無限でない）スチフネス（屈曲によってダイアフラムが剛体となって振動しなくなり、時として「ダイアフラムのブレークアップ」と呼ばれる音のひずみの原因となる）ダイアフラムの全範囲が単位面積あたり一様力で駆動されない装置の高可聴周波数のときに重大問題であるが、これは静電形装置を除くほとんどの形のスピーカに該当する。この問題を最小限にするために特殊な高スチフネス材が使用されてきた；使用されるダイアフラムの有限な（ゼロでない）質量（質量によってダイアフラムに有意義な慣性が生じるので、振動されて音を生じる空気の質量と抵抗によってスピーカのダイアフラムが影響を受けることはない）は、実際のモータで達成されうるダイアフラム速度の変化率に制約を課し、やはり高可聴周波数で問題を生じる。前述のスチフネスによる制約と質量による制約は一般に相互に影響しあう − 特定材料からなるダイアフラムは堅くすることもできるが、通常は追加質量の分だけ費用がかかる；電気機械的モータの直線性と効率および適切な帯域（例えば、２０Ｈｚ−２０ＫＨｚ）で電気機械的モータから出力される動力。一般に物理的に大きいモータほど大きな出力が可能であるが、材料の制約と除熱特性により、出力は長さ寸法の二乗で増すのに対し、可動部品の質量はその長さ寸法のほぼ三乗で増える傾向があり、結果として、性能に対する高周波制約が小さくなるためにその帯域幅が狭くなる。また、利用可能材料が制限される小型で高出力のモータに、それに付随する除熱の問題もある；特定の前面面積のスピーカの最低作動周波数で出せる音響パワーは、ダイアフラムが（しばしば「到達距離」として知られている）そのほぼ直線的な領域内で働く際に達成しうる最大振幅に直接に比例する。ムービングコイル形モータは、その出力が線形である場合、コイルの作動部が常に線形磁界で振動しなくてはならないので到達距離に制約が課せられ、また、実用磁石で実現される一様な磁界長さに対する現実的制約と、磁石の間隙の向こうのコイルを振動できるオーバーハングに対する現実的制約とが存在する。ダイアフラムの動作時には軸方向に、非駆動状態のときは縦方向にダイアフラムがセンタリングされた状態に保つ働きを備えたダイアフラムのサスペンションも、許容直線性で実現される到達距離に制約を加える。一般にサスペンションはダイアフラムの制止位置からの偏向に比例した抑制力を生じ、また、ダイアフラムは一般にそのような力を支配する低周波で著しい非直線性を発生する。この非直線性は位置フィードバックによって克服されるが、モーターのワット損と発熱の増大という犠牲を伴う。また、この方法では、制御領域の限界に接近すると、はっきりと聞こえるひずみを生じ、過負荷レスポンスが非常に悪くなる。静電形スピーカでは到達距離に他の制約が課せられるが、これは、少なくとも一部は、比較的低い駆動電圧で適度な出力を発生させるために励振器の電極とダイアフラムとの間隔を狭くとらねばならないという要件によるものである。電極の距離は、ダイアフラムの到達距離に絶対的な制約を生じるので、この問題の解決法は、より高い駆動電圧またはより大きなダイアフラムを利用してより高い音響パワーを達成する以外にない。圧電効果は小効果であるので、圧電形モータの到達距離は生来非常に小さい（一般にある種の機械的レバー、例えば「ベンダ」構成、では増大されるが、利用できるのは概して１０^-9ｍ／ボルト未満の直接偏向である。）；前述の制約のいくつかに対する妥協的解決策は、それぞれの周波数範囲で作動するように各々最適化された狭い帯域幅のスピーカを２個、３個、または４個さえも配置し、それらの全体範囲が可聴周波数範囲全体をカバーするようにすることである。入力信号は、「分割」装置（低域、帯域、高域フィルタの何らかの組合せ）の前置電力増幅または後置電力増幅によって適切な周波数帯域に分割される。この技術は前述の制約を緩和するに過ぎず、分割領域における均一でない周波数レスポンス、個々のスピーカー帯域間の不均衡、フィルタによる位相ひずみ、後置増幅フィルタの電力損と制振低減、前置増幅フィルタのコストと複雑さの増大等、それ自体の問題が出る；前述（ならびに他）の非直線性の全ての原因によってもたらされる影響により、高品質高忠実度スピーカとしてのひずみ値が約１％より優れていることは滅多にない。非常に高価な、現時点での最高技術水準の装置ですら、全般として可聴範囲の0.5％を越える優れたひずみレベルを達成することは不可能である；ダイアフラムによって振動される空気の質量は一般にダイアフラム自体の質量よりもはるかに小さい（静電形スピーカでは極めて小さい）ので、また、ダイアフラムに対する空気の粘性抵抗反力は一般にダイアフラムのサスペンションによってダイヤフラムに生じるスプリング力よりはるかに小さい（繰り返すが、静電形スピーカーでは極めて小さい）ので、スピーカのモータに与えられる駆動電力の大部分はスピーカの構成要素を動かすのに使用され、空気の振動すなわち音響パワーの生成には小部分しか使用されない。従って、そのようなスピーカは極めて効率が悪い。適切なスピーカにホーンを搭載することによって、その効率を上げることもできるが、ホーンのフレア係数が小さくなければ、非直線性が意味をなさず、可聴低周波数作動用のホーンの物理的サイズが非実用的に大きくなる可能性がある。典型的な高忠実度スピーカは１％程度の効率（音響パワーを入力電力で除算したもの）を備えることができるが、ホーン式スピーカは恐らくその周波数範囲内で効率（音響パワーを入力電力で除算したもの）が３０％から４０％の高さになる；１個または複数のアナログスピーカ装置を格納するエンクロージャは出力音質に非常に大きな影響を及ぼすが、高いパワーレベルで高忠実度再生を実現しようとすると、現状の技術水準ではエンクロージャは概して重いか、大型か、あるいは大型且つ重量になる。かさばったエンクロージャは、家庭で使うには明らかに不都合である。かさばったエンクロージャは、巡業演奏者がコンサートで使ったりするようなポータブル録音再生システムでも問題がある；ほとんどのアナログスピーカで、線形駆動要件として、はっきり感知できる電力の線形駆動増幅器が要求されるが、標準的なＡ級高品質デザインは非常に非効率的である（３０％程度）であり、ひずみをごく低くすることが更に困難なＢ級デザインでも６０％より優れていることは滅多にない。パルス幅変調（ＰＷＭ）増幅器が使用されており、それらの効率は９０％−９５％領域でかなり高くすることが出来るが、低雑音、低ひずみの最も厳しい忠実度基準を実現するのは至難である。スピーカ自体が低効率であることを考え合わせると、線形アナログ増幅器および線形アナログスピーカの組合せでは、音響パワー出力に対する電力入力の効率が０．３％程度という低さであり、高忠実度の場合、１％より高くなることはほとんどない。電池の大きさと重量がかなり大きくなる可能性があり、また、電池のエネルギーの大部分が熱となって捨てられるので、このことは携帯型電池作動機器の場合に問題である。家庭用オーディオシステムでは、機器をその使用温度範囲に維持するために無駄な熱を排除しなくてはならず、その結果、放熱領域のサイズは、そうでなければ必要ないほどの大きさとなる。使用に供されている高品質ディジタルオーディオ材料の今日の普及により、しばしば固有ひずみレベル０．００２％程度の１６ビット２進形式でひずみレベル１％程度（５００倍の悪さ）で作動するアナログ高忠実度スピーカシステムが、（ラジオ、テレビ、コンパクトディスク（ＣＤ）、ディジタルテープを含む）再生音を聞く際の目下の音質制限要因となっていることは明白である。電子機器の最近の傾向は、電力の無駄を減らすのみならず機器の動作温度を低くして小型化、高信頼性、ならびに携帯性を図り、また、小型電池による動作を可能にするために、消費電力を最小限にすることである。繰り返すが、効率レベル０．３％から１％で作動する線形アナログ電力増幅器／スピーカの組合せは、この傾向から外れている。最後に、現今、ディジタル音源データは珍しくなく、ディジタルラジオならびにディジタルテレビの出現により益々普及するであると予測されるが、ディジタル音源データ再生用の従来の高忠実度システムはいずれもアナログスピーカに賦与するアナログ信号を生成するためにアナログ信号システムのどこかにディジタル−アナログコンバータ（ＤＡＣ）を内蔵する必要がある。ＤＡＣ自体、更なる雑音とひずみを発生させ、システムに既存の雑音とひずみを増大し、また、費用も余分にかかる。前述のアナログスピーカの制約の一部または全部を克服するディジタルスピーカデザインを開発しようとして数多くの試みがなされてきた。これらはいくつかの分類に分けられる：疑似ディジタルスピーカ − ディジタル入力端子を備えた装置は、線形増幅器によってもたらされる既知のひずみの補正を入力信号に施す等のために使用されるディジタル信号処理（ＤＳＰ）装置と、やはり装置に内蔵されていて出力音響を生成するアナログスピーカとを具備していることを特徴とする。そのようなシステムではひずみ効果は全体として僅かばかり改善されているが、効率は全く向上しておらず、ひずみの数字は依然として０．１％よりはるかに悪い。そのようなシステムは本質的に前述の全部の制約を受け、ＤＳＰシステムを利用することによって制約のいくらかを僅かながら補正している。ムービングコイルディジタルスピーカ − タップ付き（すなわち複数のセクションに分かれた）「ボイスコイル」を従来のアナログムービングコイルスピーカに利用していることを特徴とする。その思想は、タップ間の巻数比が１：２：４：８：１６：３２：６４：１２８：２５６：等という形をとる場合、タップが異なる巻数に接続されれば、タップへの直接２進ディジタル入力は、２進ディジタル信号によって表される線形信号のものと相等しい正味アンペア回数効果を生じる、というものである。この装置は下記の理由により欠陥がある：ａ）従来の（線形）ムービングコイルスピーカを基礎とした動作であるので、その装置の全ての問題を持ち込んでいる。（また、それらのいずれもが軽減されていない。）ｂ）従来のスピーカのボイスコイルは巻数の小さいもの（通常は３０ −１００）ばかりで、これを８個程度の２進関係ターンタップに正確に分割する場合、ボイスコイルが置かれている磁石内の狭い空隙からタップのワイヤを引かなくてならないために、全く付随的な正確度の問題であるにも拘らず、１個または複数個の最下位ビット用の部分ターンタップが必要とされる。装置を１０または１２ビットに拡張するのは実現不可能である。従って、この装置は早くも０．５％−１％の誤差（ひずみ）レベルで動作している。ｃ）タップ付きボイスコイルは２進ディジタル信号によって駆動されるので、すべて１から成るコードが次の上方コードに変わるときに必ず大きな過渡電流が生じるが、これは、信号のタイミングの不可避的なスキューと、ボイスコイルの個々のセクションの漏れインダクタンスによって引き起こされる誘導スパイクと、個々のタップ付きセクションの整合性と対称度の不正確さ、とによるものである。出力の直線性は概してディジタルドライバによってタップ付きセクションに供給される入力電流の直線性よりはるかに劣っており、その結果、アナログスピーカ単体について上に述べられたものを越える更なる出力ひずみを生じる。圧電形ならびに静電形ドライバに依存するもの − ダイアフラムの面積が複数の個別領域に分割され、それらの面積比は１：２：４：８：１６：３２：６４：１２８：２５６：５１２などである。［例えば、Etnde d'un haut-parleur piezoelectrique assurant la conversion numerique-analogique ＡＣＵＳＴＩＣＡ Vol．60(1986)、Brissaud M.と D．Noterman 共著；日本国特許第８３６５８５６（８３０４１４）号明細書、日本国特許第８２５２３６号明細書、日本国特許第３１０６３００号明細書、日本国特許第５８１２１８９７号明細書、日本国特許第８９２４４１５１号明細書を参照されたい。）静電形スピーカのダイアフラムに与えられる総駆動力はダイアフラムの面積に比例し、個々の導線を介してそのような２進関係領域に直接に２進ディジタル信号を供給することにより、原則的に特定のディジタル入力信号に対応する適切な力がダイアフラムに生成される。実際には、沿端効果を考慮すると、面積を正確に求めることにかかわる深刻な問題、ならびに、タップ付きボイスコイルディジタルスピーカに関して前述されたコード変更ポイントでの過渡事象の問題がある。最後に、この装置は（実際の装置で最も似通うところの多い）静電形スピーカの固有直線性を基礎とし、従来の線形静電形スピーカのサイズ、コスト、複雑性といった全部の問題を固有直線性と一緒に持ち込んでいる。同様の考えは、圧電形ディジタルスピーカ（ここでは、力は再び圧電材料上の電極の面積に比例している）にも適用されるが、全体装置に１種類の圧電材料を使用する場合には、（高出力に必要な）大型部品が高価になる（製作するのが難しい）とか、沿端効果によって問題がまたも起きるといった別の問題が発生する。このテーマに関する変更態様は、適切数の等面積の変換器（すなわち、１個、２個、４個、８個、１６個、３２個等）で２進関係領域を構成し、そのようなグループの各々が同一パルス信号によって並列に駆動されることを特徴とする米国特許第４５１５９９７号明細書に記載されている。これは、（すべて全く同じ）変換器素子の大量生産に関わる問題を救うためにクレームされたものであるが、複数の等面積変換器が２進関係サイズの複数グループに移行されただけであるので、依然としてタップ付きボイスコイルの事例に関連して先に述べられたコード変更ポイントの整合ならびに過渡事象の問題から逃れられない。パルス幅変調（ＰＷＭ）も「ディジタルスピーカ」に関連して使用されている。ここでは、アナログまたはディジタル入力信号は、瞬間マークスペース率が入力信号の瞬間値に比例し、マークスペース率５０％がゼロ入力信号に対応する、２レベル（ある意味で２進）のディジタル波形に変換される。ＰＷＭ波形の周波数は、一定の場合とそうでない場合があるが、最高入力周波数よりはるかに高い必要があり、このことは、音響装置の場合、実際には約４０ＫＨｚ以上でなくてはならないことを意味する。この基準が満足される限り、実際の周波数はさほど重大ではない。ディジタル入力信号の場合は、まったくディジタル式にＰＷＭ波形を生成することが可能である。しかし、音響出力を行う場合、ＰＷＭ信号は従来の線形変換器（例えば、ムービングコイルスピーカ）に賦与される。その結果、変換器の慣性により、変換器は（瞬間的にマークスペース率と同じである）ＰＷＭ波形の平均値に応答し、その結果として、それは入力信号の瞬間値に相等しくなる。装置は変換器の直線性を基礎としているので、このシステムはアナログスピーカならびにＰＷＭ変換プロセスに関係する他のすべての欠点を備えており、従って、実際にはディジタルスピーカ技術ではなくディジタル増幅器技術である。但し、線形増幅よりも高効率であるという長所がある。次に、完全性ついて言及する。出力変換器で２進ディジタルコード化を利用した場合に遭遇する一般的な問題：ディジタルスピーカシステムを作る際の前述のすべての試みは、２進コードが、（実際問題としてもっともな想定である）装置の入力側のみならず、出力変換器に至るまでのディジタル信号媒体であると想定している。これが実際に深刻な技術上の問題を引き起こす原因である。ｎ-ビットのシステムで、出力の最下位ビット（ＬＳＢ）に使用される変換器は、（ｎ-ビットに含まれる想定符号ビットを割り引く）最上位ビット（ＭＳＢ）の２^n-2倍未満の電力レベルで作動する。従って、８-ビット（妥当な音再生に利用できる最小限）のシステムの場合、ＭＳＢとＬＳＢの間の出力比は６４である。音発生装置の絶対的に機械的な性質（音は空気の機械的振動である）のため、広いダイナミックレンジのせいでＬＳＢならびにＭＳＢ変換器に使用される装置タイプに深刻なデザイン制約が課せられ、従って、装置間の整合をとることが非常に難しくなる − ＬＳＢならびにＭＳＢ変換器間の電力レベルの比率が２５０から１０００倍程度である、より実際的な１０または１２ビットのシステムを考えた場合、および、１６-ビットのシステムの場合、その比率は１６０００を越える。２進重み付き変換器（すなわち変換器配列）システムでは、多数の連続下位０または１を備えた値から、多数の連続下位１または０を有する次（上方または下方）のレベルにコードが変化するポイントで、深刻な過渡事象問題が生じる。例えば、信号レベルが（１０進）２５５₁₀＝（２進）０１１１１１１１１₂から（１０進）２５６₁₀＝（２進）１００００００００₂に変化する９-ビットの２進コードのことを考えてみよう。この遷移では、信号自体の変化は最下位ビットだけの非常に小さな変化である。しかし、２進コード表現は一個が０で残り全部が１というコードから、一個が１で残り全部が０というコードに変化する。これによって、個々のコードビットで２進重み付け変換器（ならびに、この問題に触れていない米国特許第４５１５９９７号明細書に記載の２進重み付け変換器配列）を駆動するシステムに影響が及び、最初の状態で最上位を除く全部の変換器がターンオンされ、次の状態で最上位を除く全部がターンオフされる。従って、このコードポイント変更で半フルパワー音響変化が２回発生する。このコード変更がほとんど聞こえないと通常予想される信号振幅の最下位ビットの単なる変更であったにしても、これによって必然的にかなりの音響エネルギーが発生する。過渡電力はシステムの最下位ビットの電力レベルを基準として増加するので、上記以外のこのような１−０および０−１の遷移は信号振幅レンジ全体で発生し、ビット総数が増えるにつれて１つの問題で済まなくなる。従って、ビット数を増やしてシステムの分解能を増すことは、問題を良くするのではなく、悪くすることになる。上に概説したスイッチング過渡事象問題の他に、そのような０−１ならびに１− ０のようなコード変更に関わるレベル誤差の問題もある。これは、実際のシステムでは、最上位ビット変換器と、共同作用する全部の下位ビット変換器の合計よりも変換器有効電力または振幅が大きい最下位ビットとを、寸分違わないように正確に整合することが容易に出来ないからである。同じことは、次の最上位ビット変換器と、共同作用するその下位変換器、という上記より小範囲にも当てはまる。このような不可避の誤差は、実際問題として、システムの正確性に容易に影響を及ぼす可能性があり、また、前述の過渡効果と全く無関係に大きなひずみ成分をもたらす可能性がある。（やはりこの問題のことを言及していない米国特許第４５１５９９７号明細書に記載されている）２進重み付け変換器すなわち変換器配列システムでは、原則論で考えるにせよ、この問題は極限の機械的精度によってでしか解消しえず、極めて正確な所要精度が実現可能であったとしても、それは必然的に製造コストをアップする。実際問題として変換器は必ず空間的に離間されるので、このような遷移ポイントでの整合問題は厄介である。現時点のディジタルオーディオ規格に適合している１６ビットシステムについて言えば、多少のコストで必要精度が実現されるという見込みは全くない。既存のディジタルスピーカデザインで適切に注意が向けられていない別の問題は、所望の音響出力波形を発生するための、変換器のダイナミクスならびに適切駆動波形の問題である。従来デザインはいずれも、出力変換器に（必要に応じて電圧または電流の）方形駆動パルスを与えることによって方形音響出力パルスが発生されると想定しているようである。実際には、これはおよそ事実でなく、これによって生成音響波形に深刻なひずみが引き起こされるのである。例えば、変換器の移動質量が影響要因であって、克服されるべき主要因が慣性力であるという一般的なケースの場合、そのような変換器に方形駆動パルスを与えると、それによってダイアフラムにほぼ一定の加速度が生じ、その結果として第一次近似で三角形の傾斜付き音響出力パルスが発生し、ダイアフラムがその慣性によって「惰行」し続けるので、このパルスは入力駆動パルス終了後にほぼ一定の振幅で継続する。ダイアフラム回復スプリング力が影響要因である他のケースの場合、そのような変換器に方形駆動パルスを賦与すると、ダイアフラムの初期加速が非常に早くなり、それによってダイアフラムはスプリング回復力が駆動力と相等しくなる時点まで非常に早く振動し、それから（システムの制振により）オーバーシュートしてその均衡点付近で落ち着き、その後、駆動パルスの終わりで同様な速度プロファイルが逆向きに発生する。この動きにより、第一次近似で、入力駆動パルス長にほぼ相等しい時間間隔で分離される一対の逆符号狭衝撃スパイク音響出力パルスが発生する。（例えば、ダイアフラムが振動する空気の摩擦または粘性のせいで）変換器の移動質量に対する影響を処理できない場合に限り、方形駆動パルスによる駆動時にその動きはほぼ定速となり、この場合に限って出力音響パルスがほぼ方形なパルス波形となる。実際問題としてこのことが意味することは、きわめて軽量な（この種の変換器内で唯一の移動質量を構成する）ダイアフラムを備えた静電形変換器こそ、方形駆動パルスでほぼ方形な音響出力パルスの発生を期待できる唯一の装置である、ということである。明細書、要約書、および請求の範囲で使用されている用語の定義数字は、一意的な整数を表す１個の記号である。１０進数字は、０、１、２、３、．．．８、９の１０個の値のいずれかをとることができる。１０進整数の位取り記数法では、１０進数の中の数字は因数に１０の累乗を掛けたものであって、右端の数字は因数に１０⁰＝１を乗じ、右から２番目の数字は因数に１０¹＝１０を乗じ、３番目の数字は、因数に１０²＝１００を乗じる等とする、という標準的な約束事が利用される。１０進位取りコードによって表される値は、因数に各々１０の累乗を乗じたものの合計で表される。従って、例えば、 357₁₀= 3×10²+5×10¹+7×10⁰= 300+50+7=357 である。２進数字が取ることができるのは、０または１の２値のうちの一方である。２進整数位取り表記法は、１０の累乗でなく２の累乗が使われるという点を除き、１０進整数位取り表記法と同様である。従って、２進整数の右から４番目の２進数字は、因数１または０に２³を乗じたものである。従って、例えば、 11010₂=1×2⁴+1×2³+0×2²+1×2¹+0×2⁰= 16₁₀+8₁₀+0+2₁₀+0 = 26₁₀ である。１進数字は、２つの値０，１のいずれかを取ることもできるが、そうではなくて単一値１だけを取るように定義することも可能で、１の欠落はローマ数字表記の０を表すのに使用される。１進整数位取り表記は、２または１０の累乗でなくて１の整数累乗が使われるという点を除き、２進または１０進位取り表記法と同様である。１の正整数累乗は、いずれも１であるので、１進法ではすべての数字の重みが等しく、その重みは１であり、１進位取り表記数では、有意味なのは１進数字の１または０という値だけ、すなわち１進数字の有無だけで位置は無関係であることが明らかである。従って、１進位取り整数の右から４番目の１進数字は、１または０という因数に１³＝１を掛けたものである。従って、例えば、 11010₁= 1×1⁴+1×1³+0×1²+1×1¹+0×1⁰= 1₁₀+1₁₀+0+1₁₀+0 = 3₁₀ であり、 3₁₀というのは、数字１の個数に過ぎない。このように、１進数字の場合、数字位置は無関係となる。これは、１進数字では位取り表記の桁キーパーとしての０の役割と無関係であるので０が不要だからである。従って、１１０１０₁という数字は、まさに１１１₁と書くことができ、いずれの表記も１０進値３₁₀を表す。１進数字というのは、例えば項目を数えるときによく人々が数量記録に利用するマークの正式名称である。１進表記で問題となるのは数字１の個数であって、数字１の場所ではないということを理解することが重要である。注意を要するのは、全部の１進数字が０であるか欠落しているかによって０が表現され、他の１進数字は不要なので、符号なしＮ桁の１進コードは、Ｎ＋１通りの数値を表すことが出来る点である。数の符号を表すためにいずれか１個の特定数字（例えば、正の場合は０、負の場合は１）が確保されている、符号付きＮ桁１進コードの場合は、２Ｎ−１通りの数値（すなわち、０と、±１から±Ｎ−１まで）を表すことができる。従って、ディジタル信号が１進コードで表現される場合、Ｎ通りの異なるレベルを取ることができるユニポーラ信号は、Ｎ−１桁の１進数で表現できる。これは、Ｎ−１桁の２進数で２^N-1種類の異なるレベルを表現できる２進表記と比較される。そのため、与えられた値範囲を表現するのに、２進法の方が１０進法より多くの桁数を要するように、与えられた値範囲表現するのに１進法の方が２進法より多くの桁数を要する。専門用語：１０進数字には特別な名称がない。ｂｉｎａｒｙｄｉｇｉｔ（２進数字）という語句はｂｉｔ（ビット）と略記されるのが慣例であり、ｕｎａｒｙｄｉｇｉｔ（１進数字）はｕｎｉｔ（ユニットまたは単位）と略記されるのが慣例である。しかしながら、この馴染みの薄い使われ方の「ユニットまたは単位」という言葉は、一般に使用されている意味のものと混乱されやすいので、本明細書では、１進数字という語句を使用する。発明の開示本発明の一態様により、スピーカは、それぞれが電気信号を音波に変換できる複数個の実質的に同一な変換器を具備し、当該変換器はスピーカが発生する音を表す１進コード化信号によって各々他と独立に駆動できる。本発明の別の態様により、スピーカは、入力信号を１進信号に変換するためのエンコーダ手段と、対応する１進ディジタル信号を変換する機能を各々が有する複数個の変換器、とを具備し、変換器の累積効果によって入力信号が表す出力音を発生するようになっている。本発明の更に別の態様により、本発明の別の態様により、スピーカは、入力信号を１進信号に変換するためのエンコーダ手段と、標準的１進信号を使用変換器タイプに適した種々の方形または非方形パルス信号に変換するためのパルス整形器手段と、対応する被パルス整形１進ディジタル信号を音響パルスに変換する機能を各々が有する複数個の変換器と、を具備し、変換器の累積効果によって入力信号が表す出力音を発生するようなっている。変換器は全く同じものであることが好ましく、好適実施例では、各変換器は、賦与される１進信号の極性意味に応じて正または負の圧力変化を起こすことができるバイポーラ式である。一好適実施例において、変換器は二次元配列に配置される。各々の変換器の形状は、２次元のモザイク模様になるような、例えば、三角、正方形、長方形、六角形にできる。この場合、変換器の間に任意に間隙を設けることができる。あるいは、各変換器の形状は例えば円形または楕円といった、隣り合う変換器間に間隙ができるモザイク模様にならないものにしてもよい。第一配列の変換器間にあるこれらの間隙は、第一配列の後ろに別の変換器配列を設けたときに生きてくる。第二配列の各変換器を第一配列の対応間隙の後ろに配置すれば、三次元の配置になる。このプロセスを繰り返すことにより、任意層数の複合変換器配列を提供できる。変換器配列は空間的に二次元または三次元に分散されているため、個々の変換器の配列の位置により聴取者と変換器の距離は一様でなく、変換器から同時に放出された音響パルスが聴取者に異なったタイミングで到着するという効果を生じる。この効果は、聴取者からの距離に基づいて変換器への入力信号を差別的に遅らせる遅延手段を導入することによって補償され、スピーカに対する信号入力信号変更によって得られた全変換器の音響パルスは聴取者の位置に同時に到着する。また、遅延手段は、聴取者の恐らくは変化するであろう選択位置に応じて遅延を変更できるように可変にすることもできる。本発明の別の態様により、スピーカは二または三次元配列に配置され、各々が電気信号を音波に変更することができる複数の２個組，３個組，または４個組変換器を具備しており、スピーカからの知覚音響が配列中心付近のできるだけ小さな領域に集中されるように、２個組，３個組，または４個組変換器を構成する各変換器は、全体として取られる各２個組，３個組，または４個組変換器の重心位置がその配列の垂直または水平中心線のいずれかまたは両方に出来るだけ近くに位置する状態で、三次元配列の場合は更に配列の前後中心線にも出来るだけ近くに位置する状態で、２個組，３個組，または４個組変換器を、スピーカが発生する音を表す１進コード化信号によって、他のいずれの２個組，３個組，または４個組変換器からも独立に各々駆動することができる。変換器配列が発生する出力音は、個々の変換器が発生した個々の音の加算結果である。各変換器に対する駆動のレベルが固定されていると、作動する変換器が少なくなるために、再生音は小さくなる。入力信号が表しうる別個レベルの数であり所要最大変換器数でもある数値をＮとし、瞬間入力信号レベルであってその入力信号レベルで作動される変換器数でもある数値をＭとすると、入力信号を１進形式にコード化した結果、Ｎ個中Ｍ個がコード化される。２進コーディング（または、３進、１０進等といった、更に高次の位置重み付けコーディングシステム）とは違って、１進コーディングには、個々の１進数字が同じ値、即ち（任意の）１単位を表すという特性があり、これは、いずれか特定の１進数字コード語で表される数値に対応する現在有効な１進数字の、個数である。このように、種々の数字コードの中でも、１進コーディングには、コード語で表現された値が何らかの特定数を下回るときに１進数字の特定サブセットのすべての構成要素が常にオフ、無効、または欠落し、コード語で表現された値が何らかの特定数に相等しいか、それを越えるときにはそれらの一部が必ずオン、有効、または存在している、という特有な特性を有している。ディジタルスピーカに関係する当該特性の特徴は、高位変換器がターンオンまたはターンオフされると同時に低位変換器がターンオフまたはターンオンされるといった場合に発生する大過渡現象の問題など、出力変換器で２進、３進等の高次ディジタル表現法を利用するときに発生する深刻な問題を、出力変換器に１進コード化方式を採用することによって完全に排除することである。１進コード化方式では、ターンオンされる１個の変換器の効果によって、同時にターンオフされる他の変換器の効果の一部をキャンセルしなくてはならない、ということが要求されないからである。実際問題として、どんな入力ディジタルワードのいずれの（ユニポーラ）遷移においても、１進変換器はターンオンまたはターンオフされるか、ターンオンもターンオフもされないか、であって、ターンオンとターンオフが同時に行われることはありえない。このように、ディジタルスピーカへの応用例の場合の１進変換器の動作には部分キャンセル過度がない。出力変換器の１進コード化方式の他の顕著な長所は、すべての変換器は実質的に全く同じであることが要求され、変換器間の僅かなばらつきがスピーカの全体出力信号レベルに影響を及ぼすことがほとんどないことである。それは一度に賦活されて入力コードワードを表現するもの全部の効果であるので、それらの個々の感度の実質的平均が生じ、配列全体としての精度の方が、個々の変換器の精度よりも確実に優れたものとなる。ここの変換器の感度が公称値からの外れが予測される通りにランダムにガウス分布する場合、Ｎ個の変換器を備えたスピーカの精度は、Ｎ^-t/2であり、これは個々の変換器の精度である。例えば、Ｎ＝１０，０００で、変換器の整合が５％以内の場合、他の効果を無視した場合のスピーカ全体としての直線性は、原寸で約０．０５％であり、これは、低精度の構成要素を製作する容易さで極めて高精度のものを実現できる当該技術の可能性を示すものである。このように、出力変換器における１進コード化により、最上位ビットに接続された変換器が他の下位重み付け変換器の全部に極めて正確に整合していなければならない２進重み付け出力変換器に関わる問題が除去される。与えられたばかりの例を比較してみると、８０００を少し越えるレベル数の再生が可能な１３ビット２進重み付けディジタルスピーカシステムの場合、その最上位変換器は１ビットより優れた出力直線性を実現するために４０９６分の一よりも良く全部の下位変換器の合計に整合しなくてはならず、それには、製造時に０．０２％より優れた精度を出すことが要求され、実際問題としてそのような製造は極めて難しい。１進コード化ディジタルスピーカシステムでは、全部の変換器が同じ単位、出力レベル、結果として得られる出力音圧の観点からみた「重み」を有しているので、合計Ｎ個の変換器セットの中から特定のＭ個の変換器がターンオンされてＭ／Ｎという最大可能音圧出力レベルを出すことはたいしたことではない。このように、全体配列から変換器のサブセットを選択する場合、ある程度の順応性が提供され、種々の方法で性能向上に役立てることができる。特に振幅の小さい再生音では、同様な入力信号レベルに対応付けられる変換器は、適正に配置された音源となるよう、配列中で物理的に隣り合うように配置されることが好ましい。本発明の一態様により、同一変換器対は直接に並列接続することができ、そのような一組の変換器対はドライバ回路のそれぞれの１進コード化出力に接続され、そのような各対を構成する変換器は、スピーカの縦中心線の両側に１個ずつ縦中心線から等距離になるようにして水平線上に取付けられるので、そのようにして得られる結果は、変換器対を垂直中心線上に配置することによって得られる結果に非常に近い。こうして大型配列の変換器の望ましくない水平空間効果を低減することができる。本発明の別の態様により、同一変換器対は直接に並列接続することができ、そのような一組の変換器対はドライバ回路のそれぞれの１進コード化出力に接続され、そのような各対を構成する変換器は、スピーカの水平中心線の上下に１個ずつ水平中心線からの等距離になるようにして垂直線上に取付けられるので、そのようにして得られる結果は、変換器対を水平中心線上に配置することによって得られる結果に非常に近い。こうして大型配列の変換器の望ましくない垂直空間効果を低減することができる。本発明の更に別の態様により、４個の同一変換器はドライバ回路のそれぞれの１進コード化出力に並列に接続され、そのような各４個組を構成する変換器は、中心がスピーカ配列の中心とほぼ一致する長方形の４隅に１個ずつ取付けられるので、そのようにして得られる結果は、４個の変換器全部をアレイ中心のすぐ近くに配置することによって得られる結果に非常に近い。こうして大型配列の変換器の望ましくない水平ならびに垂直空間効果を低減することができる。この方法は、他の数に組分けされた並列変換器（例えば、中心がスピーカ配列の中心にほぼ一致する正三角形頂点に配置された３個組、５個組、６個組など）にも拡大できる。この機構は、狭い時間間隔で聞こえる複数の同様パルスのグループをパルス平均到着時間にて単一パルスとして認識させる耳と脳の心理音響効果により、聴取者が認識する音源を定位するのを助ける。２個組、３個組、４個組、またはそれ以上の個数の変換器を配列の中心について対称に離間し、１進ドライバ信号１個で同時に全部を賦活することは、総合重心（すなわち空間的対称中心）が配列の中心近くにある限り、並列グループの変換器の実際位置とは関係なく、重力の音源が変換器の配列のごく中心近くにあるという印象を聴取者に与える効果がある。このテクニックにより、配列の中心に近い限られた位置の空間的に小さい音源であるという錯覚を抱かせながら、配列の空間的広がりが聴取者とスピーカの間の距離に相当する変換器配列を大型ディジタルスピーカ構造に具備することが出来る。人間の可聴範囲外の周波数領域、例えば２０ＫＨｚより高い周波数でのスピーカのアコースティックエミッション（超音速放射）を低減するために、出力変換器配列と可聴空間の間に低域フィルタを追加することがある。これは、２０ＫＨｚを越える領域の高音吸音性ならびにその周波数未満の低音吸音性を備えた適切個数の材料を、音響出力変換器と可聴空間の間に配設することによって実施されうる。家庭用の動物はそのような高周波数アコースティックエミッションに敏感であることが多く、それによって驚いたり、苦痛を感じたりするので、こうすることは望ましいことである。スピーカからのそのような超音速放射を減らすための第二の方法は、ディジタルサンプリングレートをできる限り高くすることである。コンパクトディスクなどの一般的な音源から得られるような標準的なディジタル音響材料のサンプリングレートは４０ＫＨｚ−５０ＫＨｚである。そのようなサンプリングレートで２０ＫＨｚの音響入力信号を再生する場合、入力信号の各サイクル内では２個もしくは３個のサンプルしか発生しない。音響出力変換器に同じサンプリングレートを持ち込めば、かなりの音響エネルギーが１００ＫＨｚ未満で放射され、高周波数では少しの放射しか行われない。サンプリングレートを例えば１００ＫＨｚまで上げると、かなり高い周波数で最低音超音速強放射が発生し、その振幅は既存の構成要素のものより適当に小さい。有効サンプリングレートを高くする方法は、スピーカへの入力信号にデジタル補間を施すことである。そのようなプロセスは、例えば、主としてアナログ電気信号に変換した後の電気的フィルタリング要件を楽にするため、高品質なコンパクトディスクプレーヤーで使用されているディジタル−アナログコンバータ等のディジタル信号処理システムで既に行われている。ここでは、ディジタル−アナログ音響変換後の音響フィルタリング要件を楽にするために同様の補間プロセスを利用する。エンコーダ手段は、１進信号の個数および変換器の個数に一致する複数個の並列出力を備えることができる。別の配置は、１進信号を時間的に圧縮するためのものであり、エンコーダの出力の個数を１個迄を限界として減らそうとするためのものであり、１進信号を変換器に賦与する並列流として再構成する手段が提供される。本発明によるスピーカ装置は、エンコーダ手段からの１進出力信号を変換器を駆動するのに適した電流ならびに電圧レベルに変換する変換器ドライバを、エンコーダ手段と変換器の間に接続して備えることがことが好ましい。エンコーダ手段からの１進出力信号より、場合によっては変換器ドライバ経由で駆動される変換器のダイナミクスに応じて、変換器への駆動波形の形状を制御するパルス整形手段を更に加えることも可能で、更に詳しく言うと、パルス整形手段は標準的なディジタルパルスの公称方形から外れた駆動パルスを供給することができる。ディジタルスピーカの構成要素として使用するのに適した動作速度の範囲にわたって変換器のダイナミクスが抵抗性または粘性抵抗ファクタに支配されているような場合、方形駆動パルスはパルス有効のあいだはほぼ一定速度の動作を提供し、従ってほぼ一定なパルス圧出力が得られる。一般的には変換器がその共鳴振動数未満で低制振で作動するケースであるのだが、変換器のダイナミクスが、スプリングのような回復力（コンプライアンス）に支配される場合、パルス整形手段は線形ランプ形の駆動パルスを提供し、この駆動パルスも入力パルスの持続時間のあいだの一定速度動作と、ほぼ一定なパルス圧出力とを提供する。一般的には変換器がその共鳴振動数越えて低制振で作動するケースであるのだが、変換器のダイナミクスが慣性力に支配されているような場合、パルス整形手段は、入力パルスの立上がり区間に符合する短パルスと入力パルスの立下がり区間に符合する反対極性の第二短パルスから成るバイポーラインパルス形の駆動パルスを提供するが、この駆動パルスも、入力パルスの持続時間のあいだの基本的に一定速度の動作（パルス整形器からの最初のインパルスが変換器可動部分にいくらかの初期モーメントを与え、その後、パルス整形器の反対インパルスが入力パルスの終わりで運動量を取り除くまでは、変換器可動部分は入力パルスのあいだは一定速度で効率的に「惰行」するので）と、ほぼ一定なパルス圧出力とを提供する。変換器のダイナミクスがこれらの３種類のケースが複合されたものである場合、パルス整形手段は、各入力パルスの持続時間における基本的に一定なパルス圧出力を提供するような駆動パルス波形を提供できる。パルス整形手段は、前述のいずれのケースにおいても、各入力パルスの持続時間のあいだ基本的に一定なパルス圧出力を発生するような駆動パルス波形を提供することができる。あるいは、パルス整形手段は、エンコーダ手段と変換器ドライバ手段の間に介在させることもできる。別の選択として、パルス整形手段を変換器ドライバ手段と変換器の間に介在させてもよい。方形駆動パルス発生時にディジタルパルス駆動エレクトロニクスの概して高い電力効率を保護するために、パルス整形手段はパルス幅変調技術（ＰＷＭ）を利用して運用することも可能であり、ＰＷＭでは変換器への駆動パルスの有効形状は１進入力パルスの持続時間内に多数のサイクルが発生する急速変化方形波の平均値であり、そのマークスペース率が必要に応じて連続的に変化することにより、変換器のダイナミクスに適した所望の有効パルス形状が作られる。コード化手段は、（入力がバイナリの場合は）ｎ個の入力２進数字すなわちビットをｎ／ｋビットから構成されるｋ個のグループに分割するための組分け手段を備えることができ、また、各々ｎ／ｋ個の入力ビットを備えた個数ｋの複数エンコーダを備えることもできる。各エンコーダでは論理ゲートの数が大幅に減らされるので、それにより変換器ドライバがいくつかの追加ゲートを備えることになる。ｎ個の入力２進（例えば）ビットからＮ個の１進信号を生成するためのコード化手段は、Ｎ＝２ⁿ−１もしくはｎ個の入力ビットのうちの１個が符号ビットとして使用されているときにはＮ＝２^n-1−１であり、音として再生される電気入力信号を表す完全入力２進（例えば）データワードを伝えるデータバスに多数の同一コード化サブモジュールが接続されるようにモジュール構成にすることもできる。Ｐ＜Ｎとして、Ｐ個の１進数字をコード化するように各々設計されているコード化サブモジュールは、Ｐ×Ｑ＝Ｎの関係が成立するようなＱ個のそのようなモジュールが存在している場合に、制御バスを介して制御信号を、データバスまたは制御バスを介してプログラミングデータを送ることによって、エンコーダとして賦活される前にプレプログラミングすることができ、プログラミングの後、Ｑ個のサブモジュールの各々は、Ｐ段階の入力信号レベルから構成される別々のグループに応答して、そのＰ段階入力信号レベルのグループを、Ｐ個の１進出力信号にコード化する。その正味効果は、Ｎ個の可能入力信号レベルをすべてＰ×Ｑ＝Ｎ個の１進出力信号にコード化することであるのだが、力ずくでのｎビット２進（例えば）−１進エンコーダという複雑さはなく、その代わりに、それよりも設計も大量生産も簡単で、しかも入力信号のビット数ｎを別の数に拡大することも容易な、Ｑ個の同一モジュールを利用することによるものである。Ｑ個のエンコーダサブモジュールの各々がフリップフロップを備えるように構成し、モジュール間は制御バスで接続してＱ個のサブモジュールを相互接続して直列シフトレジスタが形成されるように構成することによって、プログラミングシステムをごくシンプルにすることができる。プログラミング時、そのように形成されたシフトレジスタの入力に１個のパルスが投入されるが、シフトレジスタはＱ個のエンコーダサブモジュール全部に物理的に分布していて、エンコーダサブモジュールは制御バス上の共通クロック信号によりシフトレジスタから１度に１フリップフロップに刻時される。プログラミング時にフリップフロップの入力に１個のパルスだけが投入されるので、各クロックパルスがそれを次のステージに移動した後にそのパルスを含むことが出来るのは１個のモジュールだけであり、従って、シフトされたパルスがモジュールに含まれている場合にプログラミングのためにそのモジュールを賦活するのに各モジュールのフリップフロップを利用する場合は、例えばプログラミング情報を共通データバスに投入して全モジュールに共通な制御バスにプログラミングパルスを出力することにより、各モジュールを順次に一意的にプログラミングできるが、そのときにシフトされたパルスをそのフリップフロップ内に持っているモジュールだけがプログラミング命令に応答する。従って、クロック信号によって１度に１個のモジュールずつ、Ｑ個のモジュールにパルスをシフトして、そのような各シフト動作の後にプログラミング情報を出力することにより、モジュールが論理的に同一であって、そのように固有のアドレスを持っていなくとも、モジュールのチェイン全体が各々そのモジュール専用の情報でプログラミングされる。このモジュールプログラミング法は共通バスに接続されるプログラム可能ないずれのモジュール構成にも広く適用することができ、その用途は本明細書に記載されているディジタルスピーカの設計に限定されるものではない。ある形式、例えば２進形式、のディジタル入力を１進ディジタル出力に変換するためのコード化手段は、入力形式が符号付きの数量を表示している場合は、符号情報をコード化方式から外し、それをエンコーダ出力と一緒に利用して変換器ドライバまたはパルス整形手段を直接制御して出力信号の符号を制御することによって、単純化を図ることもできる。ｎ入力ビット２進１進エンコーダの場合、入力ビットのいずれか１個が符号ビットであって、他のｎ−１ビットは符号無しｎ −１ビット２進１進エンコーダに供給され、２^n-1−１の１進ディジタル出力信号が入力２進符号ビットとともに変換器ドライバに供給される場合、回路の大幅節約により情報の損失が解消される。スピーカ装置は、ディジタル入力信号を補間して有効サンプリングレートを上げることにより変換器からのスプリアス高周波出力を低減する補間手段を備えることもできる。高周波信号のマークスペース率が０から１に連続的に変えられる場合、論理積式に１進エンコーダの出力ならびにいずれかパルス整形回路の駆動信号上に重ね合わせらた高周波信号でそれらをターンオンおよびターンオフすることによって高効率を維持しながら、１進出力変換器によって出される音響出力パルスの有効振幅は調整することができる。これに代わって考えられうる、変換器からの放射音響出力パルスの有効振幅を変更する別の方法は、変換器ドライバ回路への電力供給をパルス幅変調することであり、これは高効率で実施できる。音量調節の有効減衰はスピーカシステムの出力末端で発生して、内部で発生した雑音を相等しく信号で減衰するので、前述の両方の方法により、有効減衰量としての最高可能信号対雑音比を維持しながら音量調整機能をスピーカに組み込むことができる。上の段落に記載されている方法を利用して、音響出力の有効分解能を下げずに１進ディジタルスピーカに必要な変換器の個数を減らすこともできる。これは、入力信号の振幅に応じて各変換器の出力を動的に変動する、先の段落に記載されているような電力制御手段をスピーカ装置に組み込むことによって実現されることが好ましい。電力制御手段は、その最低周波数で入力信号の少なくとも１／２サイクルでｎビットの完全入力信号分解能（例えば入力信号が２進にコード化される場合）で保存できるディジタル遅延装置と、入力信号が遅延装置に保存されている持続時間中に入力信号によって達成された最大振幅を保存するための保存手段と、ｐビットのグループの最上位のビット位置に０でなく１が入っているｐ最上位連続入力信号ビット（ｐ＜＝ｎ）を選択して１進エンコーダに移すための手段と、保存入力信号がディジタル遅延装置から読み出されるときに選択出力レベルが維持される、記憶手段によって達成される最大振幅に基づいて変換器の出力レベルを選択するための手段、とを備えることができる。このように＜＝ｐビットを１進コード化信号にコード化して２^p個の出力ディジタルスピーカを駆動できるディジタルスピーカでは、ｎビット１進エンコーダと出力システムに必要な追加回路ならびに変換器を設けるという余分な面倒が無く、ｎビット（ｐ＜＝ｎ）というダイナミックレンジを実現できる。アナログ信号ソースならびにディジタル信号ソースを本発明の主題であるディジタルスピーカで再生するために、スピーカ装置にアナログーディジタルコンバータを追加的に組み込んでこの機能を容易化できる。すべての変換器は単位重みを持っているので（すなわち、変換器は同一あって、１：２：４：８：１６等といった関係で関連付けられていない）、それぞれの相対誤差は同じであり、１個の変換器の５０％という感度誤差でさえ、２進入力信号を基準として半分の最下位ビット誤差を発生するに過ぎない。１進コードでは、（例えば、２５５₁₀＝０１１１１１１１１₂から２５６₁₀＝１００００００００₂２への変化で例証されるように、２進とは違って）全部１の連続コードから全部０の隣接コードへ変わることは無いので、１進法のディジタルスピーカでは、そのようなディジタルパターンの変化に関わる過渡事象は存在しない。変換器はすべて同一で各々が単位重み（すなわち、出力の最小増分変化（すなわち１ビット）に必要な出力のみを発生すればよいだけ）を持っているので、変換器は低電力装置で、各変換器は同一であるので、安価で製作が容易で且つ沿端効果と無関係であり、これこそが必要とされている全てである。いずれの変換器も同一電力レベルを正確に処理するので、大幅に異なる電力レベルで作動する整合装置に関わるエンジニアリング上の問題がない。ディジタルサンプリングレートと無関係に、各変換器が正弦状音響出力波形の各サイクルでターンオンおよびターンオフするのはせいぜい１回なので、出力変換器は再生しようとする音響信号帯域を大幅に越える帯域を有する必要がない。変換器に必要な製法は、ディジタルスピーカに必要な分解能（ビット数）とは無関係である−高い分解能にするには、同一装置を１個追加するだけである。本発明の主題である１進ディジタルスピーカシステムは、Ｍ個の変換器がターンオンされることによって発生する圧力が、１個の変換器がターンオンされることによって生じる圧力のＭ倍であることにより、作動するのである。入力ディジタルコードがＭという数を表すときにＭ個の変換器がオンになるので、出力音圧は入力信号の忠実な表現物である。出力変換器では二進（あるいはこれより高次のコード化）は使用されないので、１進コード化スピーカは、出力変換器における２進以上のコード化に起因する前述のひずみ発生問題を被ることはない。音は縦波で、圧力の増減を要するので、実際問題として、正と負の両方の圧力変化を提供することが好ましい。圧力変化は、別個の正圧ならびに負圧変換器、または、バイポーラ式に駆動される同一変換器によって提供される。無音状態を再生する場合は、すべての変換器をターンオンにする。正圧を発生する場合は、変換器の前面がオフ状態に対して外側に動かされる。２進１進デコーダの出力からの別個の１進数字信号が正圧と負圧とを表している場合、これらの信号を正圧および負圧発生変換器に別々に賦与することもできるし、もしくは、１進信号対で１つずつ駆動するように、プッシュプルまたはバイポーラ式にそれぞれの変換器を駆動することができる。或は、２進１進エンコーダから２進入力信号の符号ビットを省略して、エンコーダの（正の）１進出力によって駆動される音響変換器から圧力パルスの極性を制御するように単独で使用してもよい。この方法も、任意の分解能のディジタルスピーカに必要な変換器を２要素減らす。この種の実用的なディジタルスピーカでは多数の変換器が必要である。例えば、８ビット２進入力を扱う場合には、２５６段階の音圧レベルを表現する必要がある。レベル０は圧力を要しないので、このレベルについては変換器は必要ない。従って、この例では２５５個（最大）の変換器が必要である。圧力の正または負の単位ステップである１進数字信号対、または、符号制御ビットとユニポーラ１進数字信号によって、変換器を各々バイポーラ式に駆動する場合には１２８個の変換器で足りる。一般に、ｎビット２進入力を扱うシステムに必要な変換器の個数は、前述のバイポーラ駆動方の平均を採用するか否かにより、２ⁿ−１個か、２^n-1個である。この目的のために別々の変換器を使うことも可能ではあるが、コストを削減して製造の複雑さを緩和するためには集合変換器を利用した方が有利であろう。例えば、静電形変換器を利用する場合、物理的な変換装置上に、別個の１進信号との別個の接続口を備えた、面積が相等しい多数の電極を作成することが可能である。圧電形変換器を利用する場合は、１個の圧電材料を多数の、面積が相等しく且つ別個の１進ディジタル信号に別々に接続するための電極を各々が備えている領域に分割することができる。同様に、電磁形変換器の場合、装置磁界内で同一アンペアターン効果を各々が生じ、それぞれ別個の１進ディジタル信号に接続される接続ワイヤのセットは、やはり変換器配列となる。更には、これらの配列構造体はいずれもバイポーラ式またはプッシュプル式に運用できるので、配列の各変換器要素が、２個の別個の１進数字信号への個別接続、または、１進ディジタル信号および正または負の出力圧を発生するための符号制御ビットへの個別接続を有する。そのような全ての配列構造の大きな利点は、複数の同一構成要素が欠かせないという点で、これは整合を図り製造を簡単化するのに役立つ。図面の簡単な説明図１は、本発明によりディジタルスピーカの種々の基本構成要素間の関係を示すブロック図である。図２は、ユニポーラ１ビット２進１進コンバータの単純論理を示す。図３は、ユニポーラ２ビット２進１進コンバータの単純論理を示す。図４は、ユニポーラ３ビット２進１進コンバータの単純論理を示す。図５は、３ビットオフセット２進１進コンバータの単純論理を示す。図６は、重みの極性が反対の１進信号対によって変換器をプッシュプル（バイポーラ性）駆動する方法を示す。図７は、３ビット２の補数２進１進コンバータの単純論理を示す。図８は、典型的複雑さの〜（ｎ−１）２ｎ単純論理ゲートを備えたｎビットユニポーラ２進１進エンコーダの基本入出力を示す。図９は、２（２／ｎ）ビット２進１進エンコーダから、ｎビットユニポーラ１進２進エンコーダを組み立てる方法を示す。図１０は、図９に記載の単純付加論理ブロックの一つの詳細を示す。図１１は、バスに接続されてバスコントローラによってプログラミングされる複数個の同一論理モジュールから組み立てられる、基準化可能で拡張可能なバスベースの２進１進エンコーダを示す。図１２は、賦与される特定範囲の入力信号を１進数にコード化する図１１のバス付きモジュールの１個の可能構造を極めて詳細に示す。図１３は、図１１に記載のバスコントローラによって各モジュールが固有にプログラミングされるように、図１１の各モジュールに組み込まれる単純フリップフロップ論理の詳細を示す。図１４は、ほぼ方形の音響パルスを発生するために種々の動的特性を備えた音響変換器の、一例としての１進信号波形と関連適合駆動波形を示す。図１５は、１進信号と符号付き（極性）信号から線形ランプＰＷＭ波形を生成するディジタルパルス変調（ＰＷＭ）システムの単純化論理を示す。図１６は、図１５に記載のシステムの構成要素であるカウンタと振幅比較器の従来の相互接続方法を示す。図１７は、図１６に記載の相互接続パターンを備えた図１５の回路によって生成される典型的なＰＷＭ波形を示す。図１８は、図１５のカウンタと振幅比較器の改良相互接続方法を示す。図１９は、図１５の回路に適用されるときに図１８の相互接続パターンによって生成される改良ＰＷＭ波形を示す。図２０は、ダイナミクスが慣性に支配される変換器の二重両極インパルス駆動用単純論理回路を示す。図２１は、図２０に記載の回路の典型的波形を示す。図２２は、多数の音響変換器の広範囲に及ぶ配列によって引き起こされる時間遅延問題を示す。図２３は、音響変換器を一次元ではなく二次元に配列することによって音響変換器の配列を更にもっと小型にする方法を示す。図２４は、音が通り抜けられるように各配列間に間隙を設ける場合、複数の二次元変換器配列を三次元に積み重ねて更に小型な音源を作成する方法を断面図で示す。図２５は、図２４と同様な装置を示す平面図である。図２６は、隣接信号レベルに対応する変換器が隣り合うように各々配置された小型二次元変換器配列を示す。図２７は、変換器配列の中の聴取者と各変換器の間の異なる経路長を示す。図２８は、聴取者一変換器間経路長差異を補償するために、配列内の各変換器に信号遅延差を与える方法を示す。図２９は、図２８に記載の遅延システムをどのようにして動的または静的に可変且つプログラミング可能にできるかを示す。図３０は、入力信号の最上位非ゼロビットを選択して、それらを多数の１進変換器に与え、所望の入出力関係を維持し、最高可能分解能を維持するシステムをブロック図の形で示す。図３１に、本明細書に記載の本発明ならびに考案の大部分を組み込んだスピーカをブロック図の形で示す。発明を実施するための最良の態様図１に本発明の基礎となる技術革新を示す。音圧波形を表す或る種のディジタル入力信号は、ｎ本の入力信号経路上の入力バッファ１の装置によって受信される。ディジタル信号の数字コード様式はいずれであってもよい（例えば、直列式または並列式の、２進コード、１０進コード）。説明のためにのみ、入力信号の極性を示す符号ビット１個を含むｎビットの２進コード入力信号を想定するが、本発明はこの入力形式に限定されるものではない。入力バッファ１は、入力信号に均一なインピーダンスを提供し、いずれか必要レベルの変換および／または直並列変換を実施した後に、エンコーダ２にｎ個の並列２進ビットを提供する。エンコーダ２は、このｎビット二進入力コードをＮ個の１進信号にコード化するが、そのうちの１個は残りのＮ−１個の信号の正負を示す１進符号すなわち極性信号で、Ｎ＝２^n-1であり、コード化の主たる機能は、ｎビット入力信号の大きさ（正）がＭであるとき、Ｎ−１個の符号なし１進信号のうちのＭ個がターンオン（すなわち論理１）され、残りがターンオン（即ち論理０）されることである。エンコーダ２からの符号信号を含むＮ個の出力信号は変換器ドライバ３に賦与され、変換器ドライバ３はエンコーダ２からのＮ個の１進信号を、図１で集合的に４で示され変換器ドライバ３と接続されているＮ−１個の音響出力変換器を個別駆動するのに適した電流、電圧、パルス形状、ならびに極性を備えたＮ−１個の信号セットに変換する。Ｎ−１個の信号セットの各々は、Ｎ−１個の変換器全部で（図示されていない）共同帰線を共用する単一バイポーラシグナルであってもよいし、或は、プッシュプル信号対であってもよい。実質的に各々が他と同一なＮ−１個の音響出力変換器のセット４は、電気駆動信号を、振幅と入力符号ビットで表される極性とを各々が備えた均質な音響パルスに変換する。エンコーダ２の機能は、ディジタル入力信号の大きさがＭのときにＮ−１個の符号無し１進信号のうちのＭ個をアクティブにすることである。Ｍ個の符号無し１進信号は放射される音響パルスの大きさが各々ａとなり、変換器の配列からの総放射振幅はＭ×ａ＝Ａとなる。このように、図１に記載のシステムからの総出力音圧の極性は、入力信号ならびにディジタル入力信号の大きさがＭのときの振幅Ｍ×ａの極性と同じであるので、変換器の個数Ｎ −１に応じて、いくらかの量子化雑音があるとはいえ、ディジタル電気入力信号を忠実に音として再生する。入力バッファ１は分かりやすいので詳しくは説明しない。１進ディジタルエンコーダ２は、適切に接続されたゲート、プログラム可能な論理デバイス、読出専用メモリのルックアップテーブル等の、ディジタル電子工学の当業者に周知の標準的な方法で運用される。実施されるデコーディング機能の定義を、符号付きｎビット２進入力のケースで説明する。エンコーダ２は、Ｎ＝２^n-1のときに、ｎ個の２進入力ｂ₀、ｂ₁、ｂ₂...ｂ_n-1、と、ｎ個の出力ｕ₀、ｕ₁、ｕ₂...ｕ_N-1、とを有する。出力ｕ₀は１進符号付き出力信号であり、大きさをコード化する残りＮ−１個の出力の１進出力数を正で運用するか負で運用するかを指定する。出力ｕ₀は次のように定義される：ｕ₀＝ｂ_n-1、但し、２進入力ｂ_n-1は入力信号の符号ビット。残りのｎ−１個の２進入力ｂ₀、ｂ₁、ｂ₂...ｂ_n-2は、符号無し２進数であり、その大きさＶは０から２^n-1＝Ｎ−１にわたる。残りのＮ−１個の１進出力ｕ₁、ｕ₂...ｕ_N-1は、次のように定義されるＶ＜ｉであればｕ₁＝０、そうでない場合、０＜ｉ＜Ｎであればｕ₁＝１従って、（＜１である）Ｖ＝０ならば、１進出力はすべてゼロである。そうではなく、入力２進の大きさ＝Ｖ、但し０＜Ｖ＜Ｎ、の場合は、値１のＶ個の１進出力となる。従って、符号ビットは入力ビットｂ_n-1から出力１進符号付ビットｕ₀にそのままトリビアルに渡される。残りの回路機構は基本的に n-1 個のユニポーラ２進１進エンコーダを実現する。図２にトリビアルな１ビットユニポーラ２進１進エンコーダを示し、図３には２ビットバージョンの、図４に３ビットバージョンのユニポーラ２進１進エンコーダを示す。図５に、３ビットオフセット２進１進エンコーダ５を示す。このケースには、そのような入力符号ビットは存在しない。その代わりに、２進コードをバイポーラ信号（オフセット２進コード）として実施する場合には、出力音圧ゼロを表すコードを定義しなくてはならない。３ビットオフセット２進システムの場合、これは通常、０１１₂または１００₂で取られる。コード１００₂を０と想定した場合の１進信号へのコード化方法を下記のテーブルに示すが、１進信号のいくつかは正圧出力を表し、いくつかは負圧出力を表している。ｉ／ｐの欄にアナログ入力値の対応１０進数値も示す：この真理値表で、ｉ／ｐは１０進法で与えられてバイポーラ入力信号のレベルを表しており、ビット０から２は２進の同じものである。１進数字出力ｏｐ１からｏｐ４は負圧変換器を駆動するのに利用され、１進数字出力ｏｐ５からｏｐ７は正圧変換器を駆動するのに利用される。この真理値表から分かるように、正圧出力ｏｐ５からｏｐ７のどれか一つでもオン（値１）のときは負圧出力ｏｐ１からｏｐ４はいずれのオン（値１）でない。このように、例えば、ｏｐ１とｏｐ５と、ｏｐ２とｏｐ６と、ｏｐ３とｏｐ７を組み合わせて、それぞれ極性が逆のバイポーラ圧力変換器を駆動する対にしてみれば、変換器が、表中のコードに基づいて、正と負の出力間の相互干渉なく、正または負の圧力ステップを適正に発生できることが分かる。すなわち、いずれかの変換器が値＝１の正の信号と負の信号によって同時に駆動されることはありえない。従って、所要変換器数は、各々の１進出力を個々の変換器の駆動に利用する場合のほぼ半分にできる。図６から、エンコーダ５の出力対を音響変換器にどのように応用すればバイポーラ駆動が実現されてバイポーラ圧力波出力が提供されるか分かるであろう。前述のようにｏｐ１とｏｐ５を対にして１個の変換器を駆動し、同様に、ｏｐ２とｏｐ６、ｏｐ３とｏｐ７を対にする。ｏｐ４は、対を構成するための整合正圧信号が利用できないので、付加変換器７のユニポーラ駆動に使用することもできるし、単に全く使用しないでおくこともできる。このことは２進入力から１進出力を導き出す場合に当てはまる。理由は、２進コードは常に偶数レベル（すべて２の累乗）であり、その内の１個がゼロを表すのに使用されるので、正レベルと負レベル間で均等に分けられない奇数となるからである。従って、一般に、ｎビットのオフセット２進入力では、２ⁿ−１個の１進ディジタル出力がエンコーダから出されるが、そのうちの１個は対を作ることができず、２ⁿ−２個の１進信号となる。次いで、これらは２^n-1−１対に構成され、場合によっては何らかの変換器駆動回路機構を経由して、同数の音響変換器に賦与される。オフセット２進に代わるものは、（一般に現代ディジタルコンピュータが当該コードの演算を楽にするために符号付き整数を表すのに使っている）２を補数とした２進である。２の補数１進バイポーラエンコーダの真理値表を下に示す：図７にこの真理値表の簡単な実現方式を示すが、この図は、たった２レベルの単純なゲートで変換が行われることを重ねて示すものである。図７でｎｉという記号が付けられているゲートは、エンコーダから全部のパスの入力と出力間の伝搬遅延のバランスを均等にとるのに利用される単純な非逆転ゲートである。実際のディジタルスピーカでは、おそらく８ビット以上の２進数をコード化する必要がある。かくしてエンコーダの複雑さは大幅に増し、それによってゲートの数も増加する。個々のゲートを極力シンプルにしておこうとすれば、ゲーティングのレベルも増える。エンコーダによる絶対的な総ゲート遅延は、全体で１msec 未満であれば、通常は重要でない、という点に注意されたい。理想的なエンコーダでは全部の出力が同時変更するので、重要なのは、それぞれの入力−出力パスの相対的遅延である。そのような状態には、入力と各出力の間のゲーティングのレベルを同一に保つことによって、かなり近づくことができる。例えば、図７から、入力と出力の間の各パスが正確に２個のゲートを横切っていることが分かるであろう。ｎｉ（非逆転）と記された４個のゲートは、このパス長整合を提供するのに利用され、他の論理機能は有していない。エンコーダ用の前述の論理回路は、いずれも標準的な方法で最適化でき点に注意されたい。提示された回路は、単に説明のためのものであり、使用されるゲートの数を最小にしようとするものではない。前述のようにバイポーラエンコーダへの拡張は自明であるので、以下ではユニポーラエンコーダのことだけを考える。直送式ユニポーラ２進１進エンコーダの単純ゲートの数は、コード化されるユニポーラ２進入力のビット数に対してほぼ指数的に増加するので（ｎビットユニポーラ２進の場合、単純ゲートの個数は〜（ｎ−１）．２ⁿ個）、コード化システムの複雑さを緩和する方法を見つけるだけの価値はある。ユニポーラ１進コード化方式の要件は、表わされたディジタル入力数の大きさがＭである場合はＭ個の１進出力がオンでなくてはならない、ということである。図８を参照して、ｎビットユニポーラ２進入力デコーダ８、但しｎは偶数、を考えてみよう。ｎ個の入力信号は、ｎ／２ビットが２セットあると考えられる。２ⁿ−１個の出力と仮想０出力は、２^n/2個の出力が２^n/2セットあると考えられる（２^n/2×２^n/2＝２ⁿであることに注意）。直送式ｎビットエンコーダの位数は（ｎ−１）．２ⁿゲートになる。図９に記載の方式では、ｎ個の２進ビット１１を相等しく分けあう２個のｎ／２ビットエンコーダ９と、論理ブロック１０の小さな追加的単純ゲート、とを利用する。この例の論理ブロック１０は、全部で２^n/2個あるうちのたった４個しか記載されていないのだが、各々２^n/2−１個の１進出力を駆動し、それぞれ１個の出力をオンする同数の標準入力を備えている。また、２^n/2個の論理ブロック１０の各々には、ALL という入力が設けられており、ＯＮのときには論理ブロックの全出力をターンオンする；また、対応出力をターンオンできる標準入力が存在する場合にＯＮに設定されなくてはならないＥＮＡＢＬＥという入力も設けられている。図９の記載の相対位置の２^n/2個の論理ブロック１０の各々からの２^n/2−１個の出力に加え、上位エンコーダ９からの２^n/2−１個の１進出力が使用される。ひとまとめにして考えると、ｎビット２進１進エンコーダに必要な出力の合計個数は次のようになる。２^n/2−１＋（２^n/2−１）．（２^n/2）＝２ⁿ−１ｎ／２ビットエンコーダ９の各々の位数は（ｎ／２−１）．２^n/2ゲートであるので、それらのうちの２個は〜（ｎ／２−１）．２^n/2+1ゲートとなる。これはｎビットエンコーダのゲート数よりはるかに少ないの可能性がある。例えば、ｎ＝１０（優れた音質のための妥当値）であれば、（ｎ−１）．２ⁿ＝９２１６が標準的１０ビット１進エンコーダのおおよそのゲート数であるのに対し、（ｎ／２−１）．２^n/2+1＝４．２⁶＝２５６が標準的５ビット１進エンコーダのおおよそのゲート数であって、これを対にした場合に必要なゲート数はわずか５１２で、９２１６をはるかに下回る。このように、当該方法で製作されるエンコーダははるかにシンプルで且つ複数の同一装置を使用しているので（この例では、ｎ／２ビットエンコーダのうちの２個）、そのコストが大幅に削減されうる。この分解方式は、説明のためにここに記載されているｎから（ｎ／２×２）への方式に限定ものではない。入力ビットは他の多数の方法でグループに分割するでき、ゲート数の節約と全体複雑度の緩和を実現する。ｎが３の倍数であれば、ｎ個の入力ビットをｎ／３ずつ３グループに分割することもでき（例えば、ｎ＝１２であれば、位数が（１２−１）．２¹²＝４５０５６の代わりに、３個の４ビットエンコーダを使うことができる）、一般的には、ｎがｋの倍数である場合、入力ビットはｎ／ｋずつｋ個のグループに分割できる。図１０に、ALL およびENABLE 関数を提供する特別ゲートを備えた、ｍ入力論理があるブロック１０を示す。ｍ入力論理ブロックには、約２ｍ個の単純が必要である。要求されるゲーティングはごく単純である。そのような装置が多数必要であるので（前述の例では、１０ビット２進入力は５ビットずつ２グループに分解され、１グループは、各々３２個の出力を備えた３２個（＝２⁵）の論理ブロックが必要）、それらの単位コストは大幅に削減される。ｎビット２進１進エンコーダを実現するための別の方式を模式図的に図１１に示すが、図中、ｎビット２進入力信号１２はバスコントローラ１３を介して共通データ・制御バス１４に賦与され、共通データ・制御バス１４には１５で示されている１連のｒ個の同一エンコーダサブモジュールｍ₁、ｍ₂、ｍ₃、．．．ｍ_rが接続され、それぞれの同一エンコーダサブモジュールは同一エンコーダ１６で示されているＧ₁、Ｇ₂、Ｇ₃、．．．Ｇ_rにグループ分けされたｐコード化１進出力を備えている。バス構造の性質により、可変数の同一モジュール１５がバス１４に加えられ、可変ビット幅２進１進コード化方式が提供される。稼働中、バスコントローラ１３は、電力投入時もしくはリセット時に、制御・データバス１４を介して全部のモジュール１５を初期設定して、それぞれに固有のアドレスを与えてる。この初期設定の後、１２でバスコントローラに与えられたｎビット２進データは全部のサブモジュール１５に同時に渡され、（前述のようにバスコントローラによって初期設定された）各モジュールのアドレスに応じて、モジュール１５の各々は対応範囲のｎビット２進入力信号値をｐこの１進出力にデコーディングし、全体としてｐ．４個の１進出力となる。１実施例において、ｐは２の整数累乗、例えば、ｐ＝２^q、であって、サブモジュール１５は図１２に記載されているように実施される。図１２では、バス１４のｎビット２進入力データセクションはビット２１と２２から成る２グループに分割されているように見え、グループ２１はバス１４のｑ個の低位データビットを具備し、グループ２２はバス１４のｎ−ｑ−１個の高位データビット（データ符号ビットを除く）を具備している。ｑ個の低位データビット２１は、１ビットユニポーラ２進１進エンコーダ１８に送られ、そこでｐ個の出力１進信号に変換され、次いで２３にて論理ブロック２０の入力ｕｉｎに接続される。論理ブロック２０は、その入力ｕｉｎのｐ個の１進信号２３と、その出力ｕｏｕｔのｐ個の１進信号の間のスイッチとして作用し、２本の入力ライン AllとＥｎａｂｌｅによって制御される。入力Ａｌｌがオン（論理１）の場合、ブロック２０への他のすべての入力と無関係に、ｐ個すべての１進出力１６がターンオンされる。入力Ｅｎａｂｌｅがオンの場合、ｐ個の１進出力１６の各々はｐ個の１進入力２３のうちの対応するものの状態をとり、直通ゲーティング機能を提供する。最後に、ＡｌｌもＥｎａｂｌｅもオンでない場合、ｐ個の１出力１６はすべてターンオフされる。バス１４の（データ符号ビットを除く）ｎ−ｑ− １個の高位データビットはラッチ１７と振幅比較器１９とに接続されている。ラッチは制御ブロック２５からの信号によって制御され、制御ブロック２５はバス信号２４によりデータ・制御バス１４に接続され、それにより以下に説明（ならびに後で説明される図１３に記載）されているメカニズムを介してバスコントローラ１３がシステム初期設定時に各ラッチ１７に一意的な値をロードするのを助ける。稼働中、初期設定後に、ｎ−ｑ−１ビットの振幅比較器１９の入力Ｂに供給されラッチ１７に記憶されるｎ−ｑ−１ビットの値は、振幅比較器１９の入力Ａに供給されるデータ・制御バスの（符号ビットを除く）上位ｎ−ｑ−１データライン上の値と連続的に比較される。比較器１９のＡ＞Ｂという出力は論理ブロック２０の入力ＡＬＬに接続され、比較器１９のＡ＝Ｂという出力は論理ブロック２０の入力Ｅｎａｂｌｅに接続される。この回路機構の正味効果は、２進入力信号の値が、（そのビットの重みも考慮に入れながら）ラッチ１７に保持されている値より小さい場合には、サブモジュール１５のｐ個の１進出力はいずれもオンにならない、というものである。２進入力信号の値が、（そのビットの重みも考慮に入れながら）ラッチ１７に保持されている値より大きい場合には、ブロック１５のｐ個の１進出力はいずれもオンになる。最後に、２進入力データが、（そのビットの重みも考慮に入れながら）ラッチ１７に保持されている値に相等しい場合には、エンコーダ１８によって残りｑ個の低位ビットがｐ個の１進出力にコード化される。ｒ個のそのようなサブモジュールが、その対応ラッチ１７で別々の値にプログラミングされた状態でバス１４に接続されるのであれば、全体としての装置は必要に応じてｎビットの入力値をコード化してｐ．ｒ本の１進出力ラインに供給する。この構成の長所は、同一モジュール１５の数をと入力ビットｎの数を増大できる、単純性とモジュール性と拡張性である。図１３に、並列バス構造上の多数の同一モジュールの相互接続を可能にし、それらがハード配線された固有の識別コードを具備していないとしても、それらの各々を独立に制御する手段を提供する、一般的な方法を示す。図１３で、２７は、例えば図１２のデータ・制御バス１４と同様に、多数のモジュールを並列に接続するためのデータおよび／または制御バスを表す。バス２７のラインの１本を２６および３２として別々に記載する。ラインは３５で示されているようにバス上の各モジュール接続位置で分かたれている。バスコントローラ方向のバス末端（例えば、図１２の１３）は３３で示されており、その方向からの制御ライン２６は標準的なＤ型フリップフロップ３０の入力Ｄに接続されている。Ｄ型フリップフロップ３０の出力Ｑは、バス上の次のモジュールに向かってバスコントローラからバスのライン３０を駆動するように接続されている。フリップフロップ３０のクロックならびにリセット制御入力は、２９と２８で示されるような適切なバス制御ラインに接続される。モジュール内のライン３１が論理１である場合は、そのモジュールは（図示されていないがライン３１によって制御されるモジュール内の回路機構により）必ずバスライン２７上のプログラミング情報に応答するが、そうでない場合にはそれを無視する。稼働時、各々が図１３に記載されている制御回路を備えたバス２７上の全部のモジュールを別個に独自に制御するには、（図１３に記載されていない）バスコントローラは、全部のモジュールのフリップフロップ３０をクリアするリセット信号を最初にライン２８に出力し、次いで、バス上の第一モジュールだけに接続しているＤｉｎライン２６上に論理Ｈレベルを置く。それからバスコントローラは各フリップフロップ３０に刻時する１個のクロックパルスをクロックライン２９に出力する。フリップフロップ３０は前もってリセットされており、バス上の第一モジュールを除く全てはバスライン３２上の前述のフリップフロップ３０の出力Ｑからの入力信号Ｄを受信するので、バス上の第一フリップフロップ３０だけが論理１で刻時し、残り全部は論理０で刻時する。この時点で、バスコントローラは、Ｄｉｎ制御ライン２７に論理０を置き、第一バスモジュールのために一意的に予定されたいずれか必要制御信号を出力する。自己のライン３１が前述の論理Ｈレベルであるモジュールはモジュール１だけとなるので、モジュール１だけが制御情報に応答する。その後、バスコントローラはＤｉｎ制御ライン２６の論理０を維持し、連続的なクロックパルスをライン２９に出力する。連続的クロックパルスは、或るモジュールのライン３１上の論理Ｈレベルを次のモジュールのフリップフロップ３０にシフトアウトする一方で、論理ゼロを随所にシフトインする効果があり、その全体構造はシリアルシフトレジスタと同様に作用する。バスコントローラは、そのように形成されたシフトレジスタ構造にその時点で単一パルスを保持しているその制御ライン３１によってその時点で賦活されている１個モジュールにプログラミングおよび制御情報を、連続するクロックパルス間に出力する。所望であれば、バスコントローラは、バス上の最後のモジュールのライン３２に接続される予備線路を介して（バスコントローラから離れた）制御バスの遠端に更に接続してもよく、このように、バスコントローラはシフトレジスタ内で桁移動されたパルスの出現を待つことによってバス上の全部のモジュールがプログラミングされているかどうか判断することが可能で、また、そのような存在モジュールの個数をカウントすることもでき、このことはフレキシブルなプログラム可能性が望まれる可変モジュール式構造においては有用である。図１の変換器４はディジタルスピーカ内の電気信号から外部サウンド（音響）パワーを発生するものであり、変換器ドライバ３は出力変換器の効率を考慮しながらディジタル信号レベルを所望の音響パワーを発生するのに適した電力レベルに上げなくてはならない。必要なレベルは、例えば圧電形、静電形、ムービングコイル磁気形、磁気抵抗形といった、使用変換器の形式によって異なる。ディジタル論理の用語では、変換器ドライバ３は単にパルス増幅器である。実際的な用語では、それらはある種のパルス整形を行って、変換器４の伝達関数を補正し、ほぼ方形な音響パルス形状を維持するように要求される場合もある。しかしながら、Ｎ個の出力変換器を備えたディジタルスピーカの総出力音響パワーはＰ＝Ｎ× ｐ、式中、ｐは単一変換器の出力音響パワー、であることに注意しなければならない。従って、例えば約１ワットの音響パワー（１００ワットの電力で駆動される従来のムービングコイル形Ｈｉ−Ｆｉスピーカのそれと同等）が要求される場合、約１０２４個の変換器を備えた１１ビットディジタルスピーカでは、それぞれの変換器からｐ＝約１ｍＷの出力が必要である。そのような電力レベルは論理ゲートから直接に容易に入手できる。低効率な（例えば約１％程度の低さ）電気音響変換器を考慮に入れても、依然として変換器１個あたりの必要駆動電力は約１００ｍＷに過ぎず、これは例えば５Ｖ、２０ｍＡで作動する標準的なバッファ論理ゲートで容易に対応できる。従って、適切に選択された標準的な論理構成要素から直接に駆動される変換器アレイ構成要素を実用的なディジタルスピーカに備えることができる。５個の電気波形３６、３７、３８、３９、４０を２水平軸方向の時間の関数として図１４に示す。３６は符号情報と組み合わせた後の、２進１進エンコーダから得られる典型的なバイポーラ１進電気信号であり、本発明の主題であるディジタルスピーカの１個の変換器からの所期の出力圧に対応するものである。記載されている波形部分に含まれているのは、時間０と時間Ａまでのゼロ圧デマンド期間、時間Ａから時間Ｂまでの一定正圧デマンド期間、更に別のＢからＣまでのゼロ圧デマンド期間、その後のＣからＤまでの一定負圧デマンド期間、更にその後のゼロ圧力デマンドである。最初の取組みとして、変換器のダイアフラムは、一定速度で一定の圧力を発生し、ゼロ速度でゼロ圧力を発生するように振動しなくてはならず、従って波形３７は、図３６に記載の圧力プロファイルを発生するための変換器の時間に伴う必要速度プロファイルを示すものである。変換器への入力ドライブ電圧または電流波形は、変換器ダイアフラムに発生する力に相応するという、一般的な変換器に概して当てはまる単純前提をたてた。音の発生で振動される空気の抵抗によりダイアフラムの優勢反力に抵抗性と粘性がある変換器の場合、（恐らく縮尺を別として実質的に３６と同じ）波形３７が、３６の所期の圧力波形を達成するのに適した力−時間プロファイルであり、そしてまた、適切な電気駆動波形でもあるので、この場合は基本的にはパルス波形は必要ない。ダイアフラムの優勢反力が、ダイアフラムサスペンションによって発生されるようなダイアフラムのたわみ量に比例する復元力である変換器の場合、波形３８が、３６の所期の圧力波形を達成するのに適した力−時間プロファイルである。波形３８は、ＡとＢ、および、ＣとＤの間の逆勾配一定傾斜部分と、それ以外の区間のゼロ傾斜一定レベル部分から構成されているように見えるが、このような一定勾配は力の線形増加、従って時間に伴う変位、に符合するものであり、これらの期間のあいだほぼ一定な圧力が出力されるからである。ダイアフラムの優勢反力が、変換器の可動部品の質量と連行空気による慣性のものである変換器の場合、波形３９が、３６の所期の圧力波形を達成するのに適した力−時間プロファイルである。波形３９では、時間Ａ‘で終わる短期正駆動力が時間Ａで発生されて変換器の移動質量に正の運動量インパルスを与え、その後、質量は時間Ｂまでほぼ一定な正の速度で惰行するが、時間Ｂ’まで短い負のインパルスが与えられることによって急速に落ち着き、その後、時間ＣからＣ‘まで、移動質量に負の運動量インパルスを与える短い負のインパルスが与えられ、時間Ｄまで実質的に一定な負の速度で更に惰行する期間があり、短い正のインパルスが時間ＤからＤ’まで印加され、再び移動質量を静止させる。優勢力が前述の３タイプのいずれかの組合せであるような混合ダイナミクスの変換器の場合、必要に応じて方形の音圧出力パルスを発生するために、例えば図４０に記載されているような、３７、３８、３９の適切な線形組合せである複合駆動波形を利用することもできる。波形３７は、標準的なパルス増幅器で高電気効率で発生できる。波形３８も、以下の方法で適切な高さの周波数パルス波形のパルス幅変調（PWM）手段によって高電気効率で発生できる。ｋビット２進カウンタ４２のクロック入力に５２にて並列２進出力ＱＲを供給した後、ｋビット２進振幅比較器４３の２個の並列２進入力のうちの１個（この場合はＢ）に供給する高周波クロック発生器４１を具備する、新奇なディジタルパルス幅変調ランプ波発生器を図１５に示す。クロック４１にはディジタル分周器４４も接続されており、５１で示されている４４の出力ｄは、ＡＮＤゲート４５の２個ある入力のうちの１個に接続されている。例えば図１４の３８に記載されているランプのように整形しようとしている４７で示されている１進信号Ｕ_nは、ＡＮＤゲート４５の他方の入力に接続されているので、結果として、Ｕ_nが論理１の場合、分周器４４のｄからのクロックパルスはＡＮＤゲート４５の出力から供給され、Ｋビット２進アップ／ダウンカウンタ４６のクロック入力に接続されており、そうでない場合はＡＮＤゲートの出力は論理レベル低である。アップ／ダウンカウンタ４６のアップ／ダウン制御入力は、ディジタルスピーカの回路機構の符号ビット（または１進符号信号）に接続され、その入力にクロックパルスが到着したときにカウンタ４６でカウントアップするかカウントダウンするかを決定する。カウンタ４６の入力ｒｅｓｅｔは、賦活時に半フルカウントするようにカウンタを設定するように構成されていて（例えｋが１０で、４６の最大計数１０２３₁₀＝１１１１１１１１１１₂（２進）であるとすれば、カウンタを５１１₁₀＝０１１１１１１１１１₂に設定するようにｒｅｓｅｔを構成できる）、４９に示されている外部信号Ｒｅｓに接続される。外部信号Ｒｅｓは、例えば、システム初期設定の時、あるいは場合によっては１進出力Ｕ_nからの所望の出力信号がゼロであった別の時に、バスコントローラ１３から出力してもよい。アップ／ダウンカウンタ４６のｋビット並列２進出力QIは比較器４３の並列２進入力Ａに接続され、比較器４３が４２の出力ＱＲの振幅を基準として４６の出力の振幅を連続的に判定して、比較器４３の出力A> Bで、ＱＩ＞ＱＲの場合には論理レベル低となるようにしてある。データの同期化の詳細は簡単明快にするために記載しない。この論理回路機構の効果は、リセット時の後（すなわち、回路ブロックの外部から２にＲｅｓパルスが送られた後）でありながらＵ_nが論理レベル低のままであるときに、カウンタ４６が半フルカウントで静止したままであるのに対し、カウンタ４２は周期Ｐ＝２^k／ｆ、但しｆはディジタルクロック４１の周波数、で、そのｋビット計数範囲を循環しており、従って、４３の出力Ａ＞Ｂから出ている５０で示される出力ＰＷＭは、論理レベル低にてその時間の半分を、論理レベル高で半分を正確に費やす。従って、この出力５０は、周期Ｐとマークスペース率１：１を有している。この状態から開始すると、Ｕ_nが論理レベル高になると、入力Ｓｉｇｎの状態に応じて、カウンタ４６は分周クロック信号５１によって決定された一定の率でその所期半フルカウントからカウントアップまたはカウントダウンを行うので、カウンタ４６からＱＩの配列２進で得られる瞬時出力値Ｖは、毎秒ｆ／Ｄ回、但しＤはクロック分周器４４の分周比、の割合で時間と共に線形に変化する。カウンタ４２のカウンタレートｆがｆ／Ｄに照合される場合（すなわち、Ｄ＞＞１）、Ｖはカウンタ４２の周期Ｐにわたって実質的に一定であると推測でき、その場合、ＰＷＭ信号は、周期の一部Ｖ／（２^k−１）、但し０≦Ｖ≦（２^k−１）、の高さであって、これはまさに信号５０を値Ｖの線形パルス幅変調表にするのに必要な条件である。条件Ｆ＞＞ｆ／Ｄに該当していない場合でも、回路は依然として出力５０で線形パルス幅変調信号を発生していることが分かる。Ｕ_nが論理１であるときに時間に伴って値Ｖが（Ｓｉｎｇが論理レベル高にあるか低にあるかに基づいて）増加または減少するので、Ｕ_nがオンのときは、（周期Ｐ以上に長いあいだの出力５０の平均の回数である）ＰＷＭ出力５０の有効値は線形ランプ波であり、Ｕ_nがオフのときは、クリーンな方形ディジタル音響出力パルスを発生するためのばね制限変換器を駆動するために、図１４の３８で示されたタイプの波形を発生するのに必要な条件である、静止値である。実際には、追加的な回路改善が有効で、その一つは、カウンタ４６をデッドエンドカウンタに構成して、カウンタが最大または最小計数に達した時点でロールオーバーするのではなく、計数方向（前進または逆進）が反転して次のクロックパルス出現するまで、その終端計数値を残すようにすることである。図示されているように、カウンタ４２に利用するものとしてカウンタ４６のクロック入力ｃｌｋを同一クロック４１から出すことは、安定性を助けるものではあるが、必須ではない。ディジタルスピーカ入力データサンプリングクロックでクロック４１を同期化することによって、あるいは、それとは別に、コントロールバスの入力データワードの値がゼロであるときに入力Res４９を高レベルにすることによって、この回路のディジタルスピーカ装置に更なる安定性を達成できる。また、このディジタルスピーカ装置では、Ｔ＝２^KＤ／ｆであるカウント４６のフルカウント周期が、通常、低遮断周波数２０Ｈｚで２５ｍｓである、スピーカの高忠実度再生が望まれる最低周波音響信号の半分の時間以上であることが必須である。ディジタルスピーカに当該ＰＷＭ発生器を応用する場合、回路成分４１、４２、４４は、別個の１進出力Ｕ_nに各々割り当てられる多数の個別PWM発生器で共有されるので、部品が大幅に削減されることに注意されたい。パルス幅変調（PWM ）波形を生成する当該ディジタル方法は、ディジタルスピーカ以外にも、ＰＷＭが有用であるケースに用途があることに注意されたい。 PWMシステムの共通要求項目は、最終出力駆動波形の高周波スイッチングノイズを減らすための低域フィルタシステムである。そのような低域フィルタは、PWM クロックレートを、低域フィルタを施した出力で再生するのに必要な最高変調周波数に近づけるほど、製作が複雑且つ高価になる。次に、余分な部品を使わずに、図１５に記載されている種類のPWM発生器の周波数速度を最大限にする方法を説明しよう。振動比較器４３に２個のカウンタ４２と４６を相互接続する従来の方法を図１６にもう少し詳細に示すが、図から、ｑ₀、ｑ₁、ｑ₂．．．で示されるカウンタ４６および４２の最下位ビット出力が、Ａ₀、Ａ₁、Ａ₂．．．およびＢ₀、Ｂ₁、Ｂ₂．．．で示される比較器４３の最下位ビットに接続され、残りのビットも同じ順序で、最上位ビットｑ_k-1がＡ_k-1とＢ_k-1に接続されるまで、接続される。この接続方法により、パルス周期２^k／ｆ、但しｆはカウンタ４２のクロック周波数、ｋはそのカウンタのビット数、のPWM出力波形が５０に生じる。一例として、ｋ＝３で、カウンタ４６の出力によって表される（推定静止）値が１０１₂＝５₁₀という単純なケースについて、図１７の５２に、マークスペース率５：３の出力５０での予測波形を５２に示し、カウンタ４２へのクロック入力信号を５１に示し、０、１、２、．．．７、０、等といった各クロックパルスを越えるカウンタ４２のカウント状態をマーキングする。波形５２は、カウンタ４２が最初の５種類の状態０−４のときに、その出力がこの例の値５でのカウンタ４６推定静止より小さく、従って、これらの状態の場合は比較器のA>B出力が論理レベル高となり、その後、カウンタ４２の残りのサイクルで低レベルになる。図の１８に記載の改良仕様の回路では、カウンタ４２のビット出力と、比較器４３のビット入力の間のコネクションのビット順序が逆転されていて、カウンタの最上位出力ビットｑ_K-1が、比較器４３の最下位ビット入力Ｂ₀に接続され、このビット順序逆転は、Ｂ_K-1 に接続されるｑ₀までこれらのデバイス間のもう一方のビット接続にも実施される。このビット逆転には、Ｂ₀がこの比較器入力の最小ビットであるとき、従来のビット順序から見たときに、比較器４３のＢ_i（０≦ｉ＜ｋ）個の入力に見られる計数順序を変えるという効果がある。前述の例に見られる（ｋ＝３で、カウンタ４６の出力の値が５であるときの）実際の計数順序を図１９の５３に示す。改変回路の５０からの結果ＰＷＭ出力を図１９の５４に示すが、５：３という（図１７の５２に示されている）以前の装置と同じ所要平均マークスペース率でありながら、カウンタ４２の１周期の間に、１サイクルだけでなく、３サイクルから構成されている。これは、まさしく低域フィルタリングの苦労を緩和するのに必要とされている作用である。当業者には、PWM出力波形の有効パルス比を向上するこの新奇な技術を、パルス幅変調のあらゆる応用装置に適用でき、本明細書に提示されたディジタルスピーカ発明の用途に限定されるものではないことが明らかであろう。これに関連して、４２と４３の間のビット接続の再配列で本明細書に記載した以外ものも有用であるが、逆ビット配列により全範囲のPWM出力状態に最大数の出力遷移が与えられることが分かるであろう。詳しく述べると、逆ビット配列は５０で出力を発生し、カウンタが半フルカウントのときに各クロックパルスごとにカウンタ４６に遷移するが、これは、５０％すなわち１：１のマークスペース率でのときの、そのような回路からの最大可能出力周波数である。質量制限（慣性優勢）音響変換器を駆動するための、図１４の３９に記載されたタイプの波形を生成するためのディジタル方法を図２０に示すが、図中、５８の１進入力信号Ｕ_nと信号Ｓｉｎｇは、論理１で、Ｕ_n信号の立上り区間のときにいずれかのフリップフロップのＤ入力に刻時し、立下り区間のときに他のフリップフロップに刻時するが、どのフリップフロップがどの区間に応答するかは、Ｓｉｇｎ信号によって決定される。図示の構成では、Ｓｉｎｇが論理レベル低のとき、フリップフロップ５７はＵ_nの立上がり（上昇）区間によって刻時され、フリップフロップ６０が立下がり（下降）区間によって刻時される。Ｕ_nの立上がりおよびに立下がり区間は、フリップフロップ５７と６０のリセット入力Ｒにインバータ５６を介して賦与される（図２１の６５に概略的にその波形が図示されている）５５のクロック信号Ｃｌｏｃｋの立上がり区間と同期するように構成されている。この構成の正味効果は、Ｕ_nが高レベルになったとき（図２１の波形６６参照）フリップフロップの出力の一方が高レベルとなり、次いで６７に示した（Ｃｌｏｃｋの）半クロックサイクルのあいだに０にリセットされ、次にＵ_nが低レベルになったときに他方のフリップフロップの出力がＣｌｏｃｋの半サイクルのあいだ高レベルとなり、その後、６８に示されているよう、また低レベルになる。直接または変換器ドライバ回路機構を介して、図２０に記載されているようにプッシュプル方式で変換器６３を駆動するのに、２個のフリップフロップ出力Ｑ１とＱ２を使用する場合、変換器は図２１の６９に示されている別々の信号によって駆動される。図１４の３９に示されているように、この波形は、慣性優勢音響変換器を駆動してクリーンな音響パルスを発生するのに必要な形その通りのものである。ディジタルスピーカの出力は、滑らかな波形ではなく、多数のパルスが総合されたものであるので、出力には、一般に約２０Hzから２０ＫＨｚとされている通常可聴範囲内でない周波数成分が含まれている。これらの成分は人間に聞こえない明瞭度のものであるので、それらを単純に無視することができる。しかしながら、２０ＫＨｚから６０ＫＨｚの大きな音は、家庭用動物を驚かせたり苦痛を与えたりする原因となるので、そのようなエミッションは極力低減する必要があるだろう。一態様は、出力変換器配列の上に音響低域フィルタを設けて、そのような周波数をその発生個所で直接に吸収することである。実際には約２０ＫＨｚ未満で音響的に透明であるが、約２０ＫＨｚを越えるものに厳しい吸音を発揮する材料により、必要なフィルタリング機能が提供されるであろう。第二の方法は、変換器自体からの高周波放射を最小限にすることである。これは、最高動作周波数のときでも、ディジタルスピーカの（ビットまたは１進数字の点から見て）分解能を出来る限り高く維持することによって達成される。ナイキスト定理によれば、ディジタルサンプルから２０ＫＨｚの正弦波を適切に再生するには、少なくとも４０ＫＨｚの周波数でサンプリングする必要がある。実際問題として、そのように少ないサンプル（すなわち、ナイキストレートでサンプリングした場合は、１サイクルあたり２サンプルのみ）から正弦波を再生できるのは、完全な低域フィルタを利用した場合のみである。ナイキストレートよりもずっと高い割合でサンプリングすれば、フィルタリング要件は大幅に緩和できる。適当に高いサンプリング率でディジタル入力信号を得られれば、ディジタルスピーカのサンプリング率を維持する以上の必要はない。しかしながら、例えば、約４４ＫＨｚでサンプリングされるコンパクトディスクから引き出されるディジタル音響信号で実際のディジタルスピーカを駆動しようとすると、ディジタル信号を補間してするには、サンプリングレートを更に高くするためにディジタル音響信号を補間する必要がある。そのようなプロセスは、ディジタル信号を更に増幅するために電気音響信号に変換するときのフィルタリング要件を緩和するために、既に高品質なコンパクトディスクプレーヤで実施されている。ここで、ディジタルスピーカのディジタル変換器からの音響出力信号の見せかけの高周波含量を確実に減らすために、サンプリング率の低いディジタル入力信号に同様なプロセスを施すことを提案する。出力変換器に１進コードを利用するこのディジタルスピーカ設計により、個々の変換器がディジタル出力の分解能とは無関係に、変換器が正弦波出力の各サイクルで１回ずつターンオンおよびターンオフすることが保証され、周波数応答という点で出力変換器の規格を高くせずに、ある程度までこのディジタル補間プロセスを実施することができる。この独立性は、２値、３進、または他の数字（２以上の）をベースにしたディジタルコーディングが利用される場合には存在しない。この設計のディジタルスピーカでは、出力音響は、一緒に共同して作用する変換器の配列によって発生される。個々の変換器が単独で所期の出力音響信号を再生することはない。従って、重要なのは、統合結果が全部の変換器からできる限り均等に聞こえる位置に聴取者である人間が配置されることである。変換器のサイズが有限であれば、それらは必ず空間的に互いに分離される。従って、個々の変換器と聴取者の間の経路長差を最小限にする変換器の配置が望ましい。例えば、図２２に記載されているように、１０２４個（＝３２×３２）の変換器があって、変換器７０は、例えば直径３０ｍｍの円形である場合、考えられうる配置の一つは、変換器をすべて１本の直線に沿って置くことである。それらの間の間隔がゼロであったとしても、変換器がつくる直線は、３０×１０２４ｍｍ＝約３１メートルで、それ自体すでに実用的ではない。従って、（図２２を参照）中央の変換器からＬの聴取者７１までの経路長ｄが、外側の変換器対から聴取はまでの経路長ｈより、約１０％程度短い場合、配列ｄまでの聴取者の距離は少なくとも約３２ｍである必要がある。経路長の整合が１０％よりもずっと小さい場合、この聴取者の距離は比例的に増加する。この値はほとんどの（家庭用）聴取目的に対して明らかに非実用的である。従って、最小許容聴取距離を最小限にするために重要なことは、変換器配列の空間的広がりを最小限に抑えることである。これは、変換器をできるだけ密な二次元の配置で並べることによって達成できるが、この観点からは普通の円形、六角形、四角形といった配列形状が最適に近い。前述の例として、１０２４個の直径３０ｍｍの変換器７０の四角配列を図２３に基づいて配置すると、配列は幅９６０ｍｍ、高さ９６０ｍｍ（すなわち、図２２に記載した直線配列の３２分の１の長さで、対応聴取者距離は、３２ｍから約１ｍに下がり、はるかに実用的である。）任意数の変換器の配列の広がりを最小限に抑えるための第二の方法は、それらのアパーチュアを小さくすることである。例えば、図２３に記載の配列の場合、変換器７０のアパーチュアが３０ｍｍでなく３ｍｍであれば、３２×３２個の変換器の配列も９６ｍｍの二乗となり、前述と同じ条件による最小聴取距離は１０ｃｍまで下がる。従って、実際的な距離から聴取する場合は、小型変換器から成るコンパクトな２次元配列がベストである。変換器自体の前後の厚みが薄ければ、後ろ側の配列からの音が前方の配列の間の間隙を通るか、変換器自体の孔を通るかする状態で、前方変換器二次元配列の後ろに１個以上の変換器二次元配列を配置する、変換器の多層三次元配列を作成することによって、配列のサイズを更に小さくすることができる。変換器が（例えば、製造方法のため）必然的に円形であるならば、１サイズの円形はモザイク模様に配列できないので、円形デバイスの通常配列には必ず間隙がある。この多層二次元配置は魅力のあるものとなり、多数の変換器を使用するときでさえ、配列を非常にコンパクトに構成できる。連続する二次元配列を交互に配置することにより、後方の変換器の中央を、前方の変換器配列の間隙または孔の中央に合わせる。そのような三次元変換器の側面図を示す図２４と正面図を示す図２５に、これらの原理を示す。聴取者が受信する、三次元の別々の層からの音響パルスの同期を取るために、各層の信号に差分ディジタル遅延を与えて、聴取者との距離差を補償することが望ましい場合がある（以下参照）。１進ディジタルコードは位置に関する特別な重みがないので、変換器ドライバからの１進ディジタル出力を、いずれか適切な空間的方法で配列の変換器に自由に接続できる。静かな音は大きな音よりも少ない個数の変換器で再生されるので、変換器は、入力信号レベルが近接しているものが出力変換器配列中で物理的に隣接するように関連付けることが最良である。このように、音源の全体サイズは、すべての音響出力レベルにおいてできる限りコンパクトに維持される。また、特定の音響レベルの再生に使用される変換器のグループの幾何学的中心が、全体配列の幾何学的中心のできる限り近くに維持される場合には、再生される音響レベルの変化に伴って、見かけ上の音源位置が移動することはほとんどない。このように、良いパターンの変換器と変換器ドライバの相互接続には、配列の幾何学的中心に中央が揃えられる密な螺旋（多層配列が使用される場合は、三次元への拡張は明白）が関係する。図２６で、円形の変換器の６角形二次元配列という特殊なケースの場合について、この原理を説明する。聴取者の聴取システム（耳と脳）がディジタルスピーカからのパルス列を適正に統合して、所期の音を再構成できるようにするためには、出力配列の異なる変換器から音響パルスが正しい時間関係（すなわち、それらが表すオリジナルの入力信号の一部と同一相対時間で）で出現することが重要である。変換器は二次元または三次元空間的に分散されているので、スピーカからそれほど遠くない所にいる聴取者には、配列内の対応変換器の空間的位置による影響を受けたときに異なる音響パルスが聞こえる。これは図２７に記載されているが、聴取者が左側のＬにいて、多数の変換器のうちのいくつかだけ（Ｔ₁、Ｔ₂、Ｔ₃、Ｔ₄、Ｔ₅、Ｔ₆）が記載されている（断面図で模式的に示されている）二または三次元の配列は右側にある。全ての変換器Ｔ_I （ｉ＝１，．．．N）は、全般的にＬから固有の距離Ｄ＋ｄ_I、但しＤは、例えば図２７のＴ₅で示される、最も近い変換器からＬまでの距離、にある。時間ｔで全部の変換器Ｔ_Iから同時に放射されるパルスがＬに到達する時間ｔ_Iは、ｔ_I ＝ｔ＋（Ｄ＋ｄ_I）／ｃ［但し、ｃは音速］で、一般的に変換器ごとに異なる。この好ましくない影響は、それぞれの変換器への信号に差分ディジタル時間遅延を追加することによって、いずれか一人の任意の聴取者Ｌについては完全に修正することが可能であり、また、広範囲な聴取者位置についてもほぼ修正することが可能である。図２８に、これを実現する方法を示す：個々のディジタル遅延ライン７３のそれぞれの左側に、エンコーダからのＮ個の１進信号が供給されて、次のように選択された遅延ｔ₁、ｔ₂．．．ｔ_Nが生じる：ｔ_MAX＝（Ｄ＋ｄ_MA _X ）／ｃでｄ_MAXがｄ_jの最大値、ｔ_jがＬからの距離がＤ＋ｄ_jでの変換器Ｔ_jの適正遅延値である場合、ｔ_j＝ｔ_MAX−（Ｄ＋ｄ_j）／ｃ。角変換器への信号が１ビットまたは１進ディジタル信号なので、遅延装置は非常にシンプルにできる（例えば、１ビット幅のシフトレジスタまたは適切にアドレッシングされたＲＡＭ記憶素子）。遅延の配置は、聴取位置に最も近い変換器が最も遅くなるようにして、最も遠いものが最も遅延が少なくなるようするか、もしくは全然遅延されないようにして、遠くの変換器の音に「有利なスタート」を与えるというものである。実際問題として、付与される遅延は、適切な遅延時間に最も近い整数倍に量子化される（例えば、２０ＫＨｚの出力信号の最大１０％誤差の場合は、５μｓ）。従って、各変換器ドライバ経路の２００ＫＨｚのクロックと可変長リアルまたは同期シフトレジスタを利用したディジタル遅延システムで十分である。これは、変換器駆動エレクトロニクスにより ASIC（特定用途向け集積回路）に統合することが出来、特定の変換器ならびにプログラミングされた聴取者幾何学に必要な実際の遅延パターンをドライバチップに組み込むことができる。このプログラムは、スピーカ使用時の種々の聴取位置に合うように変更することが可能である。これは図２９に記載されているが、Ｎ個の１進コード化入力が左側の７７に出現し、これらは遅延ｔ₁、ｔ₂．．．ｔ_NのＮ個のプログラム可能可変ディジタル遅延発生器７６に供給され、各々の遅延は、入力７５からプログラム遅延情報を受信するディジタル遅延プログラム記憶装置７８からの信号によって制御される。遅延発生器７６の出力は、概略図示されているように、最終的に変換器７４を駆動する。プログラム遅延情報７５は、スピーカ使用前に一々セットアップすることもできるし、スピーカの使用中に動的にすっかり変更することも可能であり、この応用装置の一つは、スピーカに対する聴取者の位置を突き止めて聴取者のその時の位置に対して遅延パターンをｔ₁からＴ_Nまでの範囲で最適化する。前述の出力変換器のディジタルの性質により、最大信号分解能と最大雑音対信号比を全聴取レベルで確実に実現できる音量レベル調節方法が可能となり、特に低聴取レベルに利益がある。従来の（アナログ）Ｈｉ−Ｆｉ増幅器では、システムの音量調節は通常はシステムの入力−出力経路のメイン電力増幅器の前のどこかに設けられていた。この影響により、電力増幅器が常に同一電力レベル状態（即ち、いつもフルパワー出力が可能な状態）で作動していて、更に重要なことは、常に同一絶対レベルｎの自己発生スプリアス出力ノイズを発生している点である。高レベルで聴く場合、短時間最大出力電力ｐに近づいて、増幅器の感知雑音対信号比（ｓｎｒ）がｐ／ｎとなる。しかしながら、ごく低い（普通家庭で聴くものよりはるかに低い）聴取レベルで聴く、例えば、ｐ／ｌ、但し、ｌは一般的には１００（例えば１００Ｗの電気増幅器に対して１Ｗの聴取レベル）である場合、感知増幅器ｓｎｒは（ｐ／ｌ）／ｎで、即ち、ｓｎｒが因数ｌによって通約される。これにより、増幅器の自己雑音レベルはＨｉ−Ｆｉシステムで顕著となりうる。ＤＬＳにより、パワー発生ポイントでの、少なくとも２通りの増幅器自体の音量低減方法が可能であり、それによりノイズも信号は共に減少し、ＤＬＳ／増幅器の組合せの固有ｓｎｒが維持される。方法１は、低音量設定が利用されているときには小さなパルス振幅が発生されるように、レベル可変電源から出力パルス増幅器に電力供給するというものである。そのような方式を実施するために、そのような方式を実施するために、電源出力電圧は何らかの方法で選択電圧レベル設定に対応させられる。この場合、出力は、電源電圧の二乗に比例し、パルス増幅器の作動範囲内の電源レベルが維持しつつ、広範囲な電力出力が提供される。方法２は、出力変換器ドライバにパルス幅制御を行うというもので、ディジタルクロックサイクル全体について変換器が普通にオンまたはオフであるときに、パルス幅制御との対比によって、各ディジタルクロックサイクルでそれまでオンであったすべての変換器が、そのような各サイクルと同じ比率で、今度はターンオフされるようにする。サイクルターンオフ比がｘ％の場合、出力は（１００−ｘ）％に減ぜられ、従って、ｋの方法により制御は、ｘ¹に比例する。しかしながら、この方法は、変換器ドライバの出力パルス増幅器の有限な上昇または下降回数に起因する限界とは無関係に、非常に広範囲な電力レベル制御を提供し、完全にディジタル式に実施することも可能である。最後に、必要に応じて方法１と２を一緒に利用して、それぞれのメリットを最適化することも可能である。音量制御ならびに低レベル可聴ノイズ減少に関する前述の方法を利用して、音響出力の有効分解能を低減せずに、ＤＬＳに必要な変換器総数を少なくすることも可能である。この方法は、低レベル可聴テクニックを、入力信号の実際のレベルの関数として、動的に適用することによって機能する。このように、入力信号の振幅が小さい場合、各出力変換器によって提供される出力は比例的に減少し、入力信号がその最大許容値に達した場合に出力変換器がその最大パワーを提供するように構成されている。例えば、１６ビットの符号付きディジタル入力と、１１ビット符号付き２進信号に対応する１０２３（＝２¹⁰−１）個の１進出力変換器を備えたシステムについて考えてみよう。入力信号の大きさが１０以下のビットで表現できるほど小さい場合、（符号ビットを除く）最下位の１０個の入力ビットを１０ビットユニポーラ２進１進エンコーダに接続し、そこからの全部の出力変換器を駆動するが、出力が各々フルロードからフルパワーの１／６４（＝１／２⁶）に減らされるので、６５５３５４（＝２¹⁶−１）個の変換器を持っているのとまさに同じ出力分解能で低レベル信号を再生できる。入力の中間レベルでは、ビット１と１０、次に２と１１等、入力信号の最高レベルの５と１５まで、例中のエンコーダの１０個の入力ビットを接続する必要がある。このように、最大入力レベル１／６４より大きな入力信号は、１０ビットの精度で出力に量子化され、それより小さな入力信号は同じ精度で、フル１６ビットＤＳＬでそうであるように量子化される。１６ビットシステムのダイナミックレンジと１１ビットシステムの精度が、フル１６ビットシステムよりもはるかに簡単に実現できる。フル振幅よりかなり低いレベルでの音楽再生の場合でさえも１６ビットＣＤディジタルシステムが十分に正確に聞こえるという事実は、フル１６ビットの精度は適正音質に不必要であることを示している。しかしながら、ダイナミックレンジの場合は、これは必要である。前述の方式は、ディジタル信号の浮動小数点表示を効果的に利用することによって、これら両方の特長を提供するものである。この方式を実施する適当な方法を図３０に示す。ここでは、ｎビット２進入力信号８８は、ｍビットディジタルスピーカ、但しｍ＜ｎ、で再生される。ｎビット入力信号８８は、その最低周波数での入力信号の少なくとも１／２サイクル（例えば、低周波数限界が２０Ｈｚの場合は５０ｍｓ）で記憶できる７９のディジタルバッフアメモリに供給される。それは、半サイクルのあいだに、連続的に大きな入力値が最大値ラッチ８６に記憶されるように、８５の比較器Ｃと８６の最大値記憶ラッチＸに同時に出力される。８１のゼロ交差検出器は、各入力半サイクルの終わりに信号を出力する。この時の最大対ラッチ８６の値は、再生されるディジタル入力サンプル（それらは７９で緩衝され、それにより遅延されたので）を含むバッファ７０に記憶されている最大の信号がどれくらい大きいかを示している。次の半サイクルでは、これらの記憶サンプルは７９から読み出され、スピーカによって再生され、次の半サイクルの新しい数値が記憶される。半サイクルの最後に、８６の数値は、８４のビット数レジスタＢにラッチされ、ビット数レジスタＢは０からｎ−ｍ（前述のようにｍ＜ｎ）までの範囲の整数を出力する。この数は、出力変換器ドライバ８３が半サイクルで使用する（パルス幅変調技術または供給電源変動技術、あるいはその両方の組合せによって制御される）出力レベルを選択するのに利用される。それは、符号が付いていない０からｎ−２ビットまでのいずれの入力ビットをバッファ７９から８２の２進１進エンコーダＵに渡すかを選択する場合にも利用される。この選択は、８０のｍビット幅のｎ− ｍ進路選択ブロックＳで行われる、バッファ７９（ｎビット幅）からそのディジタル信号入力を選択し、それらのビットのうちのｍ個を１進エンコーダ８２に送る。どのビットを選択するかは、レジスタ８４からの信号によって決定される。必ず隣接するビットグループが選択され、この例では、ｍビット幅で、最低出力ビットがビット０からビットｎ−ｍの範囲で選択され、最高出力ビットがｍ−１からｎ− ２の範囲で選択され、ビットｎ−１が符号ビットとなる。この技術によって一般に次のような節約が実現される：１６ビット音響ディジタル信号ならびに１０ビットディジタルスピーカの場合は、前述の浮動小数点ビット表示システムが提供され、ディジタルスピーカに必要なのは１０ビットダイナミックレンジで１０ビット（ユニポーラ）の精度に音響を再生するためのわずか１０２３個の変換器とドライバであり、これは３２７６７個の変換器を必要とする１６ビット DLS に匹敵する−すなわち、３１，０００個を越える変換器の節約である。このように、当該技術により、高ダイナミックレンジで適正精度の１進法ディジタルスピーカの構成をかなり安価なコストで実用化できる。前述の多数の特長を組み込んだ本発明の特定実施例を、図３１を参照しながら一例として以下に説明する。当該実施例では、ｎ個の２進ビットから成るディジタル入力信号が、アナログ−ディジタルコンバータ９０に接続される９２の任意アナログ入力を備えた入力バッファ１に賦与されて、ｐ個の２進出力、但しｐ≦ｎ、を発生し、バッファ１ならびにコンバータ９０の出力は、ユーザ９６の入力によって制御されるディジタルセレクタ／ミクサ８９の入力に接続されている。ユーザ入力に基づいて、入力信号の組合せがｎビット２進形式でミクサ８９からディジタルインターポレータ９７に送られ、ディジタルインターポレータ９７では入力信号の有効サンプリング率が任意に増加された後、ｎビットデータが信号遅延記憶・振幅検出器９５に渡され、信号遅延記憶・振幅検出器９５では入力信号が再生される最低音響周波数期間の半分以下の時間で遅延され、遅延信号のピーク振幅が決定される、その値は制御信号９１と９３の生成に利用される。遅延ｎビット２進信号は、次に、信号９１で制御されるｍビット（ｎ−ｍ）進路決定セレクタ（但し、ｍ≦ｎ−１）に渡され、ｍビット（ｎ−ｍ）進路決定セレクタは２進１進エンコーダ２の入力に接続されるｍ個の出力２進（非符号）ビットを出力する。符号ビットは別個に、９８に示されているように、遅延記憶装置９５から直接にエンコーダ２に接続される。記憶装置９５ならびにセレクタ８０の働きは、ｍビットサブセットに先行１を備えたｍ個の最高位隣接非ゼロビットが含まれるように、ｎビットの入力信号のｍまでのビットならびに符号を選択することである。エンコーダ２は、ｍ個の２進ビットと符号ビットをＮ個の１進信号に変換するが、但しＮ＝２^n-1で、Ｎ個の１進信号のうちの１個は符号すなわち極性信号である。Ｎ個の１進信号は、次に、９６でユーザが動作モードを変更できる遅延プログラム７８によって制御される可変長ディジタル遅延発生器７６に供給され、そこで聴取位置に対する変換器４の位置を補償するように、Ｎ個の種々の１進信号の差分遅延が調整される。推定遅延されたＮ個の遅延信号は、次に、（符号信号でない）方形入力パルスを使用する変換器４のタイプに合った別のパルス形状に変えるパルス整形器８８に進み、その後、このＮ個の１進信号はＮ−１個の変換器４を駆動するＮ−１個の変換器ドライバ３に進み、Ｎ−１個の変換器４は組み合わせられて再生出力音響を構成する音響パルスを提供する。変換器ドライバ４は、パワーレベルコントローラ９４からの信号によって制御され、パワーレベルコントローラ９４は９５の振幅検出器からの入力と、音量レベル選択を含む場合もあるユーザ入力によって制御される。ドライバ３のこの制御信号の働きは、パルス信号によって賦活されるときに各変換器４から出力される平均出力を変更して、レベル固定入力信号が存在する場合に変換器の配列からの平均出力レベルを変更できるようにすることである。産業への応用性本発明の主題であるディジタルスピーカは、ラジオ、テレビ、レコード・コンパクディスク・テーププレーヤー、ミュージックセンター、高忠実度音響システム、拡声装置、音声増強システム、ホームシアター、映画館、劇場、ＢＧＭシステム、バンド、携帯式音響再生機器、車内娯楽システム、小型ヘッドホンなどの、家庭用および商用機器の音楽や音声などの音の再生を含む、現時点でアナログスピーカが使用されているあらゆる例に用途がある。これらの用途における、既存スピーカデザインを越える本ディジタルスピーカデザインの長所は次の通りである：より高品質で、より低ひずみな再生；大部分のキャビネット密閉型アナログスピーカよりも平らな形状ファクタ；ディジタル式の採用による、アナログ電子機器より大きな安定性；音響再生システムと線形電力増幅器を分離するという要件の除去；軽量化；携帯性アップ；高品質基準を維持しつつ製造を容易化；変換器配列装置に大量生産技術を適用できる；効率の向上、それ故の消費電力削減、結果として電池での使用時間延長；拡大縮小自在なデザインで、同一精度の別の構成要素を追加するだけでひずみを低くできるので、一貫してコストや複雑さと所要精度のバランスを取ることが可能；入力信号がゼロのときには基本的に無ノイズ（すなわち、信号対雑音比が非常に高い）。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年１０月２１日【補正内容】だけ近くになるように、３次元配列の場合には、配列の前後中心面にもできる限り近くになるように配列中に配置され、また、スピーカからの知覚音響が配列中心付近のできるだけ小さな領域に集中されるようにＮ個組を構成するこのテクニックにより、配列の中心に近い限られた位置の空間的に小さい音源であるという錯覚を抱かせながら、配列の空間的広がりが聴取者とスピーカの間の距離に相当する変換器配列を大型ディジタルスピーカ構造に具備することが出来る。変換器配列が発生する出力音は、個々の変換器が発生した個々の音の加算結果である。各変換器に対する駆動のレベルが固定されていると、作動する変換器が少なくなるために、再生音は小さくなる。Ｎ＋１が入力信号で表される（０を含む）別個のレベルの数であり、Ｍが瞬時入力信号レベルであって且つその入力信号レベルで賦活される変換器の個数である場合、入力信号を１進法にエンコード化するとＮ個中Ｍ個がコード化される。１進コード化ディジタルスピーカシステムでは、全部の変換器が同じ単位、出力レベル、結果として得られる出力音圧の観点からみた「重み」を有しているので、合計Ｎ個の変換器セットの中から特定のＭ個の変換器がターンオンされてＭ／Ｎという最大可能音圧出力レベルを出すことはたいしたことではない。このように、全体配列から変換器のサブセットを選択する場合、ある程度の順応性が提供され、種々の方法で性能向上に役立てることができる。特に振幅の小さい再生音では、同様な入力信号レベルに対応付けられる変換器は、適正に配置された音源となるよう、配列中で物理的に隣り合うように配置されることが好ましい。人間の可聴範囲外の周波数領域、例えば２０ＫＨｚより高い周波数でのスピーカのアコースティックエミッション（超音速放射）を低減するために、出力変換器配列と可聴空間の間に低域フィルタを追加することがある。これは、２０ＫＨｚを越える領域の高音吸音性ならびにその周波数未満の低音吸音性を備えた適切個数の材料を、音響出力変換器と可聴空間の間に配設することによって実施されうる。スピーカからのそのような超音速放射は、ディジタルサンプリングレートをできる限り高くすることである。コンパクトディスクなどの一般的な音源から得られるような標準的なディジタル音響材料のサンプリングレートは４０ＫＨｚ−５０ＫＨｚである。そのようなサンプリングレートで２０ＫＨｚの音響入力信号を再生する場合、入力信号の各サイクル内では２個もしくは３個のサンプルしか発生しない。音響出力変換器に同じサンプリングレートを持ち込めば、かなりの音響エネルギーが１００ＫＨｚ未満で放射され、高周波数では少しの放射しか行われない。サンプリングレートを例えば１００ＫＨｚまで上げると、かなり高い周波数で最低音超音速強放射が発生し、その振幅はそれに比例して小さくなる。本発明は、スピーカへの入力信号のサンプリングレートを上げるためのディジタル補間手段を選択的に備えることができる。また、本発明には、電気的フィルタリングではなく、ディジタル−アナログ音響変換後の音響フィルタリング要件を楽にするために、補間プロセスが利用される。エンコーダ手段は、１進信号の個数および変換器の個数に一致する複数個の並列出力を備えることができる。別の配置は、１進信号を時間的に圧縮するためのものであり、エンコーダの出力の個数を１個迄を限界として減らそうとするためのものであり、１進信号を変換器に賦与する並列流として再構成する手段が提供される。本発明によるスピーカ装置は、エンコーダ手段からの１進出力信号を変換器を駆動するのに適した電流ならびに電圧レベルに変換する変換器ドライバを、エンコーダ手段と変換器の間に接続して備えることがことが好ましい。スピーカ装置は、標準的なディジタルパルスの公称方形から外れた駆動パルスを供給することができ且つ変換器への駆動波形の形状を制御する追加的なパルス整形手段を更に組み込むことが好ましい。ディジタルスピーカの構成要素として使用するのに適した動作速度の範囲にわたって変換器のダイナミクスが抵抗性または粘性抵抗ファクタに支配されているような場合、方形駆動パルスはパルス有効のあいだはほぼ一定速度の動作を提供し、従ってほぼ一定なパルス圧出力が得られる。一般的には変換器がその共鳴振動数未満で低制振で作動するケースであるのだが、変換器のダイナミクスが、スプリングのような回復力（コンプライアンス）に支配される場合、パルス整形手段は線形ランプ形の駆動パルスを提供し、この駆動パルスも入力パルスの持続時間のあいだの一定速度動作と、ほぼ一定なパルス圧出力とを提供する。一般的には変換器がその共鳴振動数越えて低制振で作動するケースであるのだが、変換器のダイナミクスが慣性力に支配されているような場合、パルス整形手段は、入力パルスの立上がり区間に符合する短パルスと入力パルスの立下がり区間に符合する反対極性の第二短パルスから成るバイポーラインパルス形の駆動パルスを提供するが、この駆動パルスも、入力パルスの持続時間のあいだの基本的に一定速度の動作（パルス整形器からの最初のインパルスが変換器可動部分にいくらかの初期モーメントを与え、その後、パルス整形器の反対インパルスが入力パルスの終わりで運動量を取り除くまでは、変換器可動部分は入力パルスのあいだは一定速度で効率的に「惰行」するので）と、ほぼ一定なパルス圧出力とを提供する。変換器のダイナミクスがこれらの３種類のケースが複合されたものである場合、パルス整形手段は、各入力パルスの持続時間における基本的に一定なパルス圧出力を提供するような駆動パルス波形を提供できる。パルス整形手段は、前述のいずれのケースにおいても、各入力パルスの持続時間のあいだ基本的に一定なパルス圧出力を発生するような駆動パルス波形を提供することができる。あるいは、パルス整形手段は、エンコーダ手段と変換器ドライバ手段の間に介在させることもできる。別の選択として、パルス整形手段を変換器ドライバ手段と変換器の間に介在させてもよい。方形駆動パルス発生時にディジタルパルス駆動エレクトロニクスの概して高い電力効率を保護するために、本発明の一好適実施例において、パルス整形手段はパルス幅変調技術（ＰＷＭ）を利用して運用することも可能であり、ＰＷＭでは変換器への駆動パルスの有効形状は１進入力パルスの持続時間内に多数のサイクルが発生する急速変化方形波の平均値であり、そのマークスペース率が必要に応じて連続的に変化することにより、変換器のダイナミクスに適した所望の有効パルス形状が作られる。好適実施例におけるコード化手段は、（入力がバイナリの場合は）ｎ個の入力２進数字すなわちビットを、ｎ／ｋビットから構成されるｋ個のグループに分割するための組分け手段を備えることができ、また、各々ｎ／ｋ個の入力ビットを備えた個数ｋの複数エンコーダを備えることもできる。各エンコーダでは論理ゲートの数が大幅に減らされるので、それにより変換器ドライバがいくつかの追加ゲートを備えることになる。更に別の実施例において、ｎ個の入力２進（例えば）ビットからＮ個の１進信号を生成するためのコード化手段は、Ｎ＝２ⁿ−１もしくはｎ個の入力ビットのうちの１個が符号ビットとして使用されているときにはＮ＝２^n-1−１であり、音として再生される電気入力信号を表す完全入力２進（例えば）データワードを伝えるデータバスに多数の同一コード化サブモジュールが接続されるようにモジュール構成にすることもできる。Ｐ＜Ｎとして、Ｐ個の１進数字をコード化するように各々設計されているコード化サブモジュールは、Ｐ×Ｑ＝Ｎの関係が成立するようなＱ個のそのようなモジュールが存在している場合に、制御バスを介して制御信号を、データバスまたは制御バスを介してプログラミングデータを送ることによって、エンコーダとして賦活される前にプレプログラミングすることができ、プログラミングの後、Ｑ個のサブモジュールの各々は、Ｐ段階の入力信号レベルから構成される別々のグループに応答して、そのＰ段階入力信号レベルのグループを、Ｐ個の１進出力信号にコード化する。その正味効果は、Ｎ個の可能入力信号レベルをすべてＰ×Ｑ＝Ｎ個の１進出力信号にコード化することであるのだが、未調整ｎビット２進（例えば）−１進エンコーダという複雑さはなく、その代わりに、それよりも設計も大量生産も簡単で、しかも入力信号のビット数ｎを別の数に拡大することも容易な、Ｑ個の同一モジュールを利用することによるものである。Ｑ個のエンコーダサブモジュールの各々がフリップフロップを備えるように構成し、モジュール間は制御バスで接続してＱ個のサブモジュールを相互接続して直列シフトレジスタが形成されるように構成することによって、プログラミングシステムをごくシンプルにすることができる。プログラミング時、最初にクリアリングした後に、そのように形成されたシフトレジスタの入力に（図示されていない）単一アクセスパルスＡＰが投入されるが、シフトレジスタはＱ個のエンコーダサブモジュール全部に物理的に分布していて、エンコーダサブモジュールは制御バス上の共通クロック信号によりシフトレジスタから１度に１フリップフロップに刻時される。プログラミング時にフリップフロップの入力に１個のＡＰだけが投入されるので、各クロックパルスがそれを次のステージに移動した後、１個のモジュールだけがＡＰを含むことが出来、従って、ＡＰがモジュールに含まれている場合にのみ、プログラミングのためにそのモジュールを賦活するのに各モジュールのフリップフロップを利用する場合は、例えばプログラミング情報を共通データバスに投入して全モジュールに共通な制御バスにプログラミングパルスを出力することにより、各モジュールを順次に一意的にプログラミングできるが、そのとき、ＡＰをそのフリップフロップ内に持っているモジュールだけがプログラミング命令に応答する。従って、クロック信号によって１度に１個のモジュールずつ、Ｑ個のモジュールにＡＰをシフトして、そのような各シフト動作の後にプログラミング情報を出力することにより、モジュールが論理的に同一であって、そのように固有のアドレスを持っていなくとも、モジュールのチェイン全体が各々そのモジュール専用の情報でプログラミングされる。このモジュールプログラミング法は共通バスに接続されるプログラム可能ないずれのモジュール構成にも広く適用することができ、その用途は本明細書に記載されているディジタルスピーカの用途に限定されるものではない。ある形式、例えば２進形式、のディジタル入力を１進ディジタル出力に変換するためのコード化手段は、入力形式が符号付きの数量を表示している場合は、符号情報をコード化方式から外し、それをエンコーダ出力と一緒に利用して変換器ドライバまたはパルス整形手段を直接制御して出力信号の符号を制御することによって、単純化を図ることもできる。ｎ入力ビット２進１進エンコーダの場合、入力ビットのいずれか１個が符号ビットであって、他のｎ−１ビットは符号無しｎ −１ビット２進１進エンコーダに供給され、２^n-1−１の１進ディジタル出力信号が入力２進符号ビットとともに変換器ドライバに供給される場合、回路の大幅節約により情報の損失が解消される。高周波信号のマークスペース率が０から１に連続的に変えられる場合、論理積式に１進エンコーダの出力ならびにいずれかパルス整形回路の駆動信号上に重ね合わせらた高周波信号で変換器をターンオンおよびターンオフすることによって高効率を維持しながら、１進出力変換器によって出される音響出力パルスの有効振幅は調整することができる。これはＰＷＭと同様であるが、スピーカ回路機構によって既に発生されているもに対して付加的な延長が加えられる点が異なる。これに代わって考えられうる、変換器からの放射音響出力パルスの有効振幅を変更する別の方法は、変換器ドライバ回路への電力供給をパルス幅変調することであり、これはＰＷＭ技術により高効率で実施できる。音量調節の有効減衰はスピーカシステムの出力末端で発生して、内部で発生した雑音を相等しく信号で減衰するので、前述の両方の方法により、有効減衰量としての最高可能信号対雑音比を維持しながら音量調整機能をスピーカに組み込むことができる。上の段落に記載されている方法を利用して、音響出力の有効分解能を下げずに１進ディジタルスピーカに必要な変換器の個数を減らすこともできる。これは、入力信号の振幅に応じてそれぞれ全部の変換器の出力を動的に変動する、先の段落に記載されているような電力制御手段をスピーカ装置に組み込むことによって実現されることが好ましい。電力制御手段は、その最低周波数で入力信号の少なくとも１／２サイクルでｎビットの完全入力信号分解能（例えば入力信号が２進にコード化される場合）で保存できるディジタル遅延装置と、入力信号が遅延装置に保存されている持続時間中に入力信号によって達成された最大振幅を保存するための保存手段と、ｐビットのグループの最上位のビット位置に０でなく１が入っているｐ最上位連続入力信号ビット（ｐ＜＝ｎ）を選択して１進エンコーダに移すための手段と、保存入力信号がディジタル遅延装置から読み出されるときに選択出力レベルが維持される、記憶手段によって達成される最大振幅に基づいて変換器の出力レベルを選択するための手段、とを備えることができる。このように＜＝ｐビットを１進コード化信号にコード化して２^P個の出力ディジタルスピーカを駆動できるディジタルスピーカでは、ｎビット２進１進エンコーダと出力システムに必要な追加回路ならびに変換器を設けるという余分な面倒が無く、ｎビット（ｐ＜＝ｎ）というダイナミックレンジを実現できる。アナログ信号ソースならびにディジタル信号ソースを本発明の主題であるディジタルスピーカで再生するために、スピーカ装置にアナログーディジタルコンバータを追加的に組み込んでこの機能を容易化できる。正と負の両方の圧力変化を提供するために、別個の正圧ならびに負圧変換器を備えてもよいし、または、同一変換器をバイポーラ式に駆動してもよい。無音状態を再生する場合は、すべての変換器が静止するようにターンオフする。正圧を発生する場合は、変換器の前面がオフ状態に対して内側に動かされる。負圧を発生する場合、変換器の前面がオフ状態に対して外側に動かされる。２進１進デコーダの出力からの別個の１進数字信号が正圧と負圧とを表している場合、これらの信号を正圧および負圧発生変換器に別々に賦与することもできるし、もしくは、１進信号対で１つずつ駆動するように、プッシュプルまたはバイポーラ式にそれぞれの変換器を駆動することができる。或は、２進１進エンコーダから２進入力信号の符号ビットを省略して、エンコーダの（正の）１進出力によって駆動される音響変換器から圧力パルスの極性を制御するように単独で使用してもよい。この方法も、任意の分解能のディジタルスピーカに必要な変換器を２要素減らす。この種の実用的なディジタルスピーカでは多数の変換器が必要である。例えば、８ビット２進入力を扱う場合には、２５６段階の音圧レベルを表現する必要がある。レベル０は圧力を要しないので、このレベルについては変換器は必要ない。従って、この例では２５５個（最大）の変換器が必要である。圧力の正または負の単位ステップである１進数字信号対、または、符号制御ビットとユニポーラ１進数字信号によって、変換器を前述のように各々バイポーラ式に駆動する場合には１２８個の変換器で足りる。一般に、ｎビット２進入力を扱うシステムに必要な変換器の個数は、前述のバイポーラ駆動方の平均を採用するか否かにより、２ⁿ−１個か、２^n-1個である。この目的のために別々の変換器を使うことも可能ではあるが、コストを削減して製造の複雑さを緩和するためには集合変換器を利用した方が有利であろう。例えば、静電形変換器を利用する場合、物理的な変換装置上に、別個の１進信号との別個の接続口を備えた、面積が相等しい多数の電極を作成することが可能である。圧電形変換器を利用する場合は、１個の圧電材料を多数の、面積が相等しく且つ別個の１進ディジタル信号に別々に接続するための電極を各々が備えている領域に分割することができる。同様に、電磁形変換器の場合、装置磁界内で同一アンペアターン効果を各々が生じ、それぞれ別個の１進ディジタル信号に接続される、共通基板状にプリント版技術によって製作されることが好ましい接続ワイヤのセットは、やはり変換器配列となる。更には、これらの配列構造体はいずれもバイポーラ式またはプッシュプル式に運用できるので、配列の各変換器要素が、２個の別個の１進数字信号への個別接続、または、１進ディジタル信号および正または負の出力圧を発生するための符号制御ビットへの個別接続を有する。そのような全ての配列構造の大きな利点は、複数の同一構成要素が欠かせないという点で、これは整合を図り製造を簡単化するのに役立つ。図面の簡単な説明図１は、本発明によりディジタルスピーカの種々の基本構成要素間の関係を示すブロック図である。図２は、ユニポーラ３ビット２進１進コンバータの単純論理を示す。図３は、３ビットオフセット２進１進コンバータの単純論理を示す。図４は、重みの極性が反対の１進信号対によって変換器をプッシュプル（バイポーラ性）駆動する方法を示す。図５は、典型的複雑さの〜（ｎ−１）２ⁿ単純論理ゲートを備えたｎビットユニポーラ２進１進エンコーダの基本入出力を示す。図６は、２（２／ｎ）ビット２進１進エンコーダから、ｎビットユニポーラ１進２進エンコーダを組み立てる方法を示す。図７は、図６に記載の単純付加論理ブロック１０の一つの詳細を示す。図８は、バスに接続されてバスコントローラによってプログラミングされる複数個の同一論理モジュールから組み立てられる、基準化可能で拡張可能なバスベースの２進１進エンコーダを示す。図９は、賦与される特定範囲の入力信号を１進数にコード化する図８のバス付きモジュールの１個の可能構造を極めて詳細に示す。図１０は、図８に記載のバスコントローラ１３によって各モジュール１５が固有にプログラミングされるように、図８の各モジュールに組み込まれる単純フリップフロップ論理の詳細を示す。図１１は、ほぼ方形の音響パルスを発生するために種々の動的特性を備えた音響変換器の、一例としての１進信号波形と関連適合駆動波形を示す。図１２は、１進信号と符号付き（極性）信号から線形ランプＰＷＭ波形を生成するディジタルパルス変調（ＰＷＭ）システムの単純化論理を示す。図１３は、図１２に記載のシステムの構成要素であるカウンタと振幅比較器の従来の相互接続方法を示す。図１４は、図１２に記載の相互接続パターンを備えた図１３の回路によって生成される典型的なＰＷＭ波形を示す。図１５は、図１２のカウンタと振幅比較器の改良相互接続方法を示す。図１６は、図１２の回路に適用されるときに図１５の相互接続パターンによって生成される改良ＰＷＭ波形を示す。図１７は、ダイナミクスが慣性に支配される変換器の二重両極インパルス駆動用単純論理回路を示す。図１８は、図１７に記載の回路の典型的波形を示す。図１９は、多数の音響変換器の広範囲に及ぶ配列によって引き起こされる時間遅延問題を示す。図２０は、図１９と同様な装置を示す平面図である。図２１は、隣接信号レベルに対応する変換器が隣り合うように各々配置された小型二次元変換器配列を示す。図２２は、聴取者−変換器間経路長差異を補償するために、配列内の各変換器に信号遅延差を与える方法を示す。図２３は、図２２に記載の遅延システムをどのようにして動的または静的に可変且つプログラミング可能にできるかを示す。図２４は、入力信号の最上位非ゼロビットを選択して、それらを多数の１進変換器に与え、所望の入出力関係を維持し、最高可能分解能を維持するシステムをブロック図の形で示す。図２５に、本明細書に記載の本発明ならびに考案の大部分を組み込んだスピーカをブロック図の形で示す。産業への応用性本発明の主題であるディジタルスピーカは、ラジオ、テレビ、レコード・コンパクディスク・テーププレーヤー、ミュージックセンター、高忠実度音響システム、拡声装置、音声増強システム、ホームシアター、映画館、劇場、ＢＧＭシステム、バンド、携帯式音響再生機器、車内娯楽システム、小型ヘッドホンなどの、家庭用および商用機器の音楽や音声などの音の再生を含む、現時点でアナログスピーカが使用されているあらゆる例に用途がある。これらの用途における、既存スピーカデザインを越える本ディジタルスピーカデザインの長所は次の通りである：より高品質で、より低ひずみな再生；大部分のキャビネット密閉式アナログスピーカよりも平らな形状ファクタ；ディジタル式の採用による、アナログ電子機器より大きな安定性；線形電力増幅器を分離するという要件の除去；軽量化；携帯性アップ；高品質基準を維持しつつ製造を容易化；変換器配列装置に大量生産技術を適用できる；効率の向上、それ故の消費電力削減、結果として電池での使用時間延長；拡大縮小自在なデザインで、同一精度の別の構成要素を追加するだけでひずみを低くできるので、一貫してコストや複雑さと所要精度のバランスを取ることが可能；入力信号がゼロのときには基本的に無ノイズ（すなわち、信号対雑音比が非常に高い）。発明を実施するための最良の態様図１に本発明の基礎となる技術革新を示す。音圧波形を表す或る種のディジタル入力信号は、ｎ本の入力信号経路上の入力バッファ１の装置によって受信される。ディジタル信号の数字コード様式はいずれであってもよい（例えば、直列式または並列式の、２進コード、１０進コード）。説明のためにのみ、入力信号の極性を示す符号ビット１個を含むｎビットの２進コード入力信号を想定するが、本発明はこの入力形式に限定されるものではない。入力バッファ１は、入力信号に均一なインピーダンスを提供し、いずれか必要レベルの変換および／または直並列変換を実施した後に、エンコーダ２にｎ個の並列２進ビットを提供する。エンコーダ２は、このｎビット二進入力コードをＮ個の１進信号にコード化するが、そのうちの１個は残りのＮ−１個の信号の正負を示す１進符号すなわち極性信号で、Ｎ＝２^n-1であり、コード化の主たる機能は、ｎビット入力信号の大きさ（正）がＭであるとき、Ｎ−１個の符号なし１進信号のうちのＭ個がターンオン（すなわち論理１）され、残りがターンオン（即ち論理０）されることである。エンコーダ２からの符号信号を含むＮ個の出力信号は変換器ドライバ３に賦与され、変換器ドライバ３はエンコーダ２からのＮ個の１進信号を、図１で集合的に４で示され変換器ドライバ３と接続されているＮ−１個の音響出力変換器を個別駆動するのに適した電流、電圧、パルス形状、ならびに極性を備えたＮ−１個の信号セットに変換する。Ｎ−１個の信号セットの各々は、Ｎ−１個の変換器全部で（図示されていない）共同帰線を共用する単一バイポーラシグナルであってもよいし、或は、プッシュプル信号対であってもよい。実質的に各々が他と同一なＮ−１個の音響出力変換器のセット４は、電気駆動信号を、振幅と入力符号ビットで表される極性とを各々が備えた均質な音響パルスに変換する。エンコーダ２の機能は、ディジタル入力信号の大きさがＭのときにＮ−１個の符号無し１進信号のうちのＭ個をアクティブにすることである。Ｍ個の符号無し１進信号は放射される音響パルスの大きさが各々ａとなり、変換器の配列からの総放射振幅はＭ×ａ＝Ａとなる。このように、図１に記載のシステムからの総出力音圧の極性は、入力信号ならびにディジタル入力信号の大きさがＭのときの振幅Ｍ×ａの極性と同じであるので、変換器の個数Ｎ−１に応じて、いくらかの量子化雑音があるとはいえ、ディジタル電気入力信号を忠実に音として再生する。入力バッファ１は分かりやすいので詳しくは説明しない。実施されるデコーディング機能の定義を、符号付きｎビット２進入力のケースで説明する。エンコーダ２は、Ｎ＝２^n-1のときに、ｎ個の２進入力ｂ₀、ｂ₁、ｂ₂...ｂ_n-1、と、ｎ個の出力ｕ₀、ｕ₁、ｕ₂...ｕ_N-1、とを有する。出力ｕ₀は１進符号付き出力信号であり、大きさをコード化する残りＮ−１個の出力の１進出力数を正で運用するか負で運用するかを指定する。出力ｕ₀は次のように定義される：ｕ₀＝ｂ_n-1、但し、２進入力ｂ_n-1は入力信号の符号ビット。残りのｎ−１個の２進入力ｂ₀、ｂ₁ 、ｂ₂...ｂ_n-2は、符号無し２進数であり、その大きさＶは０から２^n-1−１＝Ｎ −１にわたる。残りのＮ−１個の１進出力ｕ₁、ｕ₂...ｕ_N-1は、次のように定義される：Ｖ＜ｉであればｕ_i＝０、そうでない場合、０＜ｉ＜Ｎであればｕ_i＝１従って、Ｖ＝０ならば、１進出力はすべてゼロである。そうではなく、入力２進の大きさ＝Ｖ、但し０＜Ｖ＜Ｎ、の場合は、値１のＶ個の１進出力となる。従って、符号ビットは入力ビットｕ_n-1から出力１進符号付ビットｂ₀にそのまま渡される。残りの回路機構は基本的にn-1個のユニポーラ２進１進エンコーダを実現する。図２に３ビットバージョンのユニポーラ２進１進エンコーダを示し、以下にその真理値表を示す。ｉ／ｐの欄にアナログ入力値の対応１０進数値も示す：３ビット１進エンコーダは、ほとんどの共通論理ファミリ（例えば、７４ xx １３８）で利用できる、標準的に利用される１−ｏｆ−Ｎエンコーダまたはデコーダとは論理的に同等ではない。３ビット１進エンコーダは、０＜Ｍ≦ＮでＭ−ｏｆ−Ｎコード化を実施する。図３に、３ビットオフセット２進１進エンコーダ５を示す。このケースには、そのような入力符号ビットは含まれていない。その代わりに、２進コードが２進信号（オフセット２進コード）として運用されるときに、ゼロ出力音圧を表すコードを定義しなくてはならない。３ビットオフセット２進システムの場合、これは通常、コード０１１₂または１００₂で取られる。下の表は、コード１００₂がゼロを表すことを前提とした場合に、２進コードがどのようにして１進信号にコード化されるかを示すものであり、表中、一部は正圧出力を意味し、一部は負圧出力を意味し、この真理値表で、ｉ／ｐは１０進法で与えられてバイポーラ入力信号のレベルを表しており、ビット０から２は２進の同じものである。１進数字出力ｏｐ１からｏｐ４は負圧変換器を駆動するのに利用され、１進数字出力ｏｐ５からｏｐ７は正圧変換器を駆動するのに利用される。この真理値表から分かるように、正圧出力ｏｐ５からｏｐ７のどれか一つでもオン（値１）のときは負圧出力ｏｐ１からｏｐ４はいずれのオン（値１）でない。このように、例えば、ｏｐ１とｏｐ５と、ｏｐ２とｏｐ６と、ｏｐ３とｏｐ７を組み合わせて、それぞれ極性が逆のバイポーラ圧力変換器を駆動する対にしてみれば、変換器が、表中のコードに基づいて、正と負の出力間の相互干渉なく、正または負の圧力ステップを適正に発生できることが分かる。すなわち、いずれかの変換器が値＝１の正の信号と負の信号によって同時に駆動されることはありえない。従って、所要変換器数は、各々の１進出力を個々の変換器の駆動に利用する場合のほぼ半分にできる。エンコーダ５の出力対を音響変換器にどのように応用すればバイポーラ駆動が実現されてバイポーラ圧力波出力が提供されるかを図４に示す。前述のようにｏｐ１とｏｐ５を対にして１個の変換器を駆動し、同様に、ｏｐ２とｏｐ６、ｏｐ３とｏｐ７を対にする。ｏｐ４は、対を構成するための整合正圧信号が利用できないので、付加変換器７のユニポーラ駆動に使用することもできるし、単に全く使用しないでおくこともできる。従って、一般に、ｎビットのオフセット２進入力では、２ⁿ−１個の１進ディジタル出力がエンコーダから出されるが、そのうちの１個は対を作ることができず、２ⁿ−２個の１進信号となる。次いで、これらは２^n-1−１対に構成され、場合によっては何らかの変換器駆動回路機構を経由して、同数の音響変換器に賦与される。オフセット２進に代わるものは、２を補数とした２進である。２の補数１進バイポーラエンコーダの真理値表を下に示す。実際のディジタルスピーカでは、恐らく８ビット以上の２進数をコード化する必要がある。かくしてエンコーダの複雑さは大幅に増し、それによってゲートの数も増加する。個々のゲートを極力シンプルにしておこうとすれば、ゲーティングのレベルも増える。エンコーダによる絶対的な総ゲート遅延は、全体で約１msec 未満であれば、通常は重要でない、という点に注意されたい。理想的なエンコーダでは全部の出力が同時変更するので、重要なのは、それぞれの入力−出力経路の相対的遅延である。そのような状態には、入力と各出力の間のゲーティングのレベルを同一に保つことによって、かなり近づくことができる。エンコーダ用の前述の論理回路は、いずれも標準的な方法で最適化できる点に注意されたい。提示された回路は、単に説明のためのものであり、使用されるゲートの数を最小にしようとするものではない。バイポーラエンコーダへの拡張は自明であるので、以下ではユニポーラエンコーダのことだけを説明する。単純ゲートの数、故に未調整ユニポーラ２進１進エンコーダ（例えば、その真理値表の論理関係から直接に実行されるもの）の複雑さは、コード化されるユニポーラ２進入力のビット数に対してほぼ指数的に増加するので（ｎビットユニポーラ２進の場合、単純ゲートの個数は〜（ｎ−１）．２ⁿ 個）、従って、そのようなコード化システムの複雑さを緩和することは好ましいことである。ユニポーラ１進コード化方式の要件は、表わされたディジタル入力数の大きさがＭである場合はＭ個の１進出力がオンでなくてはならない、ということである。図５を参照して、ｎビットユニポーラ２進入力デコーダ８、但しｎは偶数、を考えてみよう。ｎ個の入力信号は、ｎ／２ビットが２セットあると考えられる。２ⁿ−１個の出力と仮想０出力は、２^n/2 個の出力が２^n/2セットあると考えられる（２^n/2×２^n/2＝２ⁿであることに注意）。未調整ｎビットエンコーダの位数は（ｎ−１）．２ⁿゲートになる。図６に記載の方式では、ｎ個の２進ビット１１を相等しく分けあう２個のｎ／２ビットエンコーダ９と、論理ブロック１０の小さな追加的単純ゲート、とを利用する。この例の論理ブロック１０は、全部で２^n/2個あるうちのたった４個しか記載されていないのだが、各々２^n/2−１個の１進出力を駆動し、それぞれ１個の出力をオンする同数の標準入力を備えている。また、２^n/2個の論理ブロック１０の各々には、ALL という入力が設けられており、ＯＮのときには論理ブロックの全出力をターンオンする；また、対応出力をターンオンできる１進入力存在する場合にＯＮに設定されなくてはならないＥＮＡＢＬＥという入力も設けられている。図９の記載の相対位置の２^n/2個の論理ブロック１０の各々からの２^n/2−１個の出力に加え、上位エンコーダ９からの２^n/2−１個の１進出力が使用される。ひとまとめにして考えると、ｎビット２進１進エンコーダに必要な出力の合計個数は次のようになる。２^n/2−１＋（２^n/2−１）．（２^n/2）＝２ⁿ−１ｎ／２ビットエンコーダ９の各々の位数は（ｎ／２−１）．２^n/2ゲートであるので、未調整式に実行される場合には、それらのうちの２個は約（ｎ／２−１）．２^n/2+1ゲートとなる。これは未調整ｎビットエンコーダのゲート数よりはるかに少ないの可能性がある。例えば、ｎ＝１０（優れた音質のための妥当値）であれば、（ｎ−１）．２ⁿ＝９２１６が未調整１０ビット１進エンコーダのおおよそのゲート数であるのに対し、（ｎ／２−１）．２^n/2+1＝４.２⁶＝２５６が未調整５ビット１進エンコーダのおおよそのゲート数であって、これを対にした場合に必要なゲート数はわずか５１２で、９２１６をはるかに下回る。このように、当該方法で製作されるエンコーダははるかにシンプルで且つ複数の同一装置を使用しているので（この例では、ｎ／２ビットエンコーダのうちの２個）、そのコストが大幅に削減されうる。この分解方式は、説明のためにここに記載されているｎから（ｎ／２×２）への方式に限定ものではない。入力ビットは他の多数の方法でグループに分割するでき、ゲート数の節約と全体複雑度の緩和を実現する。ｎが３の倍数であれば、ｎ個の入力ビットをｎ／３ずつ３グループに分割することもでき（例えば、ｎ＝１２であれば、位数が（１２−１）．２¹²＝４５０５６の代わりに、３個の４ビットエンコーダを使うことができる）、一般的には、ｎがｋの倍数である場合、入力ビットはｎ／ｋずつｋ個のグループに分割できる。図７に、ALL および ENABLE 関数を提供する特別ゲートを備えた、ｍ入力論理があるブロック１０を示す。ｍ入力論理ブロックには、約２ｍ個の単純が必要である。要求されるゲーティングはごく単純である。そのような装置が多数必要であるので（前述の例では、１０ビット２進入力は５ビットずつ２グループに分解され、１グループは、各々３２個の出力を備えた３２個（＝２⁵）の論理ブロックが必要）、それらの単位コストは大幅に削減される。ｎビット２進１進エンコーダを実現するための別の方式を模式図的に図８に示すが、図中、ｎビット２進入力信号１２はバスコントローラ１３を介して共通データ・制御バス１４に賦与され、共通データ・制御バス１４には１５で示されている１連のｒ個の同一エンコーダサブモジュールｍ₁、ｍ₂、ｍ₃、．．．ｍ_rが接続され、それぞれの同一エンコーダサブモジュールは同一エンコーダ1６で示されているＧ₁、Ｇ₂、Ｇ₃、．．．Ｇ_rにグループ分けされたｐコード化１進出力を備えている。バス構造の性質により、可変数の同一モジュール１５がバス１４に加えられ、可変ビット幅２進１進コード化方式が提供される。稼働中、バスコントローラ１３は、電力投入時もしくはリセット時に、制御・データバス１４を介して全部のモジュール１５を初期設定して、それぞれに固有のアドレスを与えてる。この初期設定の後、１２でバスコントローラに与えられたｎビット２進データは全部のサブモジュール１５に同時に渡され、（前述のようにバスコントローラによって初期設定された）各モジュールのアドレスに応じて、モジュール１５の各々は対応範囲のｎビット２進入力信号値をｐこの１進出力にデコーディングし、全体としてｐ．４個の１進出力となる。１実施例において、ｐは２の整数累乗、例えば、ｐ＝２^q、であって、サブモジュール１５は図９に記載されているように実施される。図９では、バス１４のｎビット２進入力データセクションはビット２１と２２から成る２グループに分割されているように見え、グループ２１はバス１４のｑ個の低位データビットを具備し、グループ２２はバス１４のｎ−ｑ−１個の高位データビット（データ符号ビットを除く）を具備している。ｑ個の低位データビット２１は、１ビットユニポーラ２進１進エンコーダ１８に送られ、そこでｐ個の出力１進信号に変換され、次いで２３にて論理ブロック２０の入力ｕｉｎに接続される。論理ブロック２０は、その入力ｕｉｎのｐ個の１進信号２３と、その出力ｕｏｕｔのｐ個の１進信号の間のスイッチとして作用し、２本の入力ライン All とＥｎａｂｌｅによって制御される。入力Ａｌｌがオン（論理１）の場合、ブロック２０への他のすべての入力と無関係に、ｐ個すべての１進出力１６がターンオンされる。入力Ｅｎａｂｌｅがオンの場合、ｐ個の１進出力１６の各々はｐ個の１進入力２３のうちの対応するものの状態をとり、直通ゲーティング機能を提供する。最後に、ＡｌｌもＥｎａｂｌｅもオンでない場合、ｐ個の１出力１６はすべてターンオフされる。バス１４の（データ符号ビットを除く）ｎ−ｑ−１個の高位データビットはラッチ 1７と振幅比較器１９とに接続されている。ラッチは制御ブロック２５からの信号によって制御され、制御ブロック２５はバス信号２４によりデータ・制御バス１４に接続され、それにより以下に説明（ならびに後で説明される図１０に記載）されているメカニズムを介してバスコントローラ１３がシステム初期設定時に各ラッチ１７に一意的な値をロードするのを助ける。稼働中、初期設定後に、ｎ −ｑ−１ビットの振幅比較器１９の入力Ｂに供給されラッチ１７に記憶されるｎ −ｑ−１ビットの値は、振幅比較器１９の入力Ａに供給されるデータ・制御バスの（符号ビットを除く）上位ｎ−ｑ−１データライン上の値と連続的に比較される。比較器１９のＡ＞Ｂという出力は論理ブロック２０の入力ＡＬＬに接続され、比較器１９のＡ＝Ｂという出力は論理ブロック２０の入力Ｅｎａｂｌｅに接続される。この回路機構の正味効果は、２進入力信号の値が、（そのビットの重みも考慮に入れながら）ラッチ１７に保持されている値より小さい場合には、サブモジュール１５のｐ個の１進出力はいずれもオンにならない、というものである。２進入力信号の値が、（そのビットの重みも考慮に入れながら）ラッチ１７に保持されている値より大きい場合には、ブロック１５のｐ個の１進出力はいずれもオンになる。最後に、２進入カデータが、（そのビットの重みも考慮に入れながら）ラッチ１７に保持されている値に相等しい場合には、エンコーダ１８によって残りｑ個の低位ビットがｐ個の１進出力にコード化される。ｒ個のそのようなサブモジュールが、その対応ラッチ１７で別々の値にプログラミングされた状態でバス１４に接続されるのであれば、全体としての装置は必要に応じてｎビットの入力値をコード化してｐ．ｒ本の１進出力ラインに供給する。この構成の長所は、同一モジュール１５の数をと入力ビットｎの数を増大できる、単純性とモジュール性と拡張性である。図１０に、並列バス構造上の多数の同一モジュールの相互接続を可能にし、それらがハード配線された固有の識別コードを具備していないとしても、それらの各々を独立に制御する手段を提供する、一般的な方法を示す。図１３で、２７は、例えば図８と９のデータ・制御バス１４と同様に、多数のモジュールを並列に接続するためのデータおよび／または制御バスを表す。バス２７のラインの１本を２６および３２として別々に記載する。ラインは３５で示されているようにバス上の各モジュール接続位置で分かたれている。バスコントローラ方向のバス末端（例えば、図８の１３）は３３で示されており、その方向からの制御ライン２６は標準的なＤ型フリップフロップ３０の入力Ｄに接続されている。Ｄ型フリップフロップ３０の出力Ｑは、バス上の次のモジュールに向かってバスコントローラからバスのライン３０を駆動するように接続されている。フリップフロップ３０のクロックならびにリセット制御入力は、２９と２８で示されるような適切なバス制御ラインに接続される。モジュール内のライン３１が論理１である場合は、そのモジュールは必ずバスライン２７上のプログラミング情報に応答するが（図示されていないがライン３１によって制御されるモジュール内の回路機構のため）、そうでない場合にはそれを無視する。稼働時、各々が図１３に記載されている制御回路を備えたバス２７上の全部のモジュールを別個に独自に制御するには、（図１０に記載されていない）バスコントローラは、全部のモジュールのフリップフロップ３０をクリアするリセット信号を最初にライン２８に出力し、次いで、バス上の第一モジュールだけに接続しているＤｉｎライン２６上に論理Ｈレベルを置く。それからバスコントローラは各フリップフロップ３０を刻時する１個のクロックパルスをクロックライン２９に出力する。フリップフロップ３０は前もってリセットされており、バス上の第一モジュールを除く全てはバスライン３２上の前述のフリップフロップ３０の出力Ｑからの入力信号Ｄを受信するので、バス上の第一フリップフロップ３０だけが論理１で刻時し、残り全部は論理０で刻時する。この時点で、バスコントローラは、Ｄｉｎ制御ライン２７に論理０を置き、第一バスモジュールのために一意的に予定されたいずれか必要制御信号を出力する。自己のライン３１が前述の論理Ｈレベルであるモジュールはモジュール１だけとなるので、モジュール１だけが制御情報に応答する。その後、バスコントローラはＤｉｎ制御ライン２６の論理０を維持し、連続的なクロックパルスをライン２９に出力する。連続的クロックパルスは、或るモジュールのライン３１上の論理Ｈレベルを次のモジュールのフリップフロップ３０にシフトアウトする一方で、論理ゼロを随所にシフトインする効果があり、その全体構造はシリアルシフトレジスタと同様に作用する。バスコントローラは、そのように形成されたシフトレジスタ構造にその時点で単一パルスを保持しているその制御ライン３１によってその時点で賦活されている１個モジュールにプログラミングおよび制御情報を、連続するクロックパルス間に出力する。所望であれば、バスコントローラは、バス上の最後のモジュールのライン３２に接続される予備線路を介して（バスコントローラから離れた）制御バスの遠端に更に接続してもよく、このように、バスコントローラはシフトレジスタ内で桁移動されたパルスの出現を待つことによってバス上の全部のモジュールがプログラミングされているかどうか判断することが可能で、また、そのような存在モジュールの個数をカウントすることもでき、このことはフレキシブルなプログラム可能性が望まれる可変モジュール式構造においては有用である。図１の変換器４はディジタルスピーカ内の電気信号から外部サウンド（音響）パワーを発生するものであり、変換器ドライバ３は出力変換器の効率を考慮しながらディジタル信号レベルを所望の音響パワーを発生するのに適した電力レベルに上げなくてはならない。必要なレベルは、例えば圧電形、静電形、ムービングコイル磁気形、磁気抵抗形といった、使用変換器の形式によって異なる。ディジタル論理の用語では、変換器ドライバ３は単にパルス増幅器である。実際的な用語では、それらはある種のパルス整形を行って、変換器４の電気音響伝達関数を補正し、ほぼ方形な音響パルス形状を維持するように要求される場合もある。５個の電気波形３６、３７、３８、３９、４０を２水平軸方向の時間の関数として図１１に示す。３６は符号情報と組み合わせた後の、２進１進エンコーダから得られる典型的なバイポーラ１進電気信号であり、本発明の主題であるディジタルスピーカの１個の変換器からの所期の出力圧に対応するものである。記載されている波形部分に含まれているのは、時間０と時間Ａまでのゼロ圧デマンド期間、時間Ａから時間Ｂまでの一定正圧デマンド期間、更に別のＢからＣまでのゼロ圧デマンド期間、その後の一定負圧デマンド期間、更にその後のゼロ圧力デマンドである。最初の取組みとして、変換器のダイアフラムは、一定速度で一定の圧力を発生し、ゼロ速度でゼロ圧力を発生するように振動しなくてはならず、従って波形３７は、３６に記載の圧力プロファイルを発生するための変換器の時間に伴う必要速度（位置ではない）プロファイルを示すものである。音の発生で振動される空気の抵抗によりダイアフラムの優勢反力に抵抗性と粘性がある変換器の場合、（恐らく縮尺を別として実質的に３６と同じ）波形３７が、３６の所期の圧力波形を達成するのに適した力−時間プロファイルであり、そしてまた、適切な電気駆動波形でもあるので、この場合は基本的にはパルス波形は必要ない。ダイアフラムの優勢反力が、ダイアフラムサスペンションによって発生されるようなダイアフラムのたわみ量に比例する復元力である変換器の場合、波形３８が、３６の所期の圧力波形を達成するのに適した力−時間プロファイルである。波形３８は、ＡとＢ、および、ＣとＤの間の逆勾配一定傾斜部分と、それ以外の区間のゼロ傾斜一定レベル部分から構成されているように見えるが、このような一定勾配は力の線形増加、従って時間に伴う変位、に符合するものであり、これらの期間のあいだほぼ一定な圧力が出力されるからである。ダイアフラムの優勢反力が、変換器の可動部品の質量と連行空気による慣性のものである変換器の場合、波形３９が、３６の所期の圧力波形を達成するのに適した力−時間プロファイルである。波形３９では、時間Ａ’で終わる短期正駆動力が時間Ａで発生されて変換器の移動質量に正の運動量インパルスを与え、その後、質量は時間Ｂまでほぼ一定な正の速度で惰行するが、時間Ｂ’まで短い負のインパルスが与えられることによって急速に落ち着き、その後、時間ＣからＣ’まで、移動質量に負の運動量インパルスを与える短い負のインパルスが与えられ、時間Ｄまで実質的に一定な負の速度で更に惰行する期間があり、短い正のインパルスが時間ＤからＤ’まで印加され、再び移動質量を静止させる。優勢力が前述の３タイプのいずれかの組合せであるような混合ダイナミクスの変換器の場合、必要に応じて方形の音圧出力パルスを発生するために、例えば図４０に記載されているような、３７、３８、３９の適切な線形組合せである複合駆動波形を利用することもできる。波形３７は、標準的なパルス増幅器で高電気効率で発生できる。波形３８も、以下の方法で適切な高さの周波数パルス波形のパルス幅変調（PWM）手段によって高電気効率で発生できる。ｋビット２進カウンタ４２のクロック入力に５２にて並列２進出力ＱＲを供給した後、ｋビット２進振幅比較器４３の２個の並列２進入力のうちの１個（この場合はＢ）に供給する高周波クロック発生器を具備する、（４７のパルスＵ_nの最小幅よりはるかに短い時間の）新奇なディジタルPWMランプ波発生器を図１２に示す。クロック４１にはディジタル分周器４４も接続されており、５１で示されている４４の出力ｄは、ＡＮＤゲート４５の２個ある入力のうちの１個に接続されている。例えば図１１の３８に記載されているランプのように整形しようとしている４７で示されている１進信号Ｕ_nは、ＡＮＤゲート４５の他方の入力に接続されているので、結果として、Ｕ_nが論理１の場合、分周器４４のｄからのクロックパルスはＡＮＤゲート４５の出力から供給され、Ｋビット２進アップ／ダウンカウンタ４６のクロック入力に接続されており、そうでない場合はＡＮＤゲートの出力は論理レベル低である。アップ／ダウンカウンタ４６のアップ／ダウン制御入力は、ディジタルスピーカの回路機構の符号ビット（または１進符号信号）に接続され、その入力にクロックパルスが到着したときにカウンタ４６でカウントアップするかカウントダウンするかを決定する。カウンタ４６の入力ｒｅｓｅｔは、賦活時に半フルカウントするようにカウンタを設定するように構成されていて（例えｋが１０で、４６の最大計数１０２３₁₀ ＝１１１１１１１１１１₂（２進）であるとすれば、カウンタを５１１₁₀=０１１１１１１１１１₂に設定するようにｒｅｓｅｔを構成できる）、４９に示されている外部信号Ｒｅｓに接続される。外部信号Ｒｅｓは、例えば、システム初期設定の時、あるいは場合によっては１進出力Ｕ_nからの所望の出力信号がゼロであった別の時に、バスコントローラ１３から出力することができる。アップ／ダウンカウンタ４６のｋビット並列２進出力QIは比較器４３の並列２進入力Ａに接続され、比較器４３が４２の出力ＱＲの振幅を基準として４６の出力の振幅を連続的に判定して、比較器４３の出力A>B で、ＱＩ＞ＱＲの場合には論理レベル低となるようにしてある。データの同期化の詳細は簡単明快にするために記載しない。この論理回路機構の効果は、リセット時の後（すなわち、回路ブロックの外部から２にＲｅｓパルスが送られた後）でありながらＵ_nが論理レベル低のままであるときに、カウンタ４６が半フルカウントで静止したままであるのに対し、カウンタ４２は周期Ｐ＝２^k／ｆ、但しｆはディジタルクロック４１の周波数、で、そのｋビット計数範囲を循環しており、従って、４３の出力Ａ＞Ｂから出ている５０で示される出力ＰＷＭは、論理レベル低にてその時間の半分を、論理レベル高で半分を正確に費やす。従って、この出力５０は、周期Ｐとマークスペース率１：１を有している。この状態から開始すると、Ｕ_nが論理レベル高になると、入力Ｓｉｇｎの状態に応じて、カウンタ４６は分周クロック信号５１によって決定された一定の率でその所期半フルカウントからカウントアップまたはカウントダウンを行うので、カウンタ４６からＱＩの配列２進で得られる瞬時出力値Ｖは、毎秒ｆ／Ｄ回、但しＤはクロック分周器４４の分周比、の割合で時間と共に線形に変化する。カウンタ４２のカウンタレートｆがｆ／Ｄに照合される場合（すなわち、Ｄ＞＞１）、Ｖはカウンタ４２の周期Ｐにわたって実質的に一定であると推測でき、その場合、ＰＷＭ信号は、周期の一部Ｖ／（２^k−１）、但し０≦Ｖ≦（２^k−１）、の高さであって、これはまさに信号５０を値Ｖの線形パルス幅変調表にするのに必要な条件である。条件Ｆ＞＞ｆ／Ｄに該当していない場合でも、回路は依然として出力５０で線形パルス幅変調信号を発生していることが分かる。Ｕ_nが論理１であるときに時間に伴って値Ｖが（Ｓｉｎｇが論理レベル高にあるか低にあるかに基づいて）増加または減少するので、Ｕ_nがオンのときは、（周期Ｐ以上に長いあいだの出力５０の平均の回数である）ＰＷＭ出力５０の有効値は線形ランプ波であり、Ｕ_n がオフのときは、クリーンな方形ディジタル音響出力パルスを発生するためのばね制限変換器を駆動するために、図１４の３８で示されたタイプの波形を発生するのに必要な条件である、静止値である。実際には、追加的な回路改善が有効で、その一つは、カウンタ４６をデッドエンドカウンタに構成して、カウンタが最大または最小計数に達した時点でロールオーバーするのではなく、計数方向（前進または逆進）が反転して次のクロックパルス出現するまで、その終端計数値を残すようにすることである。図示されているように、カウンタ４２に利用するものとしてカウンタ４６のクロック入力ｃｌｋを同一クロック４１から出すことは、安定性を助けるものではあるが、必須ではない。ディジタルスピーカ入力データサンプリングクロックでクロック４１を同期化することによって、あるいは、それとは別に、コントロールバスの入力データワードの値がゼロであるときに入力Res４９を高レベルにすることによって、この回路のディジタルスピーカ装置に更なる安定性を達成できる。また、このディジタルスピーカ装置では、Ｔ＝２^KＤ／ｆであるカウント４６のフルカウント周期が、通常、低遮断周波数２０Ｈｚで２５ｍｓである、スピーカの高忠実度再生が望まれる最低周波音響信号の半分の時間以上であることが必須である。ディジタルスピーカに当該ＰＷＭ発生器を応用する場合、回路成分４１、４２、４４は、別個の１進出力Ｕ_nに各々割り当てられる多数の個別PWM発生器で共有されるので、部品が大幅に削減されることに注意されたい。パルス幅変調波形を生成する当該ディジタル方法は、ディジタルスピーカ以外にも、ＰＷＭが有用であるケースに用途があることに注意されたい。 PWMシステムの共通要求事項は、最終出力駆動波形の高周波スイッチングノイズを減らすための低域フィルタシステムである。そのような低域フィルタは、PWM クロックレートを、低域フィルタを施した出力で再生するのに必要な最高変調周波数に近づけるほど、製作が複雑且つ高価になる。次に、余分な部品を使わずに、図１２に記載されている種類のPWM発生器の周波数速度を最大限にする方法を説明しよう。振動比較器４３に、２個のｋビットカウンタ４２と４６のようなｋビットワード論理装置を相互に接続する従来の方法を図１３にもう少し詳細に示すが、図から、ｑ₀、ｑ₁、ｑ₂．．．で示されるカウンタ４６および４２の最下位ビット（LSB）出力が、Ａ₀、Ａ₁、Ａ₂．．．およびＢ₀、Ｂ₁、Ｂ₂．．．で示される比較器４３のLSBに接続され、残りのビットも同じ順序で、最上位ビット（MSB）ｑ_k-1がA_k-1とＢ_k-1に接続されるまで、接続される。この接続方法により、パルス周期２^k／ｆ、但しｆはカウンタ４２のクロック周波数、ｋはそのカウンタのビット数、のPWM出力波形が５０に生じる。一例として、ｋ＝３で、カウンタ４６の出力によって表される（推定静止）値が１０１₂＝５₁₀という単純なケースについて、図１４の５２に、マークスペース率５：３の出力５０での予測波形を５２に示し、カウンタ４２へのクロック入力信号を５１に示し、０、１、２、．．．７、０、等といった各クロックパルスを越えるカウンタ４２のカウント状態をマーキングする。波形５２は、カウンタ４２が最初の５種類の状態０ −４のときに、その出力がこの例の値５でのカウンタ４６推定静止より小さく、従って、これらの状態の場合は比較器のA>B出力が論理レベル高となり、その後、カウンタ４２の残りのサイクルで低レベルになる。図の１８に記載の改良仕様の回路では、カウンタ４２のビット出力と、比較器４３のビット入力の間のコネクションのビット順序が逆転されていて、カウンタの最上位出力ビットｑ_K-1が、比較器４３の最下位ビット入力Ｂ₀に接続され、このビット順序逆転は、Ｂ_k-1 に接続されるｑ₀までこれらのデバイス間のもう一方のビット接続にも実施される。このビット逆転には、Ｂ₀がこの比較器入力の最小ビットであるとき、従来のビット順序から見たときに、比較器４３のＢ_i（０≦ｉ＜ｋ）個の入力に見られる計数順序を変えるという効果がある。前述の例に見られる（ｋ＝３で、カウンタ４６の出力の値が５であるときの）実際の計数順序を図１６の５３に示す。改変回路の５０からの結果ＰＷＭ出力を図１６の５４に示すが、５：３という（図１４の５２に示されている）以前の装置と同じ所要平均マークスペース率でありながら、カウンタ４２の１周期の間に、１サイクルだけでなく、３サイクルから構成されている。これは、まさしく低域フィルタリングの苦労を緩和するのに必要とされている作用である。当業者には、PWM出力波形の有効パルス比を向上するこの新奇な技術を、パルス幅変調のあらゆる応用装置に適用でき、本明細書に提示されたディジタルスピーカ発明の用途に限定されるものではないることが明らかであろう。これに関連して、４２と４３の間のビット接続の再配列で本明細書に記載した以外ものも有用であるが、逆ビット配列により全範囲のPWM出力状態に最大数の出力遷移が与えられることが分かるであろう。詳しく述べると、逆ビット配列は５０で出力を発生し、カウンタが半フルカウントのときに各クロックパルスごとにカウンタ４６に遷移するが、これは、５０％すなわち１：１のマークスペース率でのときの、そのような回路からの最大可能出力周波数である。質量制限（慣性優勢）音響変換器を駆動するための、図１１の３９に記載されたタイプの波形を生成するためのディジタル方法を図２０に示すが、図中、５８の１進入力信号Ｕ_nと信号Sｉｇｎは、論理１で、Ｕ_n信号の立上り区間のときにいずれかのフリップフロップのＤ入力に刻時し、立下り区間のときに他のフリップフロップに刻時するが、どのフリップフロップがどの区間に応答するかは、Ｓｉｇｎ信号によって決定される。図示の構成では、Ｓｉｇｎが論理レベル低のとき、フリップフロップ５７はＵ_nの立上がり（上昇）区間によって刻時され、フリップフロップ６０が立下がり（下降）区間によって刻時される。Ｕ_nの立上がりおよびに立下がり区間は、フリップフロップ５７と６０のリセット入力Ｒにインバータ５６を介して賦与される（図１８の６５に概略的にその波形が図示されている）５５のクロック信号Ｃｌｏｃｋの立上がり区間と同期するように構成されている。この構成の正味効果は、Ｕ_nが高レベルになったとき（図１８の波形６６参照）フリップフロップの出力の一方が高レベルとなり、次いで６７に示した（Ｃｌｏｃｋの）半クロックサイクルのあいだに０にリセットされ、次にＵ_nが低レベルになったときに他方のフリップフロップの出力がＣｌｏｃｋの半サイクルのあいだ高レベルとなり、その後、６８に示されているよう、また低レベルになる。直接または変換器ドライバ回路機構を介して、図１７に記載されているようにプッシュプル方式で変換器６３を駆動するのに、２個のフリップフロップ出力Ｑ１とＱ２を使用する場合、変換器は図２１の６９に示されている別々の信号によって駆動される。図１１の３９に示されているように、この波形は、慣性優勢音響変換器を駆動してクリーンな音響パルスを発生するのに必要な形その通りのものである。ディジタルスピーカの出力は、滑らかな波形ではなく、多数のパルスが総合されたものであるので、出力には、一般に約２０Hzから２０ＫＨｚとされている通常可聴範囲内でない周波数成分が含まれている。これらの成分は人間に聞こえない明瞭度のものであるので、それらを単純に無視することができる。しかしながら、２０ＫＨｚから６０ＫＨｚの大きな音は、家庭用動物を驚かせたり苦痛を与えたりする原因となるので、そのようなエミッションは極力低減する必要があるだろう。一態様は、出力変換器配列の上に音響低域フィルタを設けて、そのような周波数をその発生個所で直接に吸収することである。実際には約２０ＫＨｚ未満で音響的に透明であるが、約２０ＫＨｚを越えるものに厳しい吸音を発揮する材料により、必要なフィルタリング機能が提供されるであろう。第二の方法は、変換器自体からの高周波放射を最小限にすることである。これは、最高動作周波数のときでも、ディジタルスピーカの（ビットまたは１進数字の点から見て）分解能を出来る限り高く維持することによって達成される。ナイキスト定理によれば、ディジタルサンプルから２０ＫＨｚの正弦波を適切に再生するには、少なくとも４０ＫＨｚの周波数でサンプリングする必要がある。実際問題として、そのように少ないサンプル（すなわち、ナイキストレートでサンプリングした場合は、１サイクルあたり２サンプルのみ）から正弦波を再生できるのは、完全な低域フィルタを利用した場合のみである。ナイキストレートよりもずっと高い割合でサンプリングすれば、フィルタリング要件は大幅に緩和できる。適当に高いサンプリング率でディジタル入力信号を得られれば、ディジタルスピーカのサンプリング率を維持する以上の必要はない。しかしながら、例えば、約４４ＫＨｚでサンプリングされるコンパクトディスクから引き出されるディジタル音響信号で実際のディジタルスピーカを駆動しようとすると、ディジタル信号を補間してするには、サンプリングレートを更に高くするためにディジタル音響信号を補間する必要がある。そのようなプロセスは、ディジタル信号を更に増幅するために電気音響信号に変換するときのフィルタリング要件を緩和するために、既に高品質なコンパクトディスクプレーヤで実施されている。ここで、ディジタルスピーカのディジタル変換器からの音響出力信号の見せかけの高周波含量を確実に減らすために、サンプリング率の低いディジタル入力信号に同様なプロセスを施すことを提案する。出力変換器に１進コードを利用するこのディジタルスピーカ設計により、個々の変換器がディジタル出力の分解能とは無関係に、変換器が正弦波出力の各サイクルで１回ずつターンオンおよびターンオフすることが保証され、周波数応答という点で出力変換器の規格を高くせずに、ある程度までこのディジタル補間プロセスを実施することができる。この独立性は、２値、３進、または他の数字（２以上の）をベースにしたディジタルコーディングが利用される場合には存在しない。聴取者とスピーカの個々の変換器要素の間の経路長差を最小限にするためには、変換器配列の空間的な広がりを最小限する抑え必要がある。好ましい配置は、変換器をできるだけ密な二次元の配置で並べることによって達成できるが、この観点からは普通の円形、六角形、四角形といった配列形状が最適に近い。任意数の変換器の配列の広がりを最小限に抑えるための第二の好ましい方法は、それらのアパーチュアを小さくすることである。従って、好適実施例では、小さいアパーチュアの小型二次元配列が利用される。そのような経路長差を最小限するための更に別の好適方法が可能であり、変換器自体の前後の厚みが薄ければ、後ろ側の配列からの音が前方の配列の要素間の間隙を通るか、変換器自体の孔を通るかする状態で、前方変換器二次元配列の後ろに１個以上の変換器二次元配列を配置して、変換器の多層三次元配列を作成することによって、配列のサイズを更に小さくすることができる。変換器が（例えば、製造方法のため）必然的に円形であるならば、１サイズの円形はモザイク模様に配列できないので、円形デバイスを普通に配列すれば必ず間隙ができる。この多層二次元配置は魅力のあるものとなり、多数の変換器を使用するときでさえ、配列を非常にコンパクトに構成できる。連続する二次元配列を交互に配置して、後方の変換器の中央を、前方の変換器配列の間隙または孔の中央に合わせる。そのような三次元変換器７２の側面図を示す図１９と正面図を示す図２０に、これらの原理を示す。聴取者が受信する、三次元の別々の層からの音響パルスの同期を取るために、各層の信号に差分ディジタル遅延を与えて、聴取者とのそれらの距離差を補償することが望ましい場合がある（以下参照）。１進ディジタルコードは位置に関する特別な重みがないので、変換器ドライバからの１進ディジタル出力を、いずれか適切な空間的方法で配列の変換器に自由に接続できる。静かな音は大きな音よりも少ない個数の変換器で再生されるので、変換器は、入力信号レベルが近接しているものが出力変換器配列中で物理的に隣接するように関連付けることが最良である。このように、音源の全体サイズは、すべての音響出力レベルにおいてできる限りコンパクトに維持される。また、特定の音響レベルの再生に使用される変換器のグループの幾何学的中心が、全体配列の幾何学的中心のできる限り近くに維持される場合には、再生される音響レベルの変化に伴って、見かけ上の音源位置が移動することはほとんどない。このように、良いパターンの変換器と変換器ドライバの相互接続には、配列の幾何学的中心に中央が揃えられる密な螺旋（多層配列が使用される場合は、三次元への拡張は明白）が含まれる。図２１に、変換器と特定入力レベルを関連付ける数字で各々示されている円形変換器の、６角形二次元配列という特殊なケースの場合について、この原理を説明する。聴取者の聴取システム（耳と脳）がディジタルスピーカからのパルス列を適正に統合して、所期の音を再構成できるようにするためには、出力配列の異なる変換器から音響パルスが正しい時間関係（すなわち、それらが表すオリジナル入力信号の一部と同一な相対時間で）で出現することが重要である。変換器は二次元または三次元空間的に分散されているので、スピーカからそれほど遠くない所にいる聴取者には、配列内の対応変換器の空間的位置による影響を受けたときに異なる音響パルスが聞こえる。変換器Ｔ_i（ｉ＝１，．．．N）は、全般的にＬから固有の距離Ｄ＋ｄ_i、但しＤは最も近い変換器からＬまでの距離、にある。時間ｔで全部の変換器Ｔ_Iから同時に放射されるパルスがＬに到達する時間はｔ_iは、ｔ_i ＝ｔ＋（Ｄ＋ｄ_i）／ｃ［但し、ｃは音速］で、一般的に変換器ごとに異なる。この好ましくない影響は、それぞれの変換器への信号に差分ディジタル時間遅延を追加することによって、いずれか一人の任意の聴取者Ｌについては完全に修正することが可能であり、また、広範囲な聴取者位置についてもほぼ修正することが可能である。図２２に、これを実現する方法を示す：個々のディジタル遅延ライン７３のそれぞれの左側に、エンコーダからのＮ個の１進信号が供給されて、次のように選択された遅延ｔ₁、ｔ₂．．．ｔ_Nが生じる：ｔ_MAX＝（Ｄ＋ｄ_MA _X ）／ｃでｄ_MAXがｄ_jの最大値、ｔ_jがＬからの距離がＤ＋ｄ_jでの変換器Ｔ_jの適正遅延値である場合、ｔ_i＝ｔ_MAX−（Ｄ＋ｄ_j）／ｃ。角変換器への信号が１ビットまたは１進ディジタル信号なので、遅延装置は非常にシンプルにできる（例えば、１ビット幅のシフトレジスタまたは適切にアドレッシングされたＲＡＭ記憶素子）。遅延の配置は、聴取位置に最も近い変換器が最も遅くなるようにして、最も遠いものが最も遅延が少なくなるようするか、もしくは全然遅延されないようにして、遠くの変換器の音に「有利なスタート」を与えるというものである。実際問題として、付与される遅延は、適切な遅延時間に最も近い整数倍に量子化される（例えば、２０ＫＨｚの出力信号の最大１０％誤差の場合は、５μｓ）。従って、各変換器ドライバ経路の２００ＫＨｚのクロックと可変長リアルまたは同期シフトレジスタを利用したディジタル遅延システムで十分である。これは、変換器駆動エレクトロニクスによりASIC（特定用途向け集積回路）に統合することが出来、特定の変換器ならびにプログラミングされた聴取者幾何学に必要な実際の遅延パターンをドライバチップに組み込むことができる。このプログラムは、スピーカ使用時の種々の聴取位置に合うように変更することが可能である。これは図２３に記載されているが、Ｎ個の１進コード化入力が左側の７７に出現し、これらは遅延ｔ₁、ｔ₂．．．ｔ_NのＮ個のプログラム可能可変ディジタル遅延発生器７６に供給され、各々の遅延は、入力７５からプログラム遅延情報を受信するディジタル遅延プログラム記憶装置７８からの信号によって制御される。遅延発生器７６の出力は、概略図示されているように、最終的に変換器７４を駆動する。プログラム遅延情報７５は、スピーカ使用前に一々セットアップすることもできるし、スピーカの使用中に動的にすっかり変更することも可能であり、この応用装置の一つは、スピーカに対する聴取者の位置を突き止めて聴取者のその時の位置に対して遅延パターンをｔ_IからＴ_Nまでの範囲で最適化する。前述の出力変換器のディジタルの性質により、最大信号分解能と最大雑音対信号比を全聴取レベルで確実に実現できる音量レベル調節方法が可能となり、特に低聴取レベルに利益がある。本発明は、ノイズも信号も共に減らして、ＤＬＳ／増幅器の組合せの固有信号／雑音比（ｓｎｒ）を維持するような、パワー発生ポイントにおいて増幅器自体の音量を低下する２通りの方法を含む。好適方法の一つでは、低音量設定が利用されているときには小さなパルス振幅が発生されるように、レベル可変電源から出力パルス増幅器に電力供給するというものである。そのような方式を実施するために、電源出力電圧は何らかの方法で選択電圧レベル設定に対応させられる。この場合、概して出力は電源電圧の二乗に比例し、パルス増幅器の作動範囲内の電源レベルが維持しつつ、広範囲な電力出力が提供される。第二の好適方法では、出力変換器ドライバにパルス幅制御をかけ、パルス幅制御との対比により、ディジタルクロックサイクル全体でそれまでオンであった変換器を、そのような各サイクルと同じ一比率で、今度はターンオフする。サイクルターンオフ比がｘ％の場合、出力は（１００−ｘ）％に減ぜられる。しかしながら、この方法は、変換器ドライバの出力パルス増幅器の有限な上昇または下降回数に起因する限界とは無関係に、非常に広範囲な電力レベル制御を提供し、完全にディジタル式に実施することも可能である。上記の音量または出力制御方法は、必要に応じて一緒に利用して、それぞれのメリットを最適化することも可能である。音量制御ならびに低レベル可聴ノイズ減少に関する前述の方法を利用して、音響出力の有効分解能を低減せずに、ＤＬＳに必要な変換器総数を少なくすることも可能である。この方法は、低レベル可聴テクニックを、入力信号の実際のレベルの関数として動的に適用することによって機能する。このように、入力信号の振幅が小さい場合、各出力変換器によって提供される出力は比例的に減少し、入力信号がその最大許容値に達した場合に出力変換器がその最大パワーを提供するように構成されている。例えば、１６ビットの符号付きディジタル入力で、１０２３（＝２¹⁰−１）個の１進出力変換器を備えたシステムについて考えてみよう。入力信号の大きさが１０以下のビットで表現できるほど小さい場合、（符号ビットを除く）最下位の１０個の入力ビットを１０ビットユニポーラ２進１進エンコーダに接続し、そこからの全部の出力変換器を駆動するが、出力が各々フルロードからフルパワーの１／３２（＝１／２⁵）に減らされるので、３２７６７（＝２¹⁵−1）個の変換器を持っているのとまさに同じ出力分解能で低レベル信号を再生できる。入力の中間レベルでは、ビット１と１０、次に２と１１等、入力信号の最高レベルの５と１５まで、例中のエンコーダの１０個の入力ビットを接続する必要がある。このように、最大入力レベル１／３２より大きな入力信号は常に１０ビットの精度で出力に量子化され、それより小さな入力信号は同じ精度で，フル１６ビットＤＳＬでそうであるように量子化され、１６ビットシステムのダイナミックレンジと１１ビットシステムの精度が、フル１６ビットシステムよりもはるかに簡単に実現できる。フル振幅よりかなり低いレベルでの音楽再生の場合でさえも１６ビットＣＤディジタルシステムが十分に正確に聞こえるという事実は、フル１６ビットの精度は適正音質に不必要であることを示している。しかしながら、ダイナミックレンジの場合は、これは必要である。前述の方式は、ディジタル信号の浮動小数点表示を効果的に利用することによって、これら両方の特長を提供するものである。この方式を実施する適当な方法の一つを図２４に示すが、ここに記載される例によって他の方法が排除されることはないことを理解されたい。ｎビット２進入力信号８８は、ｍビットディジタルスピーカ、但しｍ＜ｎ、で再生される。ｎビット入力信号８８は、その最低周波数での入力信号の少なくとも１／２サイクル（例えば、低周波数限界が２０Ｈｚの場合は５０ｍｓ）で記憶できる７９のディジタルバッファメモリに供給される。それは、半サイクルのあいだに、連続的に大きな入力値が最大値ラッチ８６に記憶されるように、８５の比較器Ｃと８６の最大値記憶ラッチＸに同時に出力される。８１のゼロ交差検出器は、各入力半サイクルの終わりに信号を出力する。この時の最大対ラッチ８６の値は、再生されるディジタル入力サンプル（それらは７９で緩衝され、それにより遅延されたので）を含むバッファ７０に記憶されている最大の信号がどれくらい大きいかを示している。次の半サイクルでは、これらの記憶サンプルは７９から読み出され、スピによって再生され、次の半サイクルの新しい数値が記憶される。半サイクルの最後に、８６の数値は、８４のビット数レジスタＢにラッチされ、ビット数レジスタＢは０からｎ−ｍ（前述のようにｍ＜ｎ）までの範囲の整数を出力する。この数は、出力変換器ドライバ８３が【図１】【図２】【図３】【図４】【図５】【図６】【図７】【図８】【図９】【図１０】【図１１】【図１２】【図１３】【図１４】【図１５】【図１６】【図１７】【図１８】【図１９】【図２０】【図２１】【図２２】【図２３】【図２４】【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年２月６日【補正内容】発明の開示本発明の一態様により、スピーカは、それぞれが電気信号を音波に変換できる複数個の実質的に同一な変換器を具備し、当該変換器はスピーカが発生する音を表す１進コード化信号によって各々他と独立に駆動できる。本発明では、入力信号を１進信号に変換するためのエンコーダ手段を追加的に備えることができる。本発明は、１進ディジタル信号を、使用する変換器のタイプに適した方形または非方形の種々のパルス信号に変換するためのパルス整形手段を追加的に備えることができる。変換器は全く同じものであることが好ましく、好適実施例では、各変換器は、賦与される１進信号の極性意味に応じて正または負の圧力変化を起こすことができるバイポーラ式である。一好適実施例において、変換器は二次元配列に配置される。各々の変換器の形状は、２次元のモザイク模様になるような、例えば、三角、正方形、長方形、六角形にできる。この場合、変換器の間に任意に間隙を設けることができる。あるいは、各変換器の形状は例えば円形または楕円といった、隣り合う変換器間に間隙ができるモザイク模様にならないものにしてもよい。第一配列の変換器間にあるこれらの間隙は、第一配列の後ろに別の変換器配列を設けたときに生きてくる。第二配列の各変換器を第一配列の対応間隙の後ろに配置すれば、三次元の配置になる。このプロセスを繰り返すことにより、任意層数の複合変換器配列を提供できる。変換器配列は空間的に二次元または三次元に分散されているため、個々の変換器の配列の位置により聴取者と変換器の距離は一様でなく、変換器から同時に放出された音響パルスが聴取者に異なったタイミングで到着するという効果を生じる。この効果は、聴取者からの距離に基づいて変換器への入力信号を差別的に遅らせる遅延手段を導入することによって補償され、スピーカに対する信号入力信号変更によって得られた全変換器の音響パルスは聴取者の位置に同時に到着する。また、遅延手段は、聴取者の恐らくは変化するであろう選択位置に応じて遅延を変更できるように可変にすることもできる。或は、前述のように本発明の個々の変換器は、二または三次元配列に配置され、２個組，３個組，４個組、または全般的にＮ個組（Ｎ＞＝１）の独立変換器素子から構成することも可能で、各変換器素子は、おなじ１進信号によって駆動され、全体として取られたＮ個組みの各々の重心の位置が配列の垂直または水平中心線に一方または両方にできる半サイクルで使用する（パルス幅変調技術または供給電源変動技術、あるいはその両方の組合せによって制御される）出力レベルを選択するのに利用される。それは、符号が付いていない０からｎ−２ビットまでのいずれの入力ビットをバッファ７９から８２の２進１進エンコーダＵに渡すかを選択する場合にも利用される。この選択は、８０のｍビット幅のｎ−ｍ進路選択ブロックＳで行われる、バッファ７９（ｎビット幅）からそのディジタル信号入力を選択し、それらのビットのうちのｍ個を１進エンコーダ８２に送る。どのビットを選択するかは、レジスタ８４からの信号によって決定される。必ず隣接するビットグループが選択され、この例では、ｍビット幅で、最低出力ビットがビット０からビットｎ−ｍの範囲で選択され、最高出力ビットがｍ−１からｎ−２の範囲で選択され、ビットｎ−１が符号ビットとなる。前述の多数の特長を組み込んだ本発明の特定実施例を、図２５を参照しながら一例として以下に説明する。当該実施例では、ｎ個の２進ビットから成るディジタル入力信号が、アナログ−ディジタルコンバータ９０に接続される９２の任意アナログ入力を備えた入力バッファ１に賦与されて、ｐ個の２進出力、但しｐ≦ｎ、を発生し、バッファ１ならびにコンバータ９０の出力は、ユーザ９６の入力によって制御されるディジタルセレクタ／ミクサ８９の入力に接続されている。ユーザ入力に基づいて、入力信号の組合せがｎビット２進形式でミクサ８９からディジタルインターポレータ９７に送られ、ディジタルインターポレータ９７では入力信号の有効サンプリング率が任意に増加された後、ｎビットデータが信号遅延記憶・振幅検出器９５に渡され、信号遅延記憶・振幅検出器９５では入力信号が再生される最低音響周波数期間の半分以下の時間で遅延され、遅延信号のピーク振幅が決定される、その値は制御信号９１と９３の生成に利用される。遅延ｎビット２進信号は、次に、信号９１で制御されるｍビット（ｎ−ｍ）進路決定セレクタ（但し、ｍ≦ｎ−１）に渡され、ｍビット（ｎ−ｍ）進路決定セレクタは２進１進エンコーダ２の入力に接続されるｍ個の出力２進（非符号）ビットを出力する。符号ビットは別個に、９８に示されているように、遅延記憶装置９５から直接にエンコーダ２に接続される。記憶装置９５ならびにセレクタ８０の働きは、ｍビットサブセットに先行１を備えたｍ個の最高位隣接非ゼロビットが含まれるように、ｎビットの入力信号のｍまでのビットならびに符号を選択することである。エンコーダ２は、ｍ個の２進ビットと符号ビットをＮ個の１進信号に変換するが、但しＮ＝２^n-1で、Ｎ個の１進信号のうちの１個は符号すなわち極性信号である。Ｎ個の１進信号は、次に、９６でユーザが動作モードを変更できる遅延プログラム７８によって制御される可変長ディジタル遅延発生器７６に供給され、そこで聴取位置に対する変換器４の位置を補償するように、Ｎ個の種々の１進信号の差分遅延が調整される。推定遅延されたＮ個の遅延信号は、次に、（符号信号でない）方形入力パルスを使用する変換器４のタイプに合った別のパルス形状に変えるパルス整形器９９に進み、その後、このＮ個の１進信号はＮ−１個の変換器４を駆動するＮ−１個の変換器ドライバ３に進み、Ｎ−1個の変換器４は組み合わせられて再生出力音響を構成する音響パルスを提供する。変換器ドライバ４は、パワーレベルコントローラ９４からの信号によって制御され、パワーレベルコントローラ９４は９５の振幅検出器からの入力と、音量レベル選択を含む場合もあるユーザ入力によって制御される。ドライバ３のこの制御信号の働きは、パルス信号によって賦活されるときに各変換器４から出力される平均出力を変更して、レベル固定入力信号が存在する場合に変換器の配列からの平均出力レベルを変更できるようにすることである。【図２５】【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年５月１２日【補正内容】スピーカーの、またはスピーカーに関する改善技術分野本発明は、アナログ様式またはディジタル様式の電気信号から音を発生するスピーカに関するものである。背景および先行技術従来のアナログスピーカは、ある種の電気機械式モータであるムービングコイルによって駆動されるダイアフラムの振動をその動作の基礎としているが、静電形、圧電形、電離形装置のいずれもが試行および使用されている。概してアナログスピーカは、スピーカ装置の聴取者に聞こえる瞬間音圧を再生するものと一般に解釈されている滑らかに変化するアナログ電気信号と厳密に同期して、ダイアフラムの全体または一部を振動することによって所望の音を再生しようとする。そのようなアナログスピーカ固有の制約は、使用されるダイアフラムの有限なスチフネス、ダイアフラムの質量、適切な帯域で電気機械的モータの直線性と効率ならびにそこから得られる動力、およびダイアフラムの到達距離の限界に関するものである。これらならびに他の要因が組合わさって、アナログスピーカが低効率で比較的高ひずみレベルで作動することの原因となる。使用に供されている高品質ディジタルオーディオ材料の今日の普及により、しばしば固有ひずみレベル０．００２％程度の１６ビット２進形式でひずみレベル１％程度（５００倍の悪さ）で作動するアナログ高忠実度スピーカシステムが、再生音を聞く際の目下の音質制限要因となっていることは明白である。電子機器の最近の傾向は、電力の無駄を減らすのみならず機器の動作温度を低くして小型化、高信頼性、ならびに携帯性を図り、また、小型電池による動作を可能にするために、消費電力を最小限にすることである。繰り返すが、電気音響効率レベル０．３％から１％で作動する線形アナログ電力増幅器／スピーカの組合せは、この傾向から外れている。最後に、現今、ディジタル音源データは珍しくなく、ディジタルラジオならびにディジタルテレビの出現により益々普及するであると予測されるが、ディジタル音源データ再生用の従来の高忠実度システムはいずれもアナログスピーカに賦与するアナログ信号を生成するためにアナログ信号システムのどこかにディジタル−アナログコンバータ（ＤＡＣ）を内蔵する必要がある。ＤＡＣ自体、更なる雑音とひずみを発生させ、システムに既存の雑音とにずみを増大し、また、費用も余分にかかる。前述のアナログスピーカの制約の一部または全部を克服するディジタルスピーカデザインを開発しようとする試みが、これまでにもなされている。これらはいくつかの分類に分けられる：標準的なアナログスピーカを駆動するディジタル信号プロセッサを備えた疑似ディジタルスピーカ；タップ付き「ボイスコイル」を備えたムービングコイルディジタルスピーカ；ダイアフラムの面積を表面面積が２進関係になるように複数の個別領域に分割した圧電形ならびに静電形ドライバ；まさしくディジタル増幅器技術であるパルス幅変調増幅。ディジタルスピーカシステムを作る際の前述のすべての試みでは、２進コードが装置の入力側のみならず、出力変換器に至るまでのディジタル信号媒体であると想定している。これが実際に深刻な技術上の問題を引き起こす原因である。符号付きのｎ-ビットのシステムで、出力の最下位ビット（ＬＳＢ）に使用される変換器は、（符号無しの）最上位ビット（ＭＳＢ）の２^n-2倍未満の電力レベルで作動する。音発生装置の絶対的に機械的な性質（音は空気の機械的振動である）のため、この広いダイナミックレンジによりＬＳＢならびにＭＳＢ変換器に使用される装置タイプに深刻なデザイン制約が課せられ、従って、装置間の整合をとることが非常に難しくなる。２進重み付き変換器（すなわち変換器配列）システムでは、多数の連続下位０または１を備えた値から、多数の連続下位１または０を有する次（上方または下方）のレベルにコードが変化するポイントで、深刻な過渡事象問題が生じる。このコード変更がほとんど聞こえないことが好ましい信号振幅の最下位ビットの単なる変更であったにしても、これによって必然的にかなりの音響エネルギーが発生する。上に概説したスイッチング過渡事象問題の他に、そのような０−１ならびに１− ０のようなコード変更に関わるレベル誤差もある。これは、実際のシステムでは、最上位ビット変換器と、共同作用する全部の下位ビット変換器の合計よりも変換器有効電力または振幅が大きい最下位ビットとを、寸分違わないように正確に整合することが容易に出来ないからである。個々に独立に供給される圧力パルスを発生する多くの変換器から成る配列をスピーカに備えることは知られていないが、例えば、スティンガによる米国特許第４５１５９９７号明細書など、過去において、これは２進ディジタル信号で実行されていたが、前述の理由により実際的には失敗であった。これらの態様における１進ディジタル信号の利益が予測できなかったため、１進ディジタル信号でそれを行ったものは誰もいなかった。例えば、ヌバートによる独国特許第４３４２８０７Ａ１号明細書では、一連の電圧しきい値に達すると、一次元または２次元配列に配置されている何個の同一変換器をターンオンするかを決定するのに、離散時間サンプリング信号ではなくて、電圧サンプリング信号が使用されていたが、２進（または他）ディジタルコードを１進コードにコード化することは開示しておらず、また、種々の変換器を始動させる電圧レベルを適切な音圧レベルに有用に変換することもせずに、ほぼ瞬時の三次元音量変更の切り換えを行い、それによって、適切な極性の連続パルスではなく、トリガエッジでの一連の正または負圧のインパルスを生成し、結局、有用な音響パワーの発生は得られない。既存のディジタルスピーカデザインで適切に注意が向けられていない別の問題は、所望の音響出力波形を発生するための、変換器のダイナミクスならびに適切駆動波形の問題である。先行技術では、２進１進エンコーダが知られている。米国特許第５，３１３，３００号明細書（ラビール）には、各々が自己より広くない２進ワードをコード化できる１進サブエンコーダからの広い２進ワード関してビデオＤＡＣ用のエンコーダを統合する技術が開示されている。説明されている技術では、１進への最終的な変換を実行するための追加的なゲーティングブロックと併せて、樹木構造のような何かに相互接続された小さい１進エンコーダの「階層」を利用する。このデザインをもっと大きな入力２進ビット幅に拡張する場合、全部の１進エンコーダ間の相互接続システムが複雑になり、（その樹木状に階層化された、すなわち階段状に並んだ性質のため）バス構造方式に直すことができないという点で問題がある。また、米国特許第５，３１３，３００号明細書のデザインでは、１進サブエンコーダブロックの存在を前提としているが、そのようなサブエンコーダ効果（真理値表も）がどこにも説明されておらず、従って正確な性質が不明である。事実、１進エンコーダ装置は市販されておらず、この特許が実際に説明したものが何であるか疑問を残す。ディジタルパルス幅変調ＰＷＭ発生器も周知であり、例えば、カーンによる米国特許第４，７７３，０９６号明細書では、クロック発振器を利用してディジタル振幅比較器の１個の入力に出力が接続されているディジタルカウンタを駆動し、一連のディジタル入力ワードを、一連のディジタル入力ワードの値をその連続平均値で近似する一連のPWM波形に変換する。しかしながら、当該開示によれば、そのような装置は単一ディジタル入力パルスをＰＷＭランプ信号には変換しない。ロジャースによる米国特許第５，２８７，５３１号明細書では、カード１枚につき１個ずつ、一連のシリアル入出力シフトレジスタをデージーチェーン接続して、それらの内容を順次に制御マイクロプロセッサに刻時することによって、コンピュータバスの一連のプラグインカードからデータを読み取るための手段を開示している。しかしながら、この方式で各カードから検索できるデータ量は各カードにインストールされているＳＩＳＯＳＲのサイズに完全に限定されており、各カードに独自に情報を書き込んだり、情報を記憶したり、カードを制御したりする機能については、ここには開示されていない。明細書、請求の範囲、および要約書で使用されている用語の定義１進数字は、２つの値０，１のいずれかを取ることもできるが、そうではなくて単一値１だけを取るように定義することも可能で、１の欠落はローマ数字表記の０を表すのに使用される。１進整数位取り表記は、２または１０の累乗でなくて１の整数累乗が使われるという点を除き、２進または１０進位取り表記法と同様である。１の正整数累乗は、いずれも１であるので、１進法ではすべての数字の重みが等しく、その重みは１であり、１進位取り表記数では、有意味なのは１進数字の１または０という値だけ、すなわち１進数字の有無だけで位置は無関係であることが明らかである。従って、１進位取り整数の右から４番目の１進数字は、１または０という因数に１³＝１を掛けたものである。従って、例えば、 11010₁= 1×1⁴+1×1³+0×1²+1×1¹+0×1⁰= 1₁₀+1₁₀+0+1₁₀+0 = 3₁₀ であり、 3₁₀というのは、数字１の個数に過ぎない。このように、１進数字の場合、数字位置は無関係となる。これは、１進数字では位取り表記の桁キーパーとしての０の役割と無関係であるので０が不要だからである。従って、１１０１０₁という数字は、まさに１１１₁と書くことができ、いずれの表記も１０進値３₁₀を表す１進表記で問題となるのは数字１の個数であって、数字１の場所ではないということを理解することが重要である。専門用語：１０進数字には特別な名称がない。ｂｉｎａｒｙｄｉｇｉｔ（２進数字）という語句はｂｉｔ（ビット）と略記されるのが慣例であり、ｕｎａｒｙｄｉｇｉｔ（１進数字）はｕｎｉｔ（ユニットまたは単位）と略記されるのが慣例である。しかしながら、この馴染みの薄い使われ方の「ユニットまたは単位」という言葉は、一般に使用されている意味のものと混乱されやすいので、本明細書では、１進数字という語句を使用する。請求の範囲１．電気的なスピーカ入力信号を音響出力に変換するように各々構成された実質的に同一な複数の変換器を具備するスピーカにおいて、各変換器（４）は、スピーカ発生音を表す時間的離散サンプル１進コード化信号によって、他のいずれからも独立に駆動することが可能であり、且つ、各々の変換器（４）は、電気信号による駆動時に圧力パルスを発生するようになっており、各変換器（４）を駆動できる信号は時間的離散サンプル１進ディジタル信号であること、スピーカは１進様式でない時間的離散サンプルディジタル入力信号を、適当複数の時間的離散サンプル１進ディジタル信号に変換するためのエンコーダ手段（２）を含むこと、各変換器（４）は、１進ディジタル駆動信号パルスの持続時間にほぼ一定な圧力パルスを発生すること、従って、変換器の累積効果により入力信号を表す出力音響が発生されること、を特徴とする、前記スピーカ。２．１進ディジタル信号を、出力音圧パルスの形がほぼ方形になるような使用変換器のタイプに適した波形に整形するためのパルス整形器手段（９９）を備えたことを特徴とする、請求の範囲１に記載のスピーカ。３．パルス整形手段（９９）は、パルス幅変調技術を利用して運用されることを特徴とする、直前の請求範囲に記載のスピーカ。４．各変換器（４）はバイポーラ形式であるので、与えられた１進信号の極性符号に応じた正・負両方の音圧パルスを発生できることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。５．変換器（４）は、全部の変換器の音エネルギーがスピーカの聴取領域に伝わるように変換器間に間隙を備えた二次元配列もしくは三次元配列に配置されることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。６．変換器（４）の相関信号の聴取者位置到達同時性を含むスピーカ挙動のどれか１個または複数個のパラメータを最適化するために、変換器は、関連変換器への信号を個別遅延できる遅延手段（７３）に対応付けられていることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。７．各変換器（４）は、物理的に配置された多数の独立した変換器要素から成っており、多数の各変換器要素の幾何学的中心の全ては、スピーカの聴取者に感知される見掛け上の音源空間分布を最小にするように、１個の共通点に出来るだけ近づくように物理的に配置されていることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。８．変換器（４）は、隣接する離散入力信号レベルに対応付けられた変換器（４）が空間的に隣り合ってまたは空間的に近接して音響レベルの変更に伴う音源の見掛け上の移動を最小限にするように、１進ディジタル出力に接続されることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。９．出力変換器と聴取領域の間に低域音響フィルタを配置して、人間の通常聴取限界を越えた周波数範囲における各変換器の出力のパルス性格による望ましくない音響出力を最小限にするようにしたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 10．スピーカ入力信号の有効サンプリングレートを上げるために、オーバサンプリング・補間手段（９７）が配設されることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 11．アナログ入力信号をディジタルスピーカ入力信号に変換するためのアナログ −ディジタルコンバータ手段（９０）が組み込まれていることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 12．各変換器（４）は、１進信号を適切な電流または電圧レベルに変換するドライバ手段（３）に対応付けられることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 13．既存のいずれか１進のパルス整形変調に加え、あるいは、変換器駆動回路機構への電力を変更することによって個別にまたは組み合わせて、マークスペース率が０から１に連続的に変化する高周波ディジタル波形を利用してオンまたはオフに切り換えることで全部の変換器の音響出力の平均振幅を調整できる平均振幅制御手段（９４）を組み込んだことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 14．前記平均振幅制御機構（９４）は、既存のいずれか１進・パルス整形変調に加え、高周波ディジタル波形を利用して変換器をオンまたはオフに切り換えることによって達成されることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 15．スピーカが大きな音を再生しているときには平均振幅を上げ、大きくない音を再生しているときには平均振幅手段を平均振幅を下げるように平均振幅制御機構（９４）を自動制御する自動制御手段を備えたことを特徴とする、直前の２項の請求の範囲に記載のスピーカ。 16．自動制御手段は、スピーカ入力信号の振幅を連続的に測定して、測定振幅を基礎として、所要出力振幅にできる限り近く符合する総出力振幅を受ける使用可能個数の変換器（４）が発生する限界内のディジタルスピーカの分解能を最適化するように自動制御手段を調節することを特徴とする、直前の請求の範囲に記載のスピーカ。 17．ｎビットディジタル振幅比較器（４３）と；ｎビットディジタルカウンタと（４２）と；第二カウンタ；とを具備し、第二カウンタのｎビット並列２進出力ｃｏｕｎｔは、最下位ビットＬＳＢ出力が比較器（４３）のＬＳＢ入力に接続されて、以下、ビットの重み順に接続されるように、振幅比較器（４３）のｎビット入力の１個に接続され；一定速度クロック信号は第二カウンタの入力ｃｏｕｎｔに直接に接続される、ディジタルパルス幅ＰＷＭ発生器であって前記ディジタルＰＷＭ発生器は、第一カウンタであるＮビットディジタルアップ／ダウンカウンタ（４６）と、２入力ＡＮＤゲート（４５）も具備しており；第一カウンタのｎビット配列２進出力ｃｏｕｎｔは、最下位ビットＬＳＢ出力が比較器（４３）のＬＳＢ入力に接続されて、以下、ビットの重み順に接続されるように、振幅比較器（４３）の２つのｎビット入力のもう一方の方に接続され； AN Dゲート（４５）の出力はアップ／ダウンカウンタ（４６）の入力ｃｌｏｃｋに接続され；一定速度のクロック信号は、２入力ANDゲート（４５）の一方の入力に周波数分割式に接続され；第一カウンタの入力ｕｐ／ｄｏｗｎはディジタル１進入力信号の入力符号ビット（４８）によって制御され；２入力ANDゲート（４５）の他方の入力は１進入力信号（４７）に接続され；また、比較器（４３）は、振幅比較器（４３）の出力ｇｒｅａｔｅｒ−ｔｈａｎ（５０）ならびにｌｅｓｓ−ｔｈａｎがＰＷＭ出力信号を出力するという働きにより、２個のカウンタ（４２、４６）の計数の大きさを連続的に比較し；ＰＷＭ発生器は、符号ビット入力（４８）の極性によってランプ波の勾配の方向が決定されるように、１進入力（４７）の定常パルスをＰＷＭランプ出力信号対に変換することを特徴とする、前記ディジタルＰＷＭ発生器。 18．第二カウンタ（４２）の並列出力ｃｏｕｎｔが、逆ビット順に、第二コネクタの最下位ビットＬＳＢ出力が比較器（４３）の最上位ビットＭＳＢ入力に、逆もまた同様に、接続され、第二カウンタの次のＬＳＢ出力が比較器（４３）の次のＭＳＢ入力に、逆もまた同様に、接続され、以下同様に、残りのそのような出力と入力も接続され、比較器の出力ｇｒｅａｔｅｒ−ｔｈａｎ（５０）とｌｅｓｓ−ｔｈａｎからのパルス幅変調出力は、所要平均マークスペース率を依然として維持しながら第二カウンタの総計数サイクル当たりの遷移回数を増やす点が異なる以外、前記請求の範囲に記載されたものとあらゆる点で同一である、ディジタルパルス幅変調ＰＷＭ発生器手段。 19．ｎ／ｋ＝ｑ個の入力数字（２１）をそれぞれコード化できるｋ個の同一サブエンコーダ（１５）からモジュール式に組み立てられ、いずれも入力信号・制御共通バス（１４）に接続され、振幅比較器（１９）によって選択された特定範囲の入力ディジタル信号に各々が応答して１進にコード化してすべてが共同で作動するときには入力信号のｎ個の入力数字全体をコード化するように各々プログラミングすることが可能な、入力桁数ｎのディジタル入力信号（１２）を複数個の１進信号（１６）に変換するためのエンコーダ手段（２）。 20．バス構造体（１４）の一端に配設されたバスコントローラ手段（１３）と；相互接続される可変数の同一モジュール（１５）と；相互接続されたモジュールにデージーチェーン接続される１本または複数本のバスライン（２６）と；効果的に直列入力シフトレジスタ SISR を形成するように共通バスライン（２７）もしくはデージーチェーンバスライン（２６）によって相互接続されるように各モジュール（１５）に組み込まれるフリップフロップ（３０）；とを具備するプログラマブルバス制御構造体手段であって、同一モジュール（１５）の可変数は互いに独立にプログラミングおよび制御もされるが、固有の一意的識別コードは不要であることと；モジュールを並列に相互接続するための共通他方向接続バス（１４）と；バスコントローラ（１３）ならびにバスコントローラから最も遠いバスの末端に接続されるモジュールとに接続される任意追加ラインと；バスコントローラ（１３）はバス相互接続フリップフロップ（３０）から形成されるシフトレジスタの入力端に配設されることと；バスコントローラ（１３）からの１個のパルスは、バスコントロー他（１３）によってバス（１４）に与えられ且つ全部のモジュール（１５）が読める共通クロック信号（２９）によって、１度に１個ずつ順次にモジュール（１５）を介してシフトされることと；ＳＩＳＲの１個のパルスが特定モジュール（１５）のフリップフロップ（３０）内にあるときに、そのモジュール（１５）が、バス（１４）で利用できるバスコントローラ（１３）の論理からプログラミング信号に応答するが、そうでなければそのように応答しないようにモジュール（１５）が組み立てられることと；任意に、最後のモジュール（１５）に到達したときにＳＩＳＲに挿入される１個のパルスがラインｅｎｄを介してバスコントローラ（１３）に戻され、その時点までに出力されたシフトクロックパルスの数をカウントすることによってバス（１４）に接続されたモジュール（１５）の個数をバスコントローラが判定できるようにすること；とを特徴とする、前記プログラム可能バス制御構造体手段。 21．（変換器のｕｎａｒｙｉｎｐｕｔｓｉｇｎａｌならびにｓｉｇｎｓｉｇｎａｌからほぼ方形な音響パルスを発生することが要求される場合に）駆動パルスを慣性優勢電気音響変換器に与えるためのパルス整形器手段（９９）であって、各々が入力ｃｌｏｃｋとアクティブハイの入力Ｒｅｓｅｔと入力Ｄを備え、各々が２個の個別端子ｐｕｌｓｅ−ｓｈａｐｅｒｏｕｔｐｕｔの一方に接続される出力Ｑを備え、各々がインバータ（５６）を介して共通入力端子ｐｕｌｓｅ −ｓｈａｐｅｒ−Ｃｌｏｃｋに接続される入力Ｒｅｓｅｔを備え、各々が静的論理−１レベルに接続される入力Ｄを備える、Ｄ形フリップフロップ対（５７、６０）と；フリップフロップ（５７、６０）の入力ｃｌに１対１に接続される出力を備え、入力端子ｐｕｌｓｅ−ｓｈａｐｅｒ−Ｕｎに共有される１個の入力を各々が備え、一方が直接に、他方がインバータ（６４）を介して入力端子ｐｕｌｓｅ−ｓｈａｐｅｒ−Ｓｉｇｎに接続される別の入力を各々が備えている、２入力排他的 0R ゲート（５９，６２）、とを具備したことを特徴とする、前記パルス整形器手段であって；従って、入力信号ｄａｔａｃｌｏｃｋ（５５）が入力ｐｕｒｌｉ−ｓｈａｐｅｒ− Ｃｌｏｃｋに与えられ、入力信号ｕｎａｒｙ（５８）が、信号ｄａｔａｃｌｏｃｋ（５５）の立上がり区間と立上がりおよび立下がり区間を同期させて、入力端子ｐｕｌｓｅ−ｓｈａｐｅｒ−Ｕｎに与えられ、入力信号Ｓｉｇｎ（６１）が入力端子ｐｕｌｓｅ−ｓｈａｐｅｒ−ｓｉｇｎに与えられ、差分変換器出力信号が２個の別個端子ｐｕｌｓｅ−ｓｈａｐｅｒｏｕｔｐｕｔから取られ、その後、変換器に対する有効駆動は、１進信号入力の始まりの、極性が符号入力信号によって制御さる、同期クロック期間の半分のインパルスと、１進入力信号パルスの終わりの、同幅であるが極性が逆の第二インパルスによることを特徴とする、前記パルス整形器手段。 22．請求の範囲１７から２１の、１個または複数個の、パルス整形器手段と、ディジタルパルス幅変調発生器手段と、エンコーダ手段と、プログラマブルバス構造体手段、とを組み込んだことを特徴とする、請求の範囲１から１６のいずれか１項に記載のスピーカ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＮ，ＣＺ，ＥＥ，ＦＩ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＬＫ，ＬＲ，ＬＴ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＳＧ，ＳＩ，ＳＫ，ＴＲ，ＴＴ，ＵＡ，ＵＳ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．各々が電気信号を音波に変換することのできる実質的に同一な複数の変換器を備えたスピーカであって、変換器は、スピーカが発生する音を表す１進コード化信号によって、他のいずれからも独立に駆動されうることを特徴とする、前記スピーカ。２．入力信号を複数の１進ディジタル信号に変換するためのエンコーダ手段と、変換器の累積的効果によって入力信号に対応する出力音が発生されるように、１進ディジタル信号のうちの対応するものを音響パルスに変換する働きを各々が有している実質的に同一な複数の変換器、とを備えたスピーカ。３．１個の入力信号を複数の１進ディジタル信号に変換するためのエンコーダ手段と、１進ディジタル信号を、パルス形状による駆動時に変換器からの出力音響パルスがほぼ方形となるように選択されるパルス形状を利用する変換器のタイプに適した、種々の方形または非方形のパルス信号に変換するためのパルス整形器手段と、変換器の累積的効果によって入力信号が表す出力音が発生されるように、被パルス整形１進信号のうちの対応するものを音響パルスに変換する働きを各々が有している実質的に同一な複数の変換器、とを備えたスピーカ。４．各々の変換器はバイポーラ形式であり、従って、与えられる１進信号の極性の意味に基づいた正・負両方の音圧パルスを発生することのできる、請求の範囲１または請求の範囲２または請求の範囲３に記載のスピーカ。５．変換器は、全部の変換器の音エネルギーがスピーカの聴取領域に伝わるように変換器間に間隙を備えた二次元配列もしくは三次元配列に配置されることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。６．変換器の相関信号の聴取者位置到達同時性を含むスピーカ挙動のどれか１個または複数個のパラメータを最適化するために、各変換器からの音響パルスの到達時間を静的または動的に独立調整できるようにするために、スピーカの入力信号と各々の音響出力変換器の間に遅延手段を設けたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。７．前記変換器は、同一ディジタル駆動信号に接続されるグループの全構成要素を、２群、３群、４群または他の複数群グループに組分けしたものに各々置き換えられ、複数変換器群の各々の幾何学的中心ができる限り共通中心に近くなるように、スピーカの聴取者が感知する音源の見掛け上の空間的分布が最小限になるように、複数群の各々の変換器を対称配置構成にすることが好ましいことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。８．変換器または複数の変換器群は、隣接入力信号レベルに対応付けられる変換器が二または三次元配列配置で物理的に隣接または近接しているような１進ディジタル出力にも接続され、音響レベルの変化に伴う音源の見掛け上の移動を最小限にするようにしたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。９．出力変換器と聴取領域の間に低域音響フィルタを配置して、人間の通常聴取限界を越えた周波数範囲における各変換器の出力のパルス性格による望ましくない音響出力を最小限にするようにしたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 10．出力変換器に与えられる信号の１進ディジタル信号サンプリングレートを上げ、それにより人間の通常聴取範囲外の周波数範囲における各変換器の出力のパルス性格による望ましくない音響出力を低減するために、入力信号をディジタル式にオーバーサンプリングすることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 11．アナログ入力信号がスピーカに与えられて再生されるようにアナログ−ディジタルコンバータを組み込んだことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 12．エンコーダ手段からの１進ディジタル出力信号を適切な電流または電圧レベルに変換して所望の電力を変換器に送り込む変換器ドライバを、エンコーダ手段と音響出力変換器の間に接続したことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 13．パルス整形器手段は、各変換器への電気的駆動パルス波形がその電気音響パルスのパルス形状を最適化するように電気音響伝達関数が補償されるように、変換器ドライバの前もしくは変換器ドライバに統合された状態でエンコーダ手段の１進ディジタル信号出力と音響出力変換器の間に組み込まれ、また、そのようなパルス整形手段は、復元性優勢、抵抗優勢、ならびに質量優勢変換器を補償するための線形ランプ波、方形パルス、バイポーラインパルス対ならびにそれたの線形組合せの発生に関わるがそれらに限定されないことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 14．パルス整形手段は、変換器に対する電気駆動効率を向上するためにパルス幅変調技術を利用して運用されることを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 15．ディジタル論理を用いて必要総数のディジタル信号を発生するように組み合わせられたｋ個の個別コード化手段の出力信号を利用して、ｎ個の入力数字から成るディジタル入力信号を、ｎ／ｋ個の入力数字を複数個の１進信号にコード化できる個別コード化手段に各々接続された入力桁数ｎ／ｋのグループｋ個にｎ個の入力数字を組分けする組分け手段を備えた複数個の１進信号に変換し、運用に要する単純論理ゲートの総数を減らしたエンコーダ手段。 16．共通入力信号・制御バスにいずれも接続されるｎ／ｋ個の入力数字をそれぞれコード化できるｋ個の同一サブエンコーダによってモジュール式に組み立てられ、特定範囲の１進ディジタル信号に応答してこれをコード化し、全てが共同で作用する場合に入力信号の入力数字ｎ個すべてをコード化するようにプログラミングすることが可能な、入力桁数ｎのディジタル入力信号を複数個の１進信号に変換するためのエンコーダ手段。 17．多数の同一モジュールをすべて共通バスに接続することのできる構造体であって、バスの特定回線はモジュールを介してデージーチェーン接続されており、バスコントローラ手段はバス構造体の一端に位置し、各モジュールにその目的のために組み込まれているフリップフロップは、そのように形成されたシフトレジスタ入力端に位置するバスコントローラを利用して直列入力シフトレジスタを効果的に形成するように共通接続ならびにデージーチェーン接続されたバス構造体によってそのように相互接続され、バスコントローラからの１進パルスはバスコントローラによってバスに与えられ且つ全モジュールで読み取れる共通クロック信号によってモジュールを介して連続的にまたは１度に１個ずつシフトされ、シフトレジスタのパルスがモジュール内にあるときにバスコントローラ論理からバス上のモジュールが利用できるプログラミング信号に応答するようにモジュールが構成されるので、モジュールが論理的に同一であってハード配線もしくは事前プログラミングされた固有のアドレス情報を有していないという事実に拘らずバスコントローラがバス上の各々全部のモジュールに独自のプログラミング情報を提供しすることができ、それ故、全く標準的なプログラミングされていないモジュールをバスに追加して独自にプログラミングすることができるので、関数で区別することができ、前記レジスタに挿入される１進パルスがバス上の最後のモジュールに達したことをバスコントローラに信号通信して、出力されたシフトレジスタのクロックパルス数を単にカウントすることによってバスに接続されている同一モジュールの数をバスコントローラが判定できるように、追加バス制御信号はバスコントローラから最も遠いバスの端点に接続される最後のモジュールにのみ接続できることを特徴とする、前記構造体。 18．前記請求の範囲のいずれかでクレームされているコード化手段のいずれかを組み込んだ前記請求の範囲のいずれか１項に記載のスピーカ。 19．ディジタル信号への変換後にディジタル入力信号またはアナログ入力信号を補間するための補間手段を組み込み、有効信号サンプリングレートを上げ、それによって出力変換器からの望ましくない高周波アコースティックエミッションを低減するようしたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 20．既存のいずれか一つの１進パルス整形変調に加え、高周波ディジタル波形を利用してそれらをオンおよびオフ切り換えすることによって変換器からの音響出力パルスの平均振幅コントロールを組み込み、使用中の変換器の有効数を減らさずにスピーカ全体を効果的に音量調節でき、スピーカの分解能を維持し、その内部発生信号を量子化雑音レベルに上げることなく、変換器の電気的駆動効率を下げないようにしたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 21．前記平均振幅コントロール機構はスピーカが大きな音を再生するときには平均振幅を上げ、大きくない音を再生するときには平均振幅を下げるように自動制御され、所要出力振幅にできる限り近く相応する総出力振幅に対応して駆動される変換器の数を常に最大限にしておき、ディジタル入力信号に存在する別個のレベルと同じくらい多くの別個の出力変換器を必ずしも用意する必要なく、広範囲なダイナミックレンジにわたって高い分解能を維持するようにしたことを特徴とする、前記請求の範囲のいずれか１項に記載のスピーカ。 22．アップ／ダウンディジタルカウンタと、ディジタル振幅比較器と、第二ディジタルカウンタを備えたディジタルパルス幅変調発生器であって、第二カウンタが一定速度のクロック信号で連続的に刻時されるとき、ならびに、アップ／ダウンカウンタの前進／逆進入力でディジタル入力信号の符号ビットによって制御されてこの入力信号の有無によってアップ／ダウンカウンタのクロック入力がクロック入力がターンオンまたはターンオンされるときに、振幅比較器は、最下位ビット出力が比較器の最下位ビット入力に接続され、順次にビット並び順に接続され、従来の意味で振幅比較器に接続されてている２個のカウンタの計数の相対サイズを比較し、その出力が大きいまたは小さい場合にパルス幅変調信号を供給し、パルス幅変調出力信号は単一入力の定常パルスを出力でパルス幅変調ランプに変換するが、ランプの勾配は符号ビット入力の極性によって決定されることを特徴とする、ディジタルパルス幅変調発生器。 23．直前のクレームに記されているものを基礎とし、あらゆる点でそれと同じである改良ディジタルパルス幅変調器であるが、第二カウンタの出力が従来のビットの順序付けと逆順に、特にコネクタの最下位ビット出力が比較器の最上位ビット入力に、もしくはその反対に接続され、第二カウンタの出力が逆ビット順に振幅比較器の入力ポートの一つに接続され、比較器からのパルス幅変調出力は依然として所要平均マークスペース率を維持しつつ第二カウンタの全計数サイクルあたりの遷移回数を増やし、それにより通常要求されるパルス幅変調出力の低域フィルタリングが大幅に容易化される点が異なる、前記改良ディジタルパルス幅変調器。 24．１進入力信号および符号信号から、変換器のほぼ方形な音響パルスを発生することが要求される場合に、対象周波数範囲のダイナミクスが変換器の移動質量の影響を受ける電気音響変換器に賦与するのに適したパルス波形を発生する手段であって、一対のフリップフロップは出力Ｑにより、場合によっては変換器ドライ部手段を介して、各々出力変換器の１端子に接続され、２個の個別二入力排他的論理和ゲートの一方の入力を介してフリップフロップのクロック入力の各々に１進入力信号が賦与され、排他的論理和ゲートのもう一方の入力には符号入力信号が逆位相で賦与され、フリップフロップの入力Ｄは論理１に接続され、フリップフロップの入力Ｒｅｓｅｔは１進入力信号同期クロックの立下がり区間によって賦活されることを特徴とし、符号入力信号によって極性が制御される１進入力信号の最初で同期クロック周期の半幅のインパルスと、単入力信号パルスの最後で等幅だが逆極性の第二インパルスとが変換器への有効ドライブであることを特徴とする、前記手段。 25．添付図面の図１−３１を参照して明細書中に実質的に記載されたスピーカ。