JPH1145227A - データ転送方式およびデータ転送装置 - Google Patents
データ転送方式およびデータ転送装置Info
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- JPH1145227A JPH1145227A JP9203606A JP20360697A JPH1145227A JP H1145227 A JPH1145227 A JP H1145227A JP 9203606 A JP9203606 A JP 9203606A JP 20360697 A JP20360697 A JP 20360697A JP H1145227 A JPH1145227 A JP H1145227A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 転送要求を行うマスタ装置と転送要求に対し
て応答するスレーブ装置との間におけるデータ転送にお
いて、バスの転送効率を向上させる。 【解決手段】 マスタ装置１は、スレーブ装置２ａ，２
ｂに対し、異なる応答速度毎にアドレスの領域を切り分
け、シングルアクセス／バーストアクセス切替手段１０
５によって、１つ前のアドレスと現在のアドレスとを比
較することにより、アクセス先が連続領域か否かを判別
し、該判別結果に応じて、シングルアクセスかバースト
アクセスかを切り替える。そして、応答速度が遅いター
ゲットを１回リードするシングルアクセスである場合に
は、バスを解放し、応答速度が遅いターゲットでも連続
してアクセスするバーストアクセスである場合には、バ
スを解放しないようにする。
て応答するスレーブ装置との間におけるデータ転送にお
いて、バスの転送効率を向上させる。 【解決手段】 マスタ装置１は、スレーブ装置２ａ，２
ｂに対し、異なる応答速度毎にアドレスの領域を切り分
け、シングルアクセス／バーストアクセス切替手段１０
５によって、１つ前のアドレスと現在のアドレスとを比
較することにより、アクセス先が連続領域か否かを判別
し、該判別結果に応じて、シングルアクセスかバースト
アクセスかを切り替える。そして、応答速度が遅いター
ゲットを１回リードするシングルアクセスである場合に
は、バスを解放し、応答速度が遅いターゲットでも連続
してアクセスするバーストアクセスである場合には、バ
スを解放しないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、バス転送方式に関
し、特に半導体集積回路により形成されるバス転送方式
およびデータ転送装置に関する。
し、特に半導体集積回路により形成されるバス転送方式
およびデータ転送装置に関する。
【０００２】
【従来の技術】従来、バスの転送効率を向上させる方法
として、例えば特開平５−２４２０１７等には、スレー
ブ装置内のターゲットの反応が遅い場合、マスタ装置が
転送要求を行った後は、バスを獲得したままスレーブ装
置からのデータを待つのではなく、必ずバスを解放する
という技術が開示されている。この場合、複数のマスタ
装置と複数のスレーブ装置をバスで接続した構成となっ
ている。
として、例えば特開平５−２４２０１７等には、スレー
ブ装置内のターゲットの反応が遅い場合、マスタ装置が
転送要求を行った後は、バスを獲得したままスレーブ装
置からのデータを待つのではなく、必ずバスを解放する
という技術が開示されている。この場合、複数のマスタ
装置と複数のスレーブ装置をバスで接続した構成となっ
ている。
【０００３】反応の遅いターゲットに対する連続リード
時の転送方式について図１２に示すタイミングチャート
を参照して説明する。マスタ装置は、アクセス要求があ
ると、バスを獲得し、アドレスを出力してバスを解放す
る。次のアクセス要因があると、再びバスを獲得し、ア
ドレスを出力してバスを解放する。スレーブ装置は、要
求のあったデータを出力する場合、バス権を要求し、バ
スが獲得できたら、要求のあったアドレスとデータとを
出力していた。この従来の方式では、必ずバスを解放す
るため、バスを解放してから獲得するまでに時間のギャ
ップが生じるとともに、スレーブ装置がデータを出力し
ている間、マスタ装置は、データを受け取ることしかで
きず、転送効率が非常に低下するということがあった。
時の転送方式について図１２に示すタイミングチャート
を参照して説明する。マスタ装置は、アクセス要求があ
ると、バスを獲得し、アドレスを出力してバスを解放す
る。次のアクセス要因があると、再びバスを獲得し、ア
ドレスを出力してバスを解放する。スレーブ装置は、要
求のあったデータを出力する場合、バス権を要求し、バ
スが獲得できたら、要求のあったアドレスとデータとを
出力していた。この従来の方式では、必ずバスを解放す
るため、バスを解放してから獲得するまでに時間のギャ
ップが生じるとともに、スレーブ装置がデータを出力し
ている間、マスタ装置は、データを受け取ることしかで
きず、転送効率が非常に低下するということがあった。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のデータ転送方式では、マスタ装置がスレーブ装置をア
クセスする際、１回のアクセスが終了すると、常にバス
を解放していたので、スレーブ装置が連続してデータを
返すことができる場合においても、連続して転送するこ
とができないため、バスの使用効率が悪いという問題が
あった。
のデータ転送方式では、マスタ装置がスレーブ装置をア
クセスする際、１回のアクセスが終了すると、常にバス
を解放していたので、スレーブ装置が連続してデータを
返すことができる場合においても、連続して転送するこ
とができないため、バスの使用効率が悪いという問題が
あった。
【０００５】この発明は上述した事情に鑑みてなされた
もので、バスの使用効率を向上させることができるデー
タ転送方式およびデータ転送装置を提供することを目的
としている。
もので、バスの使用効率を向上させることができるデー
タ転送方式およびデータ転送装置を提供することを目的
としている。
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、転送要求を行うマ
スタ装置と転送要求に対して応答するスレーブ装置との
間でバスを介してデータを転送するデータ転送方式にお
いて、前記マスタ装置は、データ転送形式がバーストア
クセスかシングルアクセスかを判断し、バーストアクセ
スであれば、バスを解放することなく、データの転送を
続け、シングルアクセスであれば、バスを解放すること
を特徴とする。
るために、請求項１記載の発明では、転送要求を行うマ
スタ装置と転送要求に対して応答するスレーブ装置との
間でバスを介してデータを転送するデータ転送方式にお
いて、前記マスタ装置は、データ転送形式がバーストア
クセスかシングルアクセスかを判断し、バーストアクセ
スであれば、バスを解放することなく、データの転送を
続け、シングルアクセスであれば、バスを解放すること
を特徴とする。
【０００７】また、請求項２記載の発明では、請求項１
記載のデータ転送方式において、前記マスタ装置は、前
記スレーブ装置に対するアドレスをデコードすることに
より、応答の遅いスレーブ装置の場合にはシングルアク
セス、応答の早いスレーブ装置の場合にはバーストアク
セスと判定することを特徴とする。
記載のデータ転送方式において、前記マスタ装置は、前
記スレーブ装置に対するアドレスをデコードすることに
より、応答の遅いスレーブ装置の場合にはシングルアク
セス、応答の早いスレーブ装置の場合にはバーストアク
セスと判定することを特徴とする。
【０００８】また、上述した問題点を解決するために、
請求項３記載の発明では、転送要求を行うマスタ装置と
転送要求に対して応答するスレーブ装置との間でバスを
介してデータを転送するデータ転送装置において、前記
マスタ装置は、データ転送形式がバーストアクセスかシ
ングルアクセスかを判断し、バーストアクセスであれ
ば、バスを解放することなく、データの転送を続け、シ
ングルアクセスであれば、バスを解放する切替手段を具
備することを特徴とする。
請求項３記載の発明では、転送要求を行うマスタ装置と
転送要求に対して応答するスレーブ装置との間でバスを
介してデータを転送するデータ転送装置において、前記
マスタ装置は、データ転送形式がバーストアクセスかシ
ングルアクセスかを判断し、バーストアクセスであれ
ば、バスを解放することなく、データの転送を続け、シ
ングルアクセスであれば、バスを解放する切替手段を具
備することを特徴とする。
【０００９】また、請求項４記載の発明では、請求項３
記載のデータ転送装置において、前記マスタ装置の切替
手段は、前記スレーブ装置に対するアドレスを生成する
アドレス生成手段と、前記アドレス生成手段からのアド
レスをデコードすることにより、応答の遅いスレーブ装
置の場合にはシングルアクセス、応答の早いスレーブ装
置の場合にはバーストアクセスと判定するシングル／バ
ースト判定手段とを具備することを特徴とする。
記載のデータ転送装置において、前記マスタ装置の切替
手段は、前記スレーブ装置に対するアドレスを生成する
アドレス生成手段と、前記アドレス生成手段からのアド
レスをデコードすることにより、応答の遅いスレーブ装
置の場合にはシングルアクセス、応答の早いスレーブ装
置の場合にはバーストアクセスと判定するシングル／バ
ースト判定手段とを具備することを特徴とする。
【００１０】また、請求項５記載の発明では、請求項４
記載のデータ転送装置において、前記シングル／バース
ト判定手段は、前記アドレス生成手段からの１つ前のア
ドレスを一時的に保持する保持手段と、前記保持手段に
保持された値を順次インクリメントするインクリメント
手段と、前記インクリメント手段によってインクリメン
トした値と現在のアドレスとを比較し、一致した場合を
バーストアクセス、一致しない場合をシングルアクセス
とする一致検出手段とを具備することを特徴とする。
記載のデータ転送装置において、前記シングル／バース
ト判定手段は、前記アドレス生成手段からの１つ前のア
ドレスを一時的に保持する保持手段と、前記保持手段に
保持された値を順次インクリメントするインクリメント
手段と、前記インクリメント手段によってインクリメン
トした値と現在のアドレスとを比較し、一致した場合を
バーストアクセス、一致しない場合をシングルアクセス
とする一致検出手段とを具備することを特徴とする。
【００１１】また、請求項６記載の発明では、請求項４
記載のデータ転送装置において、前記シングル／バース
ト判別手段は、前記アドレス生成手段で生成されたアド
レスの上位数ビットを切り出す上位ビット切出手段と、
前記上位ビット切出手段によって切り出された数ビット
を一時的に保持する保持手段と、前記保持手段に一時的
に保持された１つ前の数ビットアドレスと前記上位ビッ
ト切出手段によって切り出された数ビットアドレスとを
比較し、一致した場合をバーストアクセス、一致しない
場合をシングルアクセスとする一致検出手段とを具備す
ることを特徴とする。
記載のデータ転送装置において、前記シングル／バース
ト判別手段は、前記アドレス生成手段で生成されたアド
レスの上位数ビットを切り出す上位ビット切出手段と、
前記上位ビット切出手段によって切り出された数ビット
を一時的に保持する保持手段と、前記保持手段に一時的
に保持された１つ前の数ビットアドレスと前記上位ビッ
ト切出手段によって切り出された数ビットアドレスとを
比較し、一致した場合をバーストアクセス、一致しない
場合をシングルアクセスとする一致検出手段とを具備す
ることを特徴とする。
【００１２】また、上述した問題点を解決するために、
請求項７記載の発明では、転送要求を行うマスタ装置と
転送要求に対して応答するスレーブ装置との間でバスを
介してデータを転送するデータ転送方式において、前記
マスタ装置にアクセス要因が発生した場合にバスを獲得
する第１の獲得ステップと、バスの獲得完了後に１つ目
のアドレスを出力する出力ステップと、アドレスによっ
てシングルアクセスかバーストアクセスかを判断する判
断ステップと、前記判断ステップでシングルアクセスと
判断された場合、バスを解放する第１の解放ステップ
と、バスを解放後、前記スレーブ装置がリードデータの
準備が完了した信号を受け、バスを獲得する第２の獲得
ステップと、データを受信する第１の受信ステップと、
データ受信後、再びバスを解放する第２の解放ステップ
とからなるシングルアクセス・ステップと、前記判断ス
テップでバーストアクセスと判断された場合、バスを保
持したままアドレスを出力し、その後、前記スレーブ装
置からのリードデータの準備完了信号を受け、前記マス
タ装置が前記スレーブ装置に対し、リードデータ出力命
令信号を出力してデータを受信する第２の受信ステップ
と、アドレスを出力する出力ステップと、アドレスの出
力終了後にデータを受信する第３の受信ステップと、デ
ータの出力終了後にバスを解放する第３の解放ステップ
とからなるバーストアクセス・ステップと、前記シング
ルアクセス・ステップまたは前記バーストアクセス・ス
テップが終了すると、次のアクセス要因を待つ待機ステ
ップとを具備することを特徴とする。
請求項７記載の発明では、転送要求を行うマスタ装置と
転送要求に対して応答するスレーブ装置との間でバスを
介してデータを転送するデータ転送方式において、前記
マスタ装置にアクセス要因が発生した場合にバスを獲得
する第１の獲得ステップと、バスの獲得完了後に１つ目
のアドレスを出力する出力ステップと、アドレスによっ
てシングルアクセスかバーストアクセスかを判断する判
断ステップと、前記判断ステップでシングルアクセスと
判断された場合、バスを解放する第１の解放ステップ
と、バスを解放後、前記スレーブ装置がリードデータの
準備が完了した信号を受け、バスを獲得する第２の獲得
ステップと、データを受信する第１の受信ステップと、
データ受信後、再びバスを解放する第２の解放ステップ
とからなるシングルアクセス・ステップと、前記判断ス
テップでバーストアクセスと判断された場合、バスを保
持したままアドレスを出力し、その後、前記スレーブ装
置からのリードデータの準備完了信号を受け、前記マス
タ装置が前記スレーブ装置に対し、リードデータ出力命
令信号を出力してデータを受信する第２の受信ステップ
と、アドレスを出力する出力ステップと、アドレスの出
力終了後にデータを受信する第３の受信ステップと、デ
ータの出力終了後にバスを解放する第３の解放ステップ
とからなるバーストアクセス・ステップと、前記シング
ルアクセス・ステップまたは前記バーストアクセス・ス
テップが終了すると、次のアクセス要因を待つ待機ステ
ップとを具備することを特徴とする。
【００１３】本発明では、現在のアドレスと１つ前のア
ドレスとを比較することにより、アクセス先のターゲッ
トデバイスの連続領域であるか否かを判定し、バースト
アクセスかシングルアクセスかを切り替えるようにした
ため、バーストアクセスとシングルアクセスを交互に行
うデータ転送において、バーストアクセスでは、最大１
サイクルで１データを転送することでき、シングルアク
セスでは、他のアクセスを待たせることなく、データ転
送を行うことが可能となる。
ドレスとを比較することにより、アクセス先のターゲッ
トデバイスの連続領域であるか否かを判定し、バースト
アクセスかシングルアクセスかを切り替えるようにした
ため、バーストアクセスとシングルアクセスを交互に行
うデータ転送において、バーストアクセスでは、最大１
サイクルで１データを転送することでき、シングルアク
セスでは、他のアクセスを待たせることなく、データ転
送を行うことが可能となる。
【００１４】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１５】Ａ．第１実施形態 まず、本発明の第１実施形態について図面を参照して説
明する。 Ａ−１．第１実施形態の構成 図１は、本発明の第１実施形態によるデータ転送方式を
適用したシステムの構成を示すブロック図である。図に
おいて、マスタ装置１およびスレーブ装置２ａ，２ｂ
は、アドレスバス１００とデータバス１０１で接続され
ている。ｄｒｄｙ＿ｓ１は、スレーブ装置２ａがリード
データの準備ができたことを示す信号であり、ｄｏｕｔ
＿ｓ１は、マスタ装置１がスレーブ装置２ａに対するリ
ードデータ出力命令信号である。同様に、ｄｒｄｙ＿ｓ
２は、スレーブ装置２ｂがリードデータの準備ができた
ことを示す信号であり、ｄｏｕｔ＿ｓ２は、マスタ装置
１がスレーブ装置２ｂに対するリードデータ出力命令信
号である。
明する。 Ａ−１．第１実施形態の構成 図１は、本発明の第１実施形態によるデータ転送方式を
適用したシステムの構成を示すブロック図である。図に
おいて、マスタ装置１およびスレーブ装置２ａ，２ｂ
は、アドレスバス１００とデータバス１０１で接続され
ている。ｄｒｄｙ＿ｓ１は、スレーブ装置２ａがリード
データの準備ができたことを示す信号であり、ｄｏｕｔ
＿ｓ１は、マスタ装置１がスレーブ装置２ａに対するリ
ードデータ出力命令信号である。同様に、ｄｒｄｙ＿ｓ
２は、スレーブ装置２ｂがリードデータの準備ができた
ことを示す信号であり、ｄｏｕｔ＿ｓ２は、マスタ装置
１がスレーブ装置２ｂに対するリードデータ出力命令信
号である。
【００１６】マスタ装置１は、アドレス生成部１０２と
そのアドレスによりシングルアクセスかバーストアクセ
スかを判定する判定部１０３とを有するシングルアクセ
ス／バーストアクセス切替手段１０５を具備している。
判定部１０３は、バーストアクセスの場合に「１」、バ
ーストアクセスでない（シングルアクセス）とき「０」
となるｂｕｒｓｔ信号を出力する。また、スレーブ装置
２ａは、応答の遅いターゲット１０４を備えている。
そのアドレスによりシングルアクセスかバーストアクセ
スかを判定する判定部１０３とを有するシングルアクセ
ス／バーストアクセス切替手段１０５を具備している。
判定部１０３は、バーストアクセスの場合に「１」、バ
ーストアクセスでない（シングルアクセス）とき「０」
となるｂｕｒｓｔ信号を出力する。また、スレーブ装置
２ａは、応答の遅いターゲット１０４を備えている。
【００１７】Ａ−２．第１実施形態の動作 次に、本発明の第１実施形態の動作について説明する。
まず、スレーブ装置２ａ内の低速なターゲット１０４を
シングルリードする場合について図２に示すタイミング
チャートを参照して説明する。マスタ装置１は、アドレ
スバス１００に転送要求を出し、バースト転送でないこ
とが判明すると、バスを解放する。その後、スレーブ装
置２ａは、ターゲット１０４がデータを出力する準備が
できると、ｄｒｄｙ＿ｓ１信号を出力する。これに対
し、マスタ装置１は、ｄｏｕｔ＿ｓ１信号を出力するこ
とにより、スレーブ装置２ａは、転送応答をデータバス
１０１に出力する。本アクセス期間中は、シングルアク
セスであるため、ｂｕｒｓｔ信号はアクティブとならな
い。
まず、スレーブ装置２ａ内の低速なターゲット１０４を
シングルリードする場合について図２に示すタイミング
チャートを参照して説明する。マスタ装置１は、アドレ
スバス１００に転送要求を出し、バースト転送でないこ
とが判明すると、バスを解放する。その後、スレーブ装
置２ａは、ターゲット１０４がデータを出力する準備が
できると、ｄｒｄｙ＿ｓ１信号を出力する。これに対
し、マスタ装置１は、ｄｏｕｔ＿ｓ１信号を出力するこ
とにより、スレーブ装置２ａは、転送応答をデータバス
１０１に出力する。本アクセス期間中は、シングルアク
セスであるため、ｂｕｒｓｔ信号はアクティブとならな
い。
【００１８】次に、スレーブ装置２ａ内の低速なターゲ
ット１０４をバーストリードする場合について図３に示
すタイミングチャートを参照して説明する。マスタ装置
１は、アドレスバス１００に転送要求を出し、バースト
転送であることが判明すると、転送要求を出し、続いて
バスを取り続ける。その間に、ターゲット１０４がデー
タを出力する準備ができるため、スレーブ装置２ａは、
ｄｒｄｙ＿ｓ１信号を出力する。これに対し、マスタ装
置１は、ｄｏｕｔ＿ｓ１信号を返すことにより、スレー
ブ装置２ａは、ｄｒｄｙ＿ｓ１信号とともに、転送応答
を連続して出力する。
ット１０４をバーストリードする場合について図３に示
すタイミングチャートを参照して説明する。マスタ装置
１は、アドレスバス１００に転送要求を出し、バースト
転送であることが判明すると、転送要求を出し、続いて
バスを取り続ける。その間に、ターゲット１０４がデー
タを出力する準備ができるため、スレーブ装置２ａは、
ｄｒｄｙ＿ｓ１信号を出力する。これに対し、マスタ装
置１は、ｄｏｕｔ＿ｓ１信号を返すことにより、スレー
ブ装置２ａは、ｄｒｄｙ＿ｓ１信号とともに、転送応答
を連続して出力する。
【００１９】Ｂ．第２実施形態 次に、本発明の第２実施形態について図面を参照して説
明する。 Ｂ−１．第２実施形態の構成 まず、図４は、本発明の第２実施形態によるデータ転送
方式を適用したシステムの構成を示すブロック図であ
る。図において、マスタ装置１およびスレーブ装置２
ａ，２ｂは、バスで接続されており、該バスは、アドレ
ス線ａ[１５：０]、データ線ｄ[３１：０]、リード／ラ
イト識別信号ｒ／ｗ、アドレスバリッド信号ａｖａｌｉ
ｄから構成されている。ｄｒｄｕ＿ｓ１は、スレーブ装
置２ａが、リードデータの準備ができたことを示す信号
であり、ｄｏｕｔ＿ｓ１は、マスタ装置１がスレーブ装
置２ａに対するリードデータ出力命令信号である。同様
に、ｄｒｄｙ＿ｓ２は、スレーブ装置２ｂがリードデー
タの準備ができたことを示す信号であり、ｄｏｕｔ＿ｓ
２は、マスタ装置１がスレーブ装置２ｂに対するリード
データ出力命令信号である。また、マスタ装置１、スレ
ーブ装置２ａ、スレーブ装置２ｂには、クロック信号ｃ
ｌｋが入力されている。
明する。 Ｂ−１．第２実施形態の構成 まず、図４は、本発明の第２実施形態によるデータ転送
方式を適用したシステムの構成を示すブロック図であ
る。図において、マスタ装置１およびスレーブ装置２
ａ，２ｂは、バスで接続されており、該バスは、アドレ
ス線ａ[１５：０]、データ線ｄ[３１：０]、リード／ラ
イト識別信号ｒ／ｗ、アドレスバリッド信号ａｖａｌｉ
ｄから構成されている。ｄｒｄｕ＿ｓ１は、スレーブ装
置２ａが、リードデータの準備ができたことを示す信号
であり、ｄｏｕｔ＿ｓ１は、マスタ装置１がスレーブ装
置２ａに対するリードデータ出力命令信号である。同様
に、ｄｒｄｙ＿ｓ２は、スレーブ装置２ｂがリードデー
タの準備ができたことを示す信号であり、ｄｏｕｔ＿ｓ
２は、マスタ装置１がスレーブ装置２ｂに対するリード
データ出力命令信号である。また、マスタ装置１、スレ
ーブ装置２ａ、スレーブ装置２ｂには、クロック信号ｃ
ｌｋが入力されている。
【００２０】マスタ装置１は、アドレス生成部２００と
そのアドレスによりシングルアクセスかバーストアクセ
スかを判定する判定部２０１とを有するシングルアクセ
ス／バーストアクセス切替手段２０５を具備している。
判定部２０１は、バーストアクセスの場合に「１」、バ
ーストアクセスでない（シングルアクセス）とき「０」
となるｂｕｒｓｔ信号を出力する。
そのアドレスによりシングルアクセスかバーストアクセ
スかを判定する判定部２０１とを有するシングルアクセ
ス／バーストアクセス切替手段２０５を具備している。
判定部２０１は、バーストアクセスの場合に「１」、バ
ーストアクセスでない（シングルアクセス）とき「０」
となるｂｕｒｓｔ信号を出力する。
【００２１】スレーブ装置２ａは、応答の遅いターゲッ
ト２０２およびアドレスを入力した次のクロックでデー
タを出力できる応答の速いターゲット２０３を備えてい
る。また、スレーブ装置２ｂは、アドレスを入力した次
のクロックでデータを出力できる応答の速いターゲット
２０４を備えている。ここで、図５は、ターゲット２０
２、ターゲット２０３およびターゲット２０４のアドレ
スマッピングを示す概念図である。図において、アドレ
スが「００００Ｈ」〜「０ＦＦＦＨ」である場合には、
ターゲット２０２が反応し、「１０００Ｈ」〜「１ＦＦ
ＦＨ」である場合には、ターゲット２０３が反応し、
「２０００Ｈ」〜「２ＦＦＦＨ」である場合には、ター
ゲット２０４が反応するようになっている。
ト２０２およびアドレスを入力した次のクロックでデー
タを出力できる応答の速いターゲット２０３を備えてい
る。また、スレーブ装置２ｂは、アドレスを入力した次
のクロックでデータを出力できる応答の速いターゲット
２０４を備えている。ここで、図５は、ターゲット２０
２、ターゲット２０３およびターゲット２０４のアドレ
スマッピングを示す概念図である。図において、アドレ
スが「００００Ｈ」〜「０ＦＦＦＨ」である場合には、
ターゲット２０２が反応し、「１０００Ｈ」〜「１ＦＦ
ＦＨ」である場合には、ターゲット２０３が反応し、
「２０００Ｈ」〜「２ＦＦＦＨ」である場合には、ター
ゲット２０４が反応するようになっている。
【００２２】次に、シングルアクセスかバーストアクセ
スかを判定する判定方法およびその構成について図６お
よび図７を参照して説明する。図６および図７は、シン
グルアクセス／バーストアクセス切替手段２０５の一構
成例を示す回路図である。まず、図６において、アドレ
ス生成部６００（図１の１０２、または図４の２００に
相当）によって生成されたアドレスの１６ビットは、一
致検出器６０３とデータ・フリップフロップ６０１の一
方の入力端に入力される。データ・フリップフロップ６
０１の出力は、インクリメンタ６０２に入力される。イ
ンクリメンタ６０２の出力は、一致検出器６０３の他方
の入力となる。これは、アドレス生成部６００から出力
されるアドレスの１つ前のアドレスに「１」を加えた値
であるため、アドレス生成部６００から出力されるアド
レスとインクリメンタ６０２の出力が一致するというこ
とは、アドレスが連続する領域を指示していることを意
味する。
スかを判定する判定方法およびその構成について図６お
よび図７を参照して説明する。図６および図７は、シン
グルアクセス／バーストアクセス切替手段２０５の一構
成例を示す回路図である。まず、図６において、アドレ
ス生成部６００（図１の１０２、または図４の２００に
相当）によって生成されたアドレスの１６ビットは、一
致検出器６０３とデータ・フリップフロップ６０１の一
方の入力端に入力される。データ・フリップフロップ６
０１の出力は、インクリメンタ６０２に入力される。イ
ンクリメンタ６０２の出力は、一致検出器６０３の他方
の入力となる。これは、アドレス生成部６００から出力
されるアドレスの１つ前のアドレスに「１」を加えた値
であるため、アドレス生成部６００から出力されるアド
レスとインクリメンタ６０２の出力が一致するというこ
とは、アドレスが連続する領域を指示していることを意
味する。
【００２３】次に、図７において、アドレス生成部７０
０によって生成されたアドレスの１６ビットは、上位４
ビット切り出し部７０１により１５〜１２ビットのみが
一致検出器７０３とデータ・フリップフロップ７０２の
一方の入力端に入力される。データ・フリップフロップ
７０２の出力は、一致検出器７０３の他方に入力され
る。これは、アドレス生成部７００から出力されるアド
レスの上位４ビットの１つ前のアドレスの上位４ビット
であるため、一致検出器７０３の２入力が一致するとい
うことは、現在のアドレスが１つ前のアドレスと同じ領
域を指示していることを意味する。
０によって生成されたアドレスの１６ビットは、上位４
ビット切り出し部７０１により１５〜１２ビットのみが
一致検出器７０３とデータ・フリップフロップ７０２の
一方の入力端に入力される。データ・フリップフロップ
７０２の出力は、一致検出器７０３の他方に入力され
る。これは、アドレス生成部７００から出力されるアド
レスの上位４ビットの１つ前のアドレスの上位４ビット
であるため、一致検出器７０３の２入力が一致するとい
うことは、現在のアドレスが１つ前のアドレスと同じ領
域を指示していることを意味する。
【００２４】Ｂ−２．第２実施形態の動作 次に、上述した第２実施形態によるデータ転送方式の動
作について説明する。図８は、本発明によるデータ転送
処理を示すフローチャートである。マスタ装置１にアク
セス要因が発生すると、ステップＳ８００に進み、バス
を獲得する。バスが獲得できると、ステップＳ８０１
で、一発目のアドレスを出力し、ステップＳ８０２で、
次のアドレスでシングルかバーストかを判定する。そし
て、シングルであれば、ステップＳ８０３でバスを解放
する。その後、スレーブ装置２ａからｄｒｄｙ＿ｓ１信
号が返ってくると、ステップＳ８０４で、バスを獲得し
た後、ステップＳ８０５で、データを受け取り、その
後、ステップＳ８０６で、バスを解放する。そして、ス
テップＳ８００に戻り、次のアクセス要因を待つ。
作について説明する。図８は、本発明によるデータ転送
処理を示すフローチャートである。マスタ装置１にアク
セス要因が発生すると、ステップＳ８００に進み、バス
を獲得する。バスが獲得できると、ステップＳ８０１
で、一発目のアドレスを出力し、ステップＳ８０２で、
次のアドレスでシングルかバーストかを判定する。そし
て、シングルであれば、ステップＳ８０３でバスを解放
する。その後、スレーブ装置２ａからｄｒｄｙ＿ｓ１信
号が返ってくると、ステップＳ８０４で、バスを獲得し
た後、ステップＳ８０５で、データを受け取り、その
後、ステップＳ８０６で、バスを解放する。そして、ス
テップＳ８００に戻り、次のアクセス要因を待つ。
【００２５】一方、ステップＳ８０２で、バーストと判
定された場合には、ステップＳ８０７に進み、バスを保
持したまま、アドレスを出力し続け、その後、スレーブ
装置２ａからｄｒｄｙ＿ｓ１信号が返ってくると、ステ
ップＳ８０８で、ｄｏｕｔ＿ｓ１信号を出力してデータ
を入力し、アドレスを出力し続ける。そして、アドレス
の出力が終了すると、ステップＳ８０９で、最後までデ
ータを入力する。最後のデータで、ｄｒｄｙ＿ｓ１信号
がインアクティブになるため、データの終了を認識した
ら、ステップＳ８１０に進み、ｄｏｕｔ＿ｓ１信号をイ
ンアクティブにし、バスを解放する。そして、ステップ
Ｓ８００に戻り、次のアクセス要因を待つ。
定された場合には、ステップＳ８０７に進み、バスを保
持したまま、アドレスを出力し続け、その後、スレーブ
装置２ａからｄｒｄｙ＿ｓ１信号が返ってくると、ステ
ップＳ８０８で、ｄｏｕｔ＿ｓ１信号を出力してデータ
を入力し、アドレスを出力し続ける。そして、アドレス
の出力が終了すると、ステップＳ８０９で、最後までデ
ータを入力する。最後のデータで、ｄｒｄｙ＿ｓ１信号
がインアクティブになるため、データの終了を認識した
ら、ステップＳ８１０に進み、ｄｏｕｔ＿ｓ１信号をイ
ンアクティブにし、バスを解放する。そして、ステップ
Ｓ８００に戻り、次のアクセス要因を待つ。
【００２６】次に、より具体的な動作例を説明する。ま
ず、スレーブ装置１内の低速なターゲット２０２を１
回、その後にスレーブ装置２ｂ内の高速なターゲット２
０４を１回、リードする場合について図９に示すタイミ
ングチャートを参照して説明する。マスタ装置１は、リ
ード／ライト識別信号ｒ／ｗ、アドレスバリッド信号ａ
ｖａｌｉｄとともに、アドレスａ[１５：０]に、「０１
００Ｈ」を出力する。マスタ装置１は、次のアドレスが
「２０００Ｈ」であり、そのアドレスが指示するスレー
ブ装置２ｂ内のターゲット２０４が１クロック後にデー
タを出力することができるので、バスを解放することな
く、「２０００Ｈ」を続けて出力する。その次には、ア
クセス要因が発生していないので、マスタ装置１は、ア
ドレスバリッド信号ａｖａｌｉｄをインアクティブに
し、アドレス出力を停止する。マスタ装置１は、次のク
ロックでスレーブ装置２ｂがデータを出力することを知
っているので、ｄｒｄｙ＿ｓ２信号を待たずに、ｄｏｕ
ｔ＿ｓ２信号を出力する。それにより、スレーブ装置２
ｂは、ターゲット２０４のデータＤ２ｘをデータ線ｄ
[３１：０]に出力する。マスタ装置１は、Ｄ２ｘが返っ
てくると、バスを解放する。
ず、スレーブ装置１内の低速なターゲット２０２を１
回、その後にスレーブ装置２ｂ内の高速なターゲット２
０４を１回、リードする場合について図９に示すタイミ
ングチャートを参照して説明する。マスタ装置１は、リ
ード／ライト識別信号ｒ／ｗ、アドレスバリッド信号ａ
ｖａｌｉｄとともに、アドレスａ[１５：０]に、「０１
００Ｈ」を出力する。マスタ装置１は、次のアドレスが
「２０００Ｈ」であり、そのアドレスが指示するスレー
ブ装置２ｂ内のターゲット２０４が１クロック後にデー
タを出力することができるので、バスを解放することな
く、「２０００Ｈ」を続けて出力する。その次には、ア
クセス要因が発生していないので、マスタ装置１は、ア
ドレスバリッド信号ａｖａｌｉｄをインアクティブに
し、アドレス出力を停止する。マスタ装置１は、次のク
ロックでスレーブ装置２ｂがデータを出力することを知
っているので、ｄｒｄｙ＿ｓ２信号を待たずに、ｄｏｕ
ｔ＿ｓ２信号を出力する。それにより、スレーブ装置２
ｂは、ターゲット２０４のデータＤ２ｘをデータ線ｄ
[３１：０]に出力する。マスタ装置１は、Ｄ２ｘが返っ
てくると、バスを解放する。
【００２７】一方、スレーブ装置２ａは、ターゲット２
０２がデータを出力する準備ができると、ｄｒｄｙ＿ｓ
１信号を出力する。マスタ装置１は、そのとき、他のア
クセス要因が発生しておらず、データを受け取れる状態
にあるので、ｄｏｕｔ＿ｓ１信号を出力する。これによ
り、スレーブ装置２ａは、ターゲット２０２のデータＤ
１ｘを出力する。本アクセスにおいて、図中の期間Ｔは
バスが空いているため、マスタ装置１が他のアクセスを
行うこともできるし、他のマスタ装置が接続されていれ
ば、他のマスク装置がアクセスを起こすことができる。
なお、本アクセス期間中は、シングルアクセスであるた
め、ｂｕｒｓｔ信号はアクティブとならない。
０２がデータを出力する準備ができると、ｄｒｄｙ＿ｓ
１信号を出力する。マスタ装置１は、そのとき、他のア
クセス要因が発生しておらず、データを受け取れる状態
にあるので、ｄｏｕｔ＿ｓ１信号を出力する。これによ
り、スレーブ装置２ａは、ターゲット２０２のデータＤ
１ｘを出力する。本アクセスにおいて、図中の期間Ｔは
バスが空いているため、マスタ装置１が他のアクセスを
行うこともできるし、他のマスタ装置が接続されていれ
ば、他のマスク装置がアクセスを起こすことができる。
なお、本アクセス期間中は、シングルアクセスであるた
め、ｂｕｒｓｔ信号はアクティブとならない。
【００２８】次に、スレーブ装置２ａ内の低速なターゲ
ット２０２を連続してリードする場合について図１０、
図１１を参照して説明する。マスタ装置１は、リード／
ライト識別信号ｒ／ｗ、アドレスバリッド信号ａｖａｌ
ｉｄとともに、アドレスａ[１５：０]に、「０００Ｈ」
（図では「０Ｈ」と省略）を出力する。次のアドレス
は、「０００１Ｈ」（図では「１Ｈ」と省略）であり、
連続するアドレスであるため、バーストアクセスと判断
し、ｂｕｒｓｔ信号をアクティブとする。その次のアド
レスは「０００２Ｈ」（図では「２Ｈ」と省略）であ
り、やはり連続するアドレスであるため、バーストアク
セスと判断し、ｂｕｒｓｔ信号をアクティブにしたまま
とする。このように、マスタ装置１は、次々と連続する
アドレスを出力し、バスを取り続ける。
ット２０２を連続してリードする場合について図１０、
図１１を参照して説明する。マスタ装置１は、リード／
ライト識別信号ｒ／ｗ、アドレスバリッド信号ａｖａｌ
ｉｄとともに、アドレスａ[１５：０]に、「０００Ｈ」
（図では「０Ｈ」と省略）を出力する。次のアドレス
は、「０００１Ｈ」（図では「１Ｈ」と省略）であり、
連続するアドレスであるため、バーストアクセスと判断
し、ｂｕｒｓｔ信号をアクティブとする。その次のアド
レスは「０００２Ｈ」（図では「２Ｈ」と省略）であ
り、やはり連続するアドレスであるため、バーストアク
セスと判断し、ｂｕｒｓｔ信号をアクティブにしたまま
とする。このように、マスタ装置１は、次々と連続する
アドレスを出力し、バスを取り続ける。
【００２９】その後、ターゲット２０２がデータを出力
する準備ができたところで、スレーブ装置２ａは、ｄｒ
ｄｙ＿ｓ１信号を出力する。マスタ装置１は、データを
受け取れるので、ｄｏｕｔ＿ｓ１信号を返すことによ
り、スレーブ装置２ａは、ｄｒｄｙ＿ｓ１信号ととも
に、データを連続して出力する。そして、図７に示すよ
うに、最後のアドレスが「００ＦＦＨ」（図では「ｆｆ
Ｈ」と省略）となり、それ以降、アドレス要因がなくな
ると、マスタ装置１は、アドレスバリッド信号ａｖａｌ
ｉｄをインアクティブにし、アドレス出力を停止する。
スレーブ装置２ａは、最後のデータ（ｅｏｄ）の前に、
ｄｒｄｙ＿ｓ１信号をインアクティブにすることによ
り、マスタ装置１は、最後のデータを認識し、ｄｏｕｔ
＿ｓ１信号をインアクティブにする。
する準備ができたところで、スレーブ装置２ａは、ｄｒ
ｄｙ＿ｓ１信号を出力する。マスタ装置１は、データを
受け取れるので、ｄｏｕｔ＿ｓ１信号を返すことによ
り、スレーブ装置２ａは、ｄｒｄｙ＿ｓ１信号ととも
に、データを連続して出力する。そして、図７に示すよ
うに、最後のアドレスが「００ＦＦＨ」（図では「ｆｆ
Ｈ」と省略）となり、それ以降、アドレス要因がなくな
ると、マスタ装置１は、アドレスバリッド信号ａｖａｌ
ｉｄをインアクティブにし、アドレス出力を停止する。
スレーブ装置２ａは、最後のデータ（ｅｏｄ）の前に、
ｄｒｄｙ＿ｓ１信号をインアクティブにすることによ
り、マスタ装置１は、最後のデータを認識し、ｄｏｕｔ
＿ｓ１信号をインアクティブにする。
【００３０】このように、従来技術では、バスを解放す
ることとバスを獲得するために少なくとも２サイクル必
要で、そのためデータを連続して転送できないのに対
し、本実施形態によれば、バーストリードにおいて、少
なくとも、従来技術の２倍の転送速度が得られる。
ることとバスを獲得するために少なくとも２サイクル必
要で、そのためデータを連続して転送できないのに対
し、本実施形態によれば、バーストリードにおいて、少
なくとも、従来技術の２倍の転送速度が得られる。
【００３１】
【発明の効果】以上、説明したように、この発明によれ
ば、前記マスタ装置は、データ転送形式がバーストアク
セスかシングルアクセスかを判断し、バーストアクセス
であれば、バスを解放することなく、データの転送を続
け、シングルアクセスであれば、バスを解放するように
したので、バスの使用効率を向上させることができると
いう利点が得られる。
ば、前記マスタ装置は、データ転送形式がバーストアク
セスかシングルアクセスかを判断し、バーストアクセス
であれば、バスを解放することなく、データの転送を続
け、シングルアクセスであれば、バスを解放するように
したので、バスの使用効率を向上させることができると
いう利点が得られる。
【図１】 本発明の第１実施形態によるバス転送方式を
適用したシステムの構成を示すブロック図である。
適用したシステムの構成を示すブロック図である。
【図２】 本第１実施形態によるバス転送方式の動作
（反応の遅いターゲットに対してのシングルリード）を
示すタイミングチャートである。
（反応の遅いターゲットに対してのシングルリード）を
示すタイミングチャートである。
【図３】 本第１実施形態によるバス転送方式の動作
（反応の遅いターゲットに対してのバーストリード）を
示すタイミングチャートである。
（反応の遅いターゲットに対してのバーストリード）を
示すタイミングチャートである。
【図４】 本発明の第２実施形態によるバス転送方式を
適用したシステムの構成を示すブロック図である。
適用したシステムの構成を示すブロック図である。
【図５】 本第２実施形態によるバス転送方式のターゲ
ットが割り振られているアドレスマップを示す概念図で
ある。
ットが割り振られているアドレスマップを示す概念図で
ある。
【図６】 バス転送方式のシングル／バースト切替信号
生成回路の一構成例を示すブロック図である。
生成回路の一構成例を示すブロック図である。
【図７】 バス転送方式のシングル／バースト切替信号
生成回路の一構成例を示すブロック図である。
生成回路の一構成例を示すブロック図である。
【図８】 バス転送方式のフローチャートである。
【図９】 本第２実施形態によるバス転送方式の動作
（反応の遅いターゲットと反応の速いターゲットに対し
てのリードの組み合わせ）を示すタイミングチャートで
ある。
（反応の遅いターゲットと反応の速いターゲットに対し
てのリードの組み合わせ）を示すタイミングチャートで
ある。
【図１０】 本第２実施形態によるバス転送方式の動作
（反応の遅いターゲットに対してのバーストリードの始
まり）を示すタイミングチャートである。
（反応の遅いターゲットに対してのバーストリードの始
まり）を示すタイミングチャートである。
【図１１】 本第２実施形態によるバス転送方式の動作
（反応の遅いターゲットに対してのバーストリードの終
わり）を示すタイミングチャートである。
（反応の遅いターゲットに対してのバーストリードの終
わり）を示すタイミングチャートである。
【図１２】 従来のバス転送方式の動作を示すフローチ
ャートである。
ャートである。
１ マスタ装置 ２ａ，２ｂ スレーブ装置 １００ アドレスバス １０１ データバス １０２ アドレス生成部 １０３ シングル／バースト判定部 １０４ ターゲット １０５ シングルアクセス／バーストアクセス切替手段 ２００ アドレス生成部 ２０１ シングル／バースト判定部 ２０２，２０３，２０４ ターゲット ２０５ シングルアクセス／バーストアクセス切替手段 ６００ アドレス生成部 ６０１ データ・フリップフロップ（Ｄ−ＦＦ） ６０２ インクリメンタ（＋１） ６０３ 一致検出器 ７００ アドレス生成部 ７０１ 上位４ビット切り出し部 ７０２ データ・フリップフロップ（Ｄ−ＦＦ） ７０３ 一致検出器
Claims (7)
- 【請求項１】 転送要求を行うマスタ装置と転送要求に
対して応答するスレーブ装置との間でバスを介してデー
タを転送するデータ転送方式において、 前記マスタ装置は、データ転送形式がバーストアクセス
かシングルアクセスかを判断し、バーストアクセスであ
れば、バスを解放することなく、データの転送を続け、
シングルアクセスであれば、バスを解放することを特徴
とするデータ転送方式。 - 【請求項２】 前記マスタ装置は、前記スレーブ装置に
対するアドレスをデコードすることにより、応答の遅い
スレーブ装置の場合にはシングルアクセス、応答の早い
スレーブ装置の場合にはバーストアクセスと判定するこ
とを特徴とする請求項１記載のデータ転送方式。 - 【請求項３】 転送要求を行うマスタ装置と転送要求に
対して応答するスレーブ装置との間でバスを介してデー
タを転送するデータ転送装置において、 前記マスタ装置は、データ転送形式がバーストアクセス
かシングルアクセスかを判断し、バーストアクセスであ
れば、バスを解放することなく、データの転送を続け、
シングルアクセスであれば、バスを解放する切替手段を
具備することを特徴とするデータ転送方式。 - 【請求項４】 前記マスタ装置の切替手段は、 前記スレーブ装置に対するアドレスを生成するアドレス
生成手段と、 前記アドレス生成手段からのアドレスをデコードするこ
とにより、応答の遅いスレーブ装置の場合にはシングル
アクセス、応答の早いスレーブ装置の場合にはバースト
アクセスと判定するシングル／バースト判定手段とを具
備することを特徴とする請求項３記載のデータ転送装
置。 - 【請求項５】 前記シングル／バースト判定手段は、 前記アドレス生成手段からの１つ前のアドレスを一時的
に保持する保持手段と、 前記保持手段に保持された値を順次インクリメントする
インクリメント手段と、 前記インクリメント手段によってインクリメントした値
と現在のアドレスとを比較し、一致した場合をバースト
アクセス、一致しない場合をシングルアクセスとする一
致検出手段とを具備することを特徴とする請求項４記載
のデータ転送装置。 - 【請求項６】 前記シングル／バースト判別手段は、 前記アドレス生成手段で生成されたアドレスの上位数ビ
ットを切り出す上位ビット切出手段と、 前記上位ビット切出手段によって切り出された数ビット
を一時的に保持する保持手段と、 前記保持手段に一時的に保持された１つ前の数ビットア
ドレスと前記上位ビット切出手段によって切り出された
数ビットアドレスとを比較し、一致した場合をバースト
アクセス、一致しない場合をシングルアクセスとする一
致検出手段とを具備することを特徴とする請求項４記載
のデータ転送装置。 - 【請求項７】 転送要求を行うマスタ装置と転送要求に
対して応答するスレーブ装置との間でバスを介してデー
タを転送するデータ転送方式において、 前記マスタ装置にアクセス要因が発生した場合にバスを
獲得する第１の獲得ステップと、 バスの獲得完了後に１つ目のアドレスを出力する出力ス
テップと、 アドレスによってシングルアクセスかバーストアクセス
かを判断する判断ステップと、 前記判断ステップでシングルアクセスと判断された場
合、バスを解放する第１の解放ステップと、バスを解放
後、前記スレーブ装置がリードデータの準備が完了した
信号を受け、バスを獲得する第２の獲得ステップと、デ
ータを受信する第１の受信ステップと、データ受信後、
再びバスを解放する第２の解放ステップとからなるシン
グルアクセス・ステップと、 前記判断ステップでバーストアクセスと判断された場
合、バスを保持したままアドレスを出力し、その後、前
記スレーブ装置からのリードデータの準備完了信号を受
け、前記マスタ装置が前記スレーブ装置に対し、リード
データ出力命令信号を出力してデータを受信する第２の
受信ステップと、アドレスを出力する出力ステップと、
アドレスの出力終了後にデータを受信する第３の受信ス
テップと、データの出力終了後にバスを解放する第３の
解放ステップとからなるバーストアクセス・ステップ
と、 前記シングルアクセス・ステップまたは前記バーストア
クセス・ステップが終了すると、次のアクセス要因を待
つ待機ステップとを具備することを特徴とするデータ転
送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203606A JPH1145227A (ja) | 1997-07-29 | 1997-07-29 | データ転送方式およびデータ転送装置 |
| US09/122,062 US6029218A (en) | 1997-07-29 | 1998-07-27 | Data transfer method and data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203606A JPH1145227A (ja) | 1997-07-29 | 1997-07-29 | データ転送方式およびデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145227A true JPH1145227A (ja) | 1999-02-16 |
Family
ID=16476835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203606A Pending JPH1145227A (ja) | 1997-07-29 | 1997-07-29 | データ転送方式およびデータ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6029218A (ja) |
| JP (1) | JPH1145227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014156282A1 (ja) * | 2013-03-25 | 2014-10-02 | 三菱電機株式会社 | バスマスタ、バスシステム及びバス制御方法 |
| KR20200122862A (ko) * | 2019-04-19 | 2020-10-28 | 삼성전기주식회사 | Spi 통신 효율성을 개선한 카메라 장치 및 그 통신 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4242682B2 (ja) * | 2003-03-26 | 2009-03-25 | パナソニック株式会社 | メモリデバイス |
| US8364882B2 (en) * | 2007-12-31 | 2013-01-29 | Intel Corporation | System and method for executing full and partial writes to DRAM in a DIMM configuration |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453863A2 (en) * | 1990-04-27 | 1991-10-30 | National Semiconductor Corporation | Methods and apparatus for implementing a media access control/host system interface |
| JPH05242017A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | バス制御システム |
| US5640517A (en) * | 1993-06-22 | 1997-06-17 | Dell Usa, L.P. | Method and apparatus for masters to command a slave whether to transfer data in a sequential or non-sequential burst order |
| US5669014A (en) * | 1994-08-29 | 1997-09-16 | Intel Corporation | System and method having processor with selectable burst or no-burst write back mode depending upon signal indicating the system is configured to accept bit width larger than the bus width |
| US5634138A (en) * | 1995-06-07 | 1997-05-27 | Emulex Corporation | Burst broadcasting on a peripheral component interconnect bus |
| US5768622A (en) * | 1995-08-18 | 1998-06-16 | Dell U.S.A., L.P. | System for preemptive bus master termination by determining termination data for each target device and periodically terminating burst transfer to device according to termination data |
| US5802597A (en) * | 1995-12-22 | 1998-09-01 | Cirrus Logic, Inc. | SDRAM memory controller while in burst four mode supporting single data accesses |
-
1997
- 1997-07-29 JP JP9203606A patent/JPH1145227A/ja active Pending
-
1998
- 1998-07-27 US US09/122,062 patent/US6029218A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014156282A1 (ja) * | 2013-03-25 | 2014-10-02 | 三菱電機株式会社 | バスマスタ、バスシステム及びバス制御方法 |
| JP6058122B2 (ja) * | 2013-03-25 | 2017-01-11 | 三菱電機株式会社 | バスマスタ、バスシステム及びバス制御方法 |
| KR20200122862A (ko) * | 2019-04-19 | 2020-10-28 | 삼성전기주식회사 | Spi 통신 효율성을 개선한 카메라 장치 및 그 통신 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6029218A (en) | 2000-02-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001212 |