JPH1141624A - 信号処理装置及びクロック発生装置 - Google Patents
信号処理装置及びクロック発生装置Info
- Publication number
- JPH1141624A JPH1141624A JP9197013A JP19701397A JPH1141624A JP H1141624 A JPH1141624 A JP H1141624A JP 9197013 A JP9197013 A JP 9197013A JP 19701397 A JP19701397 A JP 19701397A JP H1141624 A JPH1141624 A JP H1141624A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- video signal
- signal processing
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/20—Conversion of the manner in which the individual colour picture signal components are combined, e.g. conversion of colour television standards
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/7921—Processing of colour television signals in connection with recording for more than one processing mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/008—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires
- G11B5/00813—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires magnetic tapes
- G11B5/00847—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires magnetic tapes on transverse tracks
- G11B5/0086—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires magnetic tapes on transverse tracks using cyclically driven heads providing segmented tracks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/426—Internal components of the client ; Characteristics thereof
Abstract
(57)【要約】
【課題】 複数種のビデオ信号を処理する際、各信号を
処理するブロックに対し効率的にクロックを供給する。 【解決手段】 信号処理装置は、ビデオ信号を処理する
装置であって、一定周波数の第１のクロックを発生する
手段と、第２のクロックを発生するクロック発生手段
と、前記入力ビデオ信号の位相変動量を検出する検出手
段と、前記第１のクロックと前記検出手段の出力とを選
択的に用いて前記クロック発生手段の発生動作を制御す
る制御手段とを備えて構成されている。
処理するブロックに対し効率的にクロックを供給する。 【解決手段】 信号処理装置は、ビデオ信号を処理する
装置であって、一定周波数の第１のクロックを発生する
手段と、第２のクロックを発生するクロック発生手段
と、前記入力ビデオ信号の位相変動量を検出する検出手
段と、前記第１のクロックと前記検出手段の出力とを選
択的に用いて前記クロック発生手段の発生動作を制御す
る制御手段とを備えて構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は信号処理装置及びク
ロック発生装置に関し、特には、信号を処理するための
クロックの生成に関する。
ロック発生装置に関し、特には、信号を処理するための
クロックの生成に関する。
【０００２】
【従来の技術】この種の装置として、従来より外部より
供給されるビデオ信号をデジタル化して磁気テープに対
して記録し、また、再生されたデジタルビデオ信号を外
部に出力するデジタルＶＴＲが知られている。
供給されるビデオ信号をデジタル化して磁気テープに対
して記録し、また、再生されたデジタルビデオ信号を外
部に出力するデジタルＶＴＲが知られている。
【０００３】このようなデジタルＶＴＲにおいては、い
ままでのアナログＶＴＲと同様、外部から供給されるア
ナログビデオ信号を記録再生することはもちろんのこ
と、デジタルビデオ信号も記録再生できることが望まし
い。
ままでのアナログＶＴＲと同様、外部から供給されるア
ナログビデオ信号を記録再生することはもちろんのこ
と、デジタルビデオ信号も記録再生できることが望まし
い。
【０００４】そして、外部より供給される様々なビデオ
信号を記録再生するため、ビデオ信号の入出力回路や信
号処理回路においては、互いに周波数の異なる複数のク
ロックが必要となる。
信号を記録再生するため、ビデオ信号の入出力回路や信
号処理回路においては、互いに周波数の異なる複数のク
ロックが必要となる。
【０００５】例えば、デジタルビデオ信号を入出力する
回路においては、入力デジタルビデオ信号に同期したク
ロックが必要となる。また、アナログビデオ信号を入出
力する回路では、入力ビデオ信号中の水平同期信号に同
期したクロックや、サブキャリア周波数の整数倍の周波
数のクロックが用いられることが多い。
回路においては、入力デジタルビデオ信号に同期したク
ロックが必要となる。また、アナログビデオ信号を入出
力する回路では、入力ビデオ信号中の水平同期信号に同
期したクロックや、サブキャリア周波数の整数倍の周波
数のクロックが用いられることが多い。
【０００６】更に、デジタルビデオ信号を圧縮・符号化
する回路においてもこれらのクロックとは異なるクロッ
クが用いられる。
する回路においてもこれらのクロックとは異なるクロッ
クが用いられる。
【０００７】
【発明が解決しようとする課題】このように、互いに動
作クロックが異なる複数の回路ブロックが混在した場
合、各ブロック間での信号の受け渡しのために各々ＦＩ
ＦＯ等の付加回路が必要となる上、信号相互のタイミン
グ制御など、システム設計が困難になる。
作クロックが異なる複数の回路ブロックが混在した場
合、各ブロック間での信号の受け渡しのために各々ＦＩ
ＦＯ等の付加回路が必要となる上、信号相互のタイミン
グ制御など、システム設計が困難になる。
【０００８】また、クロックの共通化を図ろうとする
と、デジタル信号処理系のクロックに合わせるとカラー
信号の変復調に多くの回路が必要となり、また、アナロ
グ信号処理系に合わせるとデジタル入出力ができないな
どの問題がある。
と、デジタル信号処理系のクロックに合わせるとカラー
信号の変復調に多くの回路が必要となり、また、アナロ
グ信号処理系に合わせるとデジタル入出力ができないな
どの問題がある。
【０００９】更に、１種類のかなり高い周波数のクロッ
クを用いてどのブロックにも適した周波数を選ぶ方法も
考えられるが、比較的低周波数でよいブロックにはオー
バースペックとなり、消費電力や回路規模が増大すると
いう問題がある。
クを用いてどのブロックにも適した周波数を選ぶ方法も
考えられるが、比較的低周波数でよいブロックにはオー
バースペックとなり、消費電力や回路規模が増大すると
いう問題がある。
【００１０】本発明は前述の如き問題点を解決すること
を目的とする。
を目的とする。
【００１１】本発明の他の目的は、複数種のビデオ信号
を処理する際、各信号を処理するブロックに対し効率的
にクロックを供給する処にある。
を処理する際、各信号を処理するブロックに対し効率的
にクロックを供給する処にある。
【００１２】
【課題を解決するための手段】前記課題を解決し、目的
を達成するため、本発明は、ビデオ信号を処理する装置
であって、一定周波数の第１のクロックを発生する手段
と、第２のクロックを発生するクロック発生手段と、前
記入力ビデオ信号の位相変動量を検出する検出手段と、
前記第１のクロックと前記検出手段の出力とを選択的に
用いて前記クロック発生手段の発生動作を制御する制御
手段とを備えて構成されている。
を達成するため、本発明は、ビデオ信号を処理する装置
であって、一定周波数の第１のクロックを発生する手段
と、第２のクロックを発生するクロック発生手段と、前
記入力ビデオ信号の位相変動量を検出する検出手段と、
前記第１のクロックと前記検出手段の出力とを選択的に
用いて前記クロック発生手段の発生動作を制御する制御
手段とを備えて構成されている。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。
て、図面を用いて詳細に説明する。
【００１４】図１は本発明を適用したデジタルＶＴＲの
構成を示すブロック図である。
構成を示すブロック図である。
【００１５】図において、１、２、３、４で示した破線
で囲まれたブロックはそれぞれ、ＣＬＫ１，ＣＬＫ２，
ＣＬＫ３及びＣＬＫ４にしたがって動作するブロックで
ある。
で囲まれたブロックはそれぞれ、ＣＬＫ１，ＣＬＫ２，
ＣＬＫ３及びＣＬＫ４にしたがって動作するブロックで
ある。
【００１６】まず、記録時の動作について説明する。
【００１７】１０１は標準デジタルビデオ信号を処理す
るデジタルＩ／Ｆである。ここで、標準デジタルビデオ
信号とは、ＣＣＩＲ６５６あるいはＳＭＰＴＥ１２５Ｍ
に準拠した信号であり、輝度信号と色差信号とが時分割
多重されて伝送され、更に、同期信号もデータパターン
として多重された形で同時に伝送されるフォーマットで
ある（４：２：２フォーマットとも呼ぶ）。
るデジタルＩ／Ｆである。ここで、標準デジタルビデオ
信号とは、ＣＣＩＲ６５６あるいはＳＭＰＴＥ１２５Ｍ
に準拠した信号であり、輝度信号と色差信号とが時分割
多重されて伝送され、更に、同期信号もデータパターン
として多重された形で同時に伝送されるフォーマットで
ある（４：２：２フォーマットとも呼ぶ）。
【００１８】本形態では、ブロック１には２７ＭＨｚの
クロックＣＬＫ１を供給し、デジタルＩ／Ｆでは入力さ
れた標準デジタルビデオ信号を輝度信号と色差信号とに
分離すると共に、同期信号の検出処理が行われる。この
結果、輝度信号と色差信号とはそれぞれ１３．５ＭＨｚ
のレートでベースバンド処理回路１０７に出力される。
また、検出されたデジタル同期信号はクロック発生回路
１１０に出力される。
クロックＣＬＫ１を供給し、デジタルＩ／Ｆでは入力さ
れた標準デジタルビデオ信号を輝度信号と色差信号とに
分離すると共に、同期信号の検出処理が行われる。この
結果、輝度信号と色差信号とはそれぞれ１３．５ＭＨｚ
のレートでベースバンド処理回路１０７に出力される。
また、検出されたデジタル同期信号はクロック発生回路
１１０に出力される。
【００１９】また、アナログ輝度信号は同期処理回路１
０２に供給される。このアナログビデオ信号は放送局か
らの時間軸の正確な信号の他に、ＶＴＲやテレビゲーム
機といった装置から出力される時間軸の不安定な信号も
含まれる。
０２に供給される。このアナログビデオ信号は放送局か
らの時間軸の正確な信号の他に、ＶＴＲやテレビゲーム
機といった装置から出力される時間軸の不安定な信号も
含まれる。
【００２０】同期処理回路は入力されたアナログ輝度信
号中の水平同期信号を検出し、アナログ同期信号をクロ
ック発生回路１１０に出力すると共に、同期信号が取り
除かれたアナログ輝度信号をＡ／Ｄ，Ｄ／Ａ１０３に出
力する。
号中の水平同期信号を検出し、アナログ同期信号をクロ
ック発生回路１１０に出力すると共に、同期信号が取り
除かれたアナログ輝度信号をＡ／Ｄ，Ｄ／Ａ１０３に出
力する。
【００２１】Ａ／Ｄ，Ｄ／Ａ１０３を含むブロック２
は、本形態では、他の信号との接続を考えて入力アナロ
グ輝度信号のジッタに追従した１３．５ＭＨｚのクロッ
クＣＬＫ２に従って動作し、Ａ／Ｄ，Ｄ／Ａ１０３はこ
のクロックＣＬＫ２に従ってアナログ輝度信号をデジタ
ル信号に変換してベースバンド処理回路１０７に出力す
る。ベースバンド処理回路１０７は水平方向、垂直方向
のフィルタリング処理等のラスタ形式のままで行える処
理を施す。
は、本形態では、他の信号との接続を考えて入力アナロ
グ輝度信号のジッタに追従した１３．５ＭＨｚのクロッ
クＣＬＫ２に従って動作し、Ａ／Ｄ，Ｄ／Ａ１０３はこ
のクロックＣＬＫ２に従ってアナログ輝度信号をデジタ
ル信号に変換してベースバンド処理回路１０７に出力す
る。ベースバンド処理回路１０７は水平方向、垂直方向
のフィルタリング処理等のラスタ形式のままで行える処
理を施す。
【００２２】更に、アナログクロマ信号はＡ／Ｄ，Ｄ／
Ａ１０４でデジタル信号に変換される。ブロック３に入
力されるアナログクロマ信号は色差信号をサブキャリア
で変調した信号であり、カラーエンコーダ／デコーダ１
０５にてサブキャリアを再生してクロマ信号に乗算する
ことにより色差信号に変換する。
Ａ１０４でデジタル信号に変換される。ブロック３に入
力されるアナログクロマ信号は色差信号をサブキャリア
で変調した信号であり、カラーエンコーダ／デコーダ１
０５にてサブキャリアを再生してクロマ信号に乗算する
ことにより色差信号に変換する。
【００２３】本形態では、これらＡ／Ｄ，Ｄ／Ａ１０
４、カラーエンコーダ／デコーダ１０５を含むブロック
３はサブキャリア周波数ｆscの４倍の周波数のクロック
ＣＬＫ３に従って動作する。また、カラーエンコーダ／
デコーダ１０５は入力ビデオ信号中のカラーバースト信
号の位相誤差を検出し、位相誤差信号としてクロック発
生回路１１０に出力する。
４、カラーエンコーダ／デコーダ１０５を含むブロック
３はサブキャリア周波数ｆscの４倍の周波数のクロック
ＣＬＫ３に従って動作する。また、カラーエンコーダ／
デコーダ１０５は入力ビデオ信号中のカラーバースト信
号の位相誤差を検出し、位相誤差信号としてクロック発
生回路１１０に出力する。
【００２４】本形態では、デコーダ／エンコーダ１０５
はカラー信号のデコード結果に基づいて位相誤差量を検
出する。即ち、色差信号Ｂ−Ｙとバースト信号とは周波
数が同じで位相が１８０度異なっており、また、他の成
分は含まないため、バースト信号の位相が正しい場合に
はバースト信号部分をデコードした結果Ｒ−Ｙの成分が
出てこないことになる。反対に、バースト信号の位相が
合っていない場合にはデコードした結果Ｒ−Ｙ成分が出
てきてしまう。本形態では、バースト信号期間のデコー
ド結果中のＲ−Ｙ成分の量を位相誤差信号として制御回
路２０４に出力している。
はカラー信号のデコード結果に基づいて位相誤差量を検
出する。即ち、色差信号Ｂ−Ｙとバースト信号とは周波
数が同じで位相が１８０度異なっており、また、他の成
分は含まないため、バースト信号の位相が正しい場合に
はバースト信号部分をデコードした結果Ｒ−Ｙの成分が
出てこないことになる。反対に、バースト信号の位相が
合っていない場合にはデコードした結果Ｒ−Ｙ成分が出
てきてしまう。本形態では、バースト信号期間のデコー
ド結果中のＲ−Ｙ成分の量を位相誤差信号として制御回
路２０４に出力している。
【００２５】デコードされた色差信号はレート変換器１
０６においてＣＬＫ３（４ｆsc）のレートからＣＬＫ２
（１３．５ＭＨｚ）のレートに変換されてベースバンド
処理回路１０７に出力される。ＣＬＫ２とＣＬＫ３は近
い周波数なので一般的にレート変換を行うのは困難であ
るが、カラー信号の場合はクロック周波数に比べて信号
の帯域が十分に低いため、折り返し等の影響を受けず、
且つ、簡単な回路でレート変換を行うことができる。
０６においてＣＬＫ３（４ｆsc）のレートからＣＬＫ２
（１３．５ＭＨｚ）のレートに変換されてベースバンド
処理回路１０７に出力される。ＣＬＫ２とＣＬＫ３は近
い周波数なので一般的にレート変換を行うのは困難であ
るが、カラー信号の場合はクロック周波数に比べて信号
の帯域が十分に低いため、折り返し等の影響を受けず、
且つ、簡単な回路でレート変換を行うことができる。
【００２６】以上の処理でベースバンド処理回路１０７
にはＣＬＫ３のレートですべての入力ビデオ信号が供給
されたことになる。
にはＣＬＫ３のレートですべての入力ビデオ信号が供給
されたことになる。
【００２７】ベースバンド処理回路１０７はこれら入力
ビデオ信号に対して前述の如くフィルタリング処理等を
施して信号処理回路１０８に出力する。
ビデオ信号に対して前述の如くフィルタリング処理等を
施して信号処理回路１０８に出力する。
【００２８】信号処理回路１０８を含むブロック４は、
本形態では後述の如くより高速なクロックＣＬＫ４に従
って動作する。信号処理回路１０８はベースバンド処理
回路１０７より出力されたビデオ信号に対して周知のＤ
ＣＴ、可変長符号化等の処理を施してその情報量を圧縮
し、記録再生処理回路１０９に出力する。記録再生処理
回路１０９は圧縮されたビデオ信号をテープに記録す
る。
本形態では後述の如くより高速なクロックＣＬＫ４に従
って動作する。信号処理回路１０８はベースバンド処理
回路１０７より出力されたビデオ信号に対して周知のＤ
ＣＴ、可変長符号化等の処理を施してその情報量を圧縮
し、記録再生処理回路１０９に出力する。記録再生処理
回路１０９は圧縮されたビデオ信号をテープに記録す
る。
【００２９】次に、再生時の動作について説明する。
【００３０】記録再生回路１０９はテープからデジタル
ビデオ信号を再生し、信号処理回路１０８に出力する。
信号処理回路１０８は再生されたデジタルビデオ信号に
対して記録時と逆の処理を施して情報量を伸長し、ベー
スバンド処理回路１０７に出力する。
ビデオ信号を再生し、信号処理回路１０８に出力する。
信号処理回路１０８は再生されたデジタルビデオ信号に
対して記録時と逆の処理を施して情報量を伸長し、ベー
スバンド処理回路１０７に出力する。
【００３１】ベースバンド処理回路１０７は信号処理回
路１０８より供給されたビデオ信号に対して補間処理等
を施して出力する。
路１０８より供給されたビデオ信号に対して補間処理等
を施して出力する。
【００３２】デジタルＩ／Ｆ１０１はベースバンド処理
回路１０７より供給されたビデオ信号を標準デジタルビ
デオ信号のフォーマットに変換して出力する。
回路１０７より供給されたビデオ信号を標準デジタルビ
デオ信号のフォーマットに変換して出力する。
【００３３】また、Ａ／Ｄ，Ｄ／Ａ１０３はベースバン
ド処理回路１０７より出力されたデジタル輝度信号をＣ
ＬＫ２に従ってアナログ信号に変換して同期処理回路１
０２に出力する。同期処理回路１０２はＡ／Ｄ，Ｄ／Ａ
１０３より供給されたアナログ輝度信号に対して同期信
号を付加して出力する。
ド処理回路１０７より出力されたデジタル輝度信号をＣ
ＬＫ２に従ってアナログ信号に変換して同期処理回路１
０２に出力する。同期処理回路１０２はＡ／Ｄ，Ｄ／Ａ
１０３より供給されたアナログ輝度信号に対して同期信
号を付加して出力する。
【００３４】更に、レート変換器１０６はベースバンド
処理回路１０７より供給された色差信号のレートを今度
はＣＬＫ２からＣＬＫ３に変換し、カラーエンコーダ／
デコーダ１０５に出力する。カラーエンコーダ／デコー
ダ１０５はサブキャリアを用いて、再生時に後述の如く
高精度に周波数調整されたクロックＣＬＫ３に従って色
差信号を変調してデジタルクロマ信号を得、Ａ／Ｄ，Ｄ
／Ａ１０４に出力する。Ａ／Ｄ，Ｄ／Ａ１０４はデジタ
ルクロマ信号をアナログ信号に変換して出力する。
処理回路１０７より供給された色差信号のレートを今度
はＣＬＫ２からＣＬＫ３に変換し、カラーエンコーダ／
デコーダ１０５に出力する。カラーエンコーダ／デコー
ダ１０５はサブキャリアを用いて、再生時に後述の如く
高精度に周波数調整されたクロックＣＬＫ３に従って色
差信号を変調してデジタルクロマ信号を得、Ａ／Ｄ，Ｄ
／Ａ１０４に出力する。Ａ／Ｄ，Ｄ／Ａ１０４はデジタ
ルクロマ信号をアナログ信号に変換して出力する。
【００３５】クロック発生回路１１０は前述の如き各ブ
ロックで用いられるクロックを発生する回路である。以
下、クロック発生回路１１０について詳細に説明する。
ロックで用いられるクロックを発生する回路である。以
下、クロック発生回路１１０について詳細に説明する。
【００３６】図２はクロック発生回路１１０の構成を示
す図である。
す図である。
【００３７】図において、発振器２０２はクリスタルを
用いて、安定で、且つ、可変でないクロックを発生す
る。この２７ＭＨｚの安定なクロックはそのままＣＬＫ
１としてブロック１に供給され、標準デジタルビデオ信
号の入出力処理用のクロックとして用いられる。
用いて、安定で、且つ、可変でないクロックを発生す
る。この２７ＭＨｚの安定なクロックはそのままＣＬＫ
１としてブロック１に供給され、標準デジタルビデオ信
号の入出力処理用のクロックとして用いられる。
【００３８】また、発振器２０２からの安定なクロック
はＮ／２倍逓倍器２０５に供給され、ここで１３．５Ｍ
ＨｚのＮ倍（Ｎは整数）の周波数のクロックＣＬＫ４が
生成される。ＣＬＫ４は図１に示した装置で用いられる
クロックの中で最も高速のクロックであり、信号処理回
路１０８を含むブロック４に供給される。
はＮ／２倍逓倍器２０５に供給され、ここで１３．５Ｍ
ＨｚのＮ倍（Ｎは整数）の周波数のクロックＣＬＫ４が
生成される。ＣＬＫ４は図１に示した装置で用いられる
クロックの中で最も高速のクロックであり、信号処理回
路１０８を含むブロック４に供給される。
【００３９】Ｎ／２逓倍器２０５からのクロックは、デ
ジタルＰＬＬ回路２０８に供給される。また、スイッチ
２０１は前述の如くデジタルＩ／Ｆ１０１で検出された
同期信号及び同期処理回路１０２で検出された水平同期
信号を選択的にデジタルＰＬＬ回路２０８に出力する。
デジタルＰＬＬ２０８は、スイッチ２０１より供給され
た、入力ビデオ信号の水平同期信号に応じて、Ｎ／２逓
倍器からのＣＬＫ４からＣＬＫ２を生成する。
ジタルＰＬＬ回路２０８に供給される。また、スイッチ
２０１は前述の如くデジタルＩ／Ｆ１０１で検出された
同期信号及び同期処理回路１０２で検出された水平同期
信号を選択的にデジタルＰＬＬ回路２０８に出力する。
デジタルＰＬＬ２０８は、スイッチ２０１より供給され
た、入力ビデオ信号の水平同期信号に応じて、Ｎ／２逓
倍器からのＣＬＫ４からＣＬＫ２を生成する。
【００４０】即ち、デジタルＰＬＬ２０８は、スイッチ
２０１より供給される同期信号の変動に応じて、そのＰ
ＬＬ内の分周器の分周比を１／（Ｎ＋１），１／Ｎ，１
／（１−Ｎ）の間で変更することにより、入力ビデオ信
号のジッタに追従した１３．５ＭＨｚのクロックＣＬＫ
２を生成する。また、ＣＬＫ２はＣＬＫ４を分周してい
るため、ＣＬＫ２の立ち上がりエッジは常にＣＬＫ４の
立ち上がりエッジに揃っている。
２０１より供給される同期信号の変動に応じて、そのＰ
ＬＬ内の分周器の分周比を１／（Ｎ＋１），１／Ｎ，１
／（１−Ｎ）の間で変更することにより、入力ビデオ信
号のジッタに追従した１３．５ＭＨｚのクロックＣＬＫ
２を生成する。また、ＣＬＫ２はＣＬＫ４を分周してい
るため、ＣＬＫ２の立ち上がりエッジは常にＣＬＫ４の
立ち上がりエッジに揃っている。
【００４１】また、アナログビデオ信号の記録時には、
スイッチ２０７はｂ側に接続し、カラーエンコーダ／デ
コーダ１０５より供給されたカラーバースト信号の位相
誤差信号を制御回路２０４に供給する。制御回路２０４
はスイッチ２０７より供給された位相誤差信号に基づい
て、ＶＣＸＯよりなる４ｆSC発振器２０３を制御するた
めの制御信号を出力する。この結果、４ｆSC発振器２０
３は入力信号のサブキャリアに位相同期した周波数４ｆ
SCのクロックＣＬＫ３を生成する。
スイッチ２０７はｂ側に接続し、カラーエンコーダ／デ
コーダ１０５より供給されたカラーバースト信号の位相
誤差信号を制御回路２０４に供給する。制御回路２０４
はスイッチ２０７より供給された位相誤差信号に基づい
て、ＶＣＸＯよりなる４ｆSC発振器２０３を制御するた
めの制御信号を出力する。この結果、４ｆSC発振器２０
３は入力信号のサブキャリアに位相同期した周波数４ｆ
SCのクロックＣＬＫ３を生成する。
【００４２】このカラー信号入力時のＣＬＫ３生成動作
を図３及び図４を用いて説明する。
を図３及び図４を用いて説明する。
【００４３】図３は制御回路２０４の構成を示すブロッ
ク図であり、また、図４は図３の回路の動作を説明する
ためのタイミングチャートである。
ク図であり、また、図４は図３の回路の動作を説明する
ためのタイミングチャートである。
【００４４】図３の（ａ）は入力アナログビデオ信号の
様子を示しており、カラーエンコーダ／デコーダ１０５
からは（ｂ）に示す位相誤差信号が得られる。図３にお
いて、制御回路ゲート信号生成回路３０３はカラーエン
コーダ／デコーダ１０５から位相誤差信号が出力されて
いる期間だけ図４（ｃ）に示したゲート信号をＰＷＭ生
成回路３０１に出力する。即ち、カラーエンコーダ／デ
コーダ１０５では入力されたバースト信号のデコード結
果に基づいて位相誤差を検出するため、ゲート信号の期
間はバースト信号の入力タイミングよりもデコード及び
判別に要する時間だけ遅れる。ＰＷＭ生成回路３０１は
このゲート信号によって指定されている期間中に入力さ
れる位相誤差信号に基づき、４ｆSC発振器２０３を制御
するための制御信号をＰＷＭ信号の形態でＬＰＦ３０２
に出力する。この様子を図４（ｄ）に示す。
様子を示しており、カラーエンコーダ／デコーダ１０５
からは（ｂ）に示す位相誤差信号が得られる。図３にお
いて、制御回路ゲート信号生成回路３０３はカラーエン
コーダ／デコーダ１０５から位相誤差信号が出力されて
いる期間だけ図４（ｃ）に示したゲート信号をＰＷＭ生
成回路３０１に出力する。即ち、カラーエンコーダ／デ
コーダ１０５では入力されたバースト信号のデコード結
果に基づいて位相誤差を検出するため、ゲート信号の期
間はバースト信号の入力タイミングよりもデコード及び
判別に要する時間だけ遅れる。ＰＷＭ生成回路３０１は
このゲート信号によって指定されている期間中に入力さ
れる位相誤差信号に基づき、４ｆSC発振器２０３を制御
するための制御信号をＰＷＭ信号の形態でＬＰＦ３０２
に出力する。この様子を図４（ｄ）に示す。
【００４５】ＬＰＦ３０２はＰＷＭ生成回路３０１より
出力された制御信号をフィルタリングし、低周波数成分
の信号として４ｆSC発振器２０３にフィードバックす
る。４ｆSC発振器２０３はＬＰＦ３０２より供給された
制御信号に基づいて内部のコンデンサの容量が変更さ
れ、その発振周波数が変化する。
出力された制御信号をフィルタリングし、低周波数成分
の信号として４ｆSC発振器２０３にフィードバックす
る。４ｆSC発振器２０３はＬＰＦ３０２より供給された
制御信号に基づいて内部のコンデンサの容量が変更さ
れ、その発振周波数が変化する。
【００４６】最後に、アナログカラー信号の出力時にお
いては、前述の如くカラー信号を変調するために用いる
４ｆSCのクロックＣＬＫ３は非常に高い周波数精度が要
求される。
いては、前述の如くカラー信号を変調するために用いる
４ｆSCのクロックＣＬＫ３は非常に高い周波数精度が要
求される。
【００４７】クロックＣＬＫ３発生用に用いた４ｆSC発
振器２０３のＶＣＸＯは入力カラー信号のジッタに追従
させるため、ある程度周波数レンジに幅を持っている。
そのため、カラー信号の出力時においてＶＣＸＯを自走
周波数で発振させてＣＬＫ３を得ようとした場合、周波
数精度が不足して別途周波数調整用の回路が必要になっ
てしまう。
振器２０３のＶＣＸＯは入力カラー信号のジッタに追従
させるため、ある程度周波数レンジに幅を持っている。
そのため、カラー信号の出力時においてＶＣＸＯを自走
周波数で発振させてＣＬＫ３を得ようとした場合、周波
数精度が不足して別途周波数調整用の回路が必要になっ
てしまう。
【００４８】一方、発振器２０２は前述の通り安定かつ
高精度に調整された２７ＭＨｚのクロックを発生してい
る。そこで、本形態では、この発振器２０２からの２７
ＭＨｚのクロックを分周器２０６により分周した信号を
用いて制御回路２０４により発振器２０３を制御し、発
振器２０３を精度よく発振させている。なお、分周器２
０６の分周比は、発振器２０３がもともと水平周期毎に
制御されるＰＬＬであるので、分周出力が１水平周期ま
たはその整数倍になるように選んでいる。
高精度に調整された２７ＭＨｚのクロックを発生してい
る。そこで、本形態では、この発振器２０２からの２７
ＭＨｚのクロックを分周器２０６により分周した信号を
用いて制御回路２０４により発振器２０３を制御し、発
振器２０３を精度よく発振させている。なお、分周器２
０６の分周比は、発振器２０３がもともと水平周期毎に
制御されるＰＬＬであるので、分周出力が１水平周期ま
たはその整数倍になるように選んでいる。
【００４９】このカラー信号出力時のＣＬＫ３の生成動
作を図４のタイミングチャートを用いて説明する。
作を図４のタイミングチャートを用いて説明する。
【００５０】図４の（ｅ）は発振器２０２からの２７Ｍ
Ｈｚのクロックを分周器２０６にて分周した出力であ
る。図３におけるゲート信号生成回路３０３は、アナロ
グカラー信号の入力時と同じタイミング、即ち図４
（ｃ）に示したタイミングでゲート信号を生成し、ＰＷ
Ｍ生成回路３０１に出力する。このゲート信号は水平同
期信号からのタイミングをカウントすることにより生成
可能である。また、分周器２０６の分周比は図４（ｃ）
に示したゲート信号の期間内に１回だけ立ち上がりエッ
ジが発生する信号が得られるような値である。
Ｈｚのクロックを分周器２０６にて分周した出力であ
る。図３におけるゲート信号生成回路３０３は、アナロ
グカラー信号の入力時と同じタイミング、即ち図４
（ｃ）に示したタイミングでゲート信号を生成し、ＰＷ
Ｍ生成回路３０１に出力する。このゲート信号は水平同
期信号からのタイミングをカウントすることにより生成
可能である。また、分周器２０６の分周比は図４（ｃ）
に示したゲート信号の期間内に１回だけ立ち上がりエッ
ジが発生する信号が得られるような値である。
【００５１】ＰＷＭ生成回路３０１は、ゲート信号期間
中に分周器２０６よりスイッチ２０７を介して入力され
た分周信号の立ち上がりエッジを利用して図４（ｆ）の
如くＰＷＭ信号を生成し、ＬＰＦ３０２に出力する。こ
のように、本形態ではゲート期間中に入力される分周信
号の立ち上がりエッジを利用してＰＷＭ信号を生成して
いるため、分周信号の位相変動に応じてＰＷＭ信号のデ
ューティ比を変えることができる。
中に分周器２０６よりスイッチ２０７を介して入力され
た分周信号の立ち上がりエッジを利用して図４（ｆ）の
如くＰＷＭ信号を生成し、ＬＰＦ３０２に出力する。こ
のように、本形態ではゲート期間中に入力される分周信
号の立ち上がりエッジを利用してＰＷＭ信号を生成して
いるため、分周信号の位相変動に応じてＰＷＭ信号のデ
ューティ比を変えることができる。
【００５２】ＰＷＭ生成回路３０１より出力されたＰＷ
Ｍ信号はアナログカラー信号の記録時と同様にフィルタ
処理されて低周波数成分となり、４ｆSC発振器２０３に
フィードバックされる。４ｆSC発振器２０３はＬＰＦ３
０２からの制御信号に従って前述の如くその発振周波数
を変更する。
Ｍ信号はアナログカラー信号の記録時と同様にフィルタ
処理されて低周波数成分となり、４ｆSC発振器２０３に
フィードバックされる。４ｆSC発振器２０３はＬＰＦ３
０２からの制御信号に従って前述の如くその発振周波数
を変更する。
【００５３】本形態では、このように、制御回路２０４
において４ｆSC発振器２０３の制御信号を生成する際、
Ｄ／Ａ変換器ではなくＰＷＭ信号とＬＰＦとを使ってい
るため、ＰＷＭ信号を出力する端子は１ビットシリアル
端子であればよい。
において４ｆSC発振器２０３の制御信号を生成する際、
Ｄ／Ａ変換器ではなくＰＷＭ信号とＬＰＦとを使ってい
るため、ＰＷＭ信号を出力する端子は１ビットシリアル
端子であればよい。
【００５４】以上説明したように、クロック発生回路１
１０により各クロックが得られた。
１０により各クロックが得られた。
【００５５】ここで、各クロック相互の関係を整理する
と、ＣＬＫ１は周波数が固定された安定なクロックであ
り、ＣＬＫ４はＣＬＫ１と整数比の関係にあるためやは
り安定なクロックである。ＣＬＫ２はマクロ的には入力
アナログ輝度信号に追従しているもののミクロ的にはＣ
ＬＫ４を分周したものであり、ジッタ等を含まない。Ｃ
ＬＫ３は入力アナログクロマ信号のサブキャリアにロッ
クしたクロックなので、ＣＬＫ３を除いたクロックは周
波数は異なるものの全て同期しており、ジッタ等を含ま
ない安定したクロックであることがわかる。
と、ＣＬＫ１は周波数が固定された安定なクロックであ
り、ＣＬＫ４はＣＬＫ１と整数比の関係にあるためやは
り安定なクロックである。ＣＬＫ２はマクロ的には入力
アナログ輝度信号に追従しているもののミクロ的にはＣ
ＬＫ４を分周したものであり、ジッタ等を含まない。Ｃ
ＬＫ３は入力アナログクロマ信号のサブキャリアにロッ
クしたクロックなので、ＣＬＫ３を除いたクロックは周
波数は異なるものの全て同期しており、ジッタ等を含ま
ない安定したクロックであることがわかる。
【００５６】従って、クロックが異なるブロック間での
相互の信号の受け渡しのために、ＦＩＦＯ等の付加回路
を必要とせず、直接受け渡すことが可能になる。
相互の信号の受け渡しのために、ＦＩＦＯ等の付加回路
を必要とせず、直接受け渡すことが可能になる。
【００５７】さらに、デジタルビデオ信号、アナログ輝
度信号及びアナログクロマ信号に対するフィルタリング
等の処理をベースバンド処理回路１０７において共通化
することが可能となる。
度信号及びアナログクロマ信号に対するフィルタリング
等の処理をベースバンド処理回路１０７において共通化
することが可能となる。
【００５８】また、カラー信号の出力時には、精度よく
調整された発振器２０２からのクロックを用いて４ｆSC
発振器の発振周波数を制御しているため、クロック調整
用の付加回路を設けることなく変調に必要な高精度なク
ロックを得ることができる。
調整された発振器２０２からのクロックを用いて４ｆSC
発振器の発振周波数を制御しているため、クロック調整
用の付加回路を設けることなく変調に必要な高精度なク
ロックを得ることができる。
【００５９】なお、前述の実施形態では、標準デジタル
ビデオ信号から分離した同期信号に従ってデジタルＰＬ
Ｌ回路２０８の分周器分周比を変更していたが、標準デ
ジタルビデオ信号を入力する場合には、分周比を１／Ｎ
に固定してもよい。
ビデオ信号から分離した同期信号に従ってデジタルＰＬ
Ｌ回路２０８の分周器分周比を変更していたが、標準デ
ジタルビデオ信号を入力する場合には、分周比を１／Ｎ
に固定してもよい。
【００６０】また、前述の実施形態では、ＰＷＭ信号を
用いて４ｆSC発振器を制御したが、Ｄ／Ａ変換器を用い
て制御信号を生成してもよい。
用いて４ｆSC発振器を制御したが、Ｄ／Ａ変換器を用い
て制御信号を生成してもよい。
【００６１】
【発明の効果】以上説明したように、本発明では、一定
周波数のクロックを発生する発振k手段と、入力ビデオ
信号の位相変動検出結果とを選択的に用いて第２のクロ
ックの発生動作を制御しているので、比較的小規模な回
路でありながら、高精度なクロックを得ることができ
る。
周波数のクロックを発生する発振k手段と、入力ビデオ
信号の位相変動検出結果とを選択的に用いて第２のクロ
ックの発生動作を制御しているので、比較的小規模な回
路でありながら、高精度なクロックを得ることができ
る。
【図１】本発明の実施形態としてのデジタルＶＴＲの構
成を示す図である。
成を示す図である。
【図２】図１の装置におけるクロック発生回路の構成を
示す図である。
示す図である。
【図３】図２の回路における制御回路の構成を示す図で
ある。
ある。
【図４】図３の回路の動作を説明するためのタイミング
チャートである。
チャートである。
１０５ カラーエンコーダ／デコーダ １１０ クロック発生回路
Claims (14)
- 【請求項１】 ビデオ信号を処理する装置であって、 一定周波数の第１のクロックを発生する手段と、 第２のクロックを発生するクロック発生手段と、 前記入力ビデオ信号の位相変動量を検出する検出手段
と、 前記第１のクロックと前記検出手段の出力とを選択的に
用いて前記クロック発生手段の発生動作を制御する制御
手段とを備える信号処理装置。 - 【請求項２】 前記第１のクロックを用いて第３のクロ
ックを発生する手段と、前記第３のクロックを用いて第
１のビデオ信号を処理する第１の処理手段を備えたこと
を特徴とする請求項１に記載の信号処理装置。 - 【請求項３】 前記第２のクロックを用いて第２のビデ
オ信号を処理する第２の信号処理手段を備えたことを特
徴とする請求項２に記載の信号処理装置。 - 【請求項４】 前記第２のビデオ信号はサブキャリアに
より変調されたクロマ信号を含み、前記第２の信号処理
手段は前記第２のクロックに従って前記変調されたクロ
マ信号を復調する復調手段を含むことを特徴とする請求
項３に記載の信号処理装置。 - 【請求項５】 前記第２の信号処理装置は前記第２のク
ロックに従ってサブキャリアにより色差信号を変調する
変調手段を含むことを特徴とする請求項４に記載の信号
処理装置。 - 【請求項６】 前記制御手段は前記第２の信号処理手段
が前記復調手段により前記クロマ信号を復調する場合に
は前記検出手段の出力を用いて前記クロック発生手段を
制御し、前記第２の信号処理手段が前記変調手段により
前記色差信号を変調する場合には前記第１のクロックを
用いて前記クロック発生手段を制御することを特徴とす
る請求項５に記載の信号処理装置。 - 【請求項７】 前記検出手段は前記復調手段の復調結果
に基づいて前記位相変動量を検出することを特徴とする
請求項３に記載の信号処理装置。 - 【請求項８】 前記第１のクロックに従ってビデオ信号
を処理する第３の信号処理手段を備えたことを特徴とす
る請求項２に記載の信号処理装置。 - 【請求項９】 前記第２の変換手段は更に、前記第２の
クロックに従って前記第２のデジタルビデオ信号をアナ
ログ信号に変換することを特徴とする請求項８に記載の
信号処理装置。 - 【請求項１０】 第１のアナログビデオ信号を前記第３
のクロックに従ってデジタル信号に変換する第１の変換
手段と、前記入力ビデオ信号としての第２のアナログビ
デオ信号を前記第２のクロックに従ってデジタル信号に
変換する第２の変換手段とを備えたことを特徴とする請
求項１に記載の信号処理装置。 - 【請求項１１】 前記制御手段は、前記変換手段が前記
第２のアナログビデオ信号をデジタル信号に変換する場
合には前記検出手段の出力を用いて前記クロック発生手
段を制御し、前記変換手段が前記第２のデジタルビデオ
信号をアナログ信号に変換する場合には前記第１のクロ
ックを用いて前記クロック発生手段を制御することを特
徴とする請求項１０に記載の信号処理装置。 - 【請求項１２】 一定周波数の第１のクロックを発生す
る手段と、 第２のクロックを発生するクロック発生手段と、 入力信号の位相変動量を検出する検出手段と、 前記第１のクロックと前記検出手段の出力とを選択的に
用いて前記クロック発生手段の発生動作を制御する制御
手段とを備えるクロック発生装置。 - 【請求項１３】 前記制御手段は前記第１のクロックと
前記検出手段の出力とを選択的に用いて前記第２のクロ
ックの周波数を変更するべく前記クロック発生手段を制
御することを特徴とする請求項１２に記載のクロック発
生装置。 - 【請求項１４】 前記制御手段は前記第１のクロックと
前記検出手段の出力とを選択的に用いてＰＷＭ信号を生
成するＰＷＭ信号生成手段を有し、前記ＰＷＭ信号を用
いて前記クロック発生手段を制御することを特徴とする
請求項１３に記載のクロック発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19701397A JP3847908B2 (ja) | 1997-07-23 | 1997-07-23 | 信号処理装置及びクロック発生装置 |
| US09/114,513 US6453109B1 (en) | 1997-07-23 | 1998-07-14 | Video-signal processing apparatus providing a first clock signal and second clock signal which is based on the phase of the input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19701397A JP3847908B2 (ja) | 1997-07-23 | 1997-07-23 | 信号処理装置及びクロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141624A true JPH1141624A (ja) | 1999-02-12 |
| JP3847908B2 JP3847908B2 (ja) | 2006-11-22 |
Family
ID=16367339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19701397A Expired - Fee Related JP3847908B2 (ja) | 1997-07-23 | 1997-07-23 | 信号処理装置及びクロック発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6453109B1 (ja) |
| JP (1) | JP3847908B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058416A2 (de) * | 1999-05-31 | 2000-12-06 | Siemens Aktiengesellschaft | Vorrichtung zur Unterdrückung von Jittern in Taktregenerierungseinrichtungen |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744917B1 (en) * | 2000-03-08 | 2004-06-01 | Microsoft Corporation | Apparatus and method for recognizing color space of a digital video input |
| JP4452136B2 (ja) * | 2004-03-30 | 2010-04-21 | 株式会社日立製作所 | データ同期再生装置及び端末装置 |
| JP2005322977A (ja) * | 2004-05-06 | 2005-11-17 | Canon Inc | カメラ一体型記録再生装置 |
| US20080062312A1 (en) * | 2006-09-13 | 2008-03-13 | Jiliang Song | Methods and Devices of Using a 26 MHz Clock to Encode Videos |
| US20080062311A1 (en) * | 2006-09-13 | 2008-03-13 | Jiliang Song | Methods and Devices to Use Two Different Clocks in a Television Digital Encoder |
| GB2460417B (en) * | 2008-05-28 | 2011-04-06 | Mirics Semiconductor Ltd | Broadcast receiver system |
| GB2460416B (en) * | 2008-05-28 | 2010-07-07 | Mirics Semiconductor Ltd | Broadcast receiver system |
| GB2460418B (en) * | 2008-05-28 | 2010-04-14 | Mirics Semiconductor Ltd | Broadcast receiver system |
| US8312346B2 (en) * | 2009-05-01 | 2012-11-13 | Mirics Semiconductor Limited | Systems and methods for communications |
| JP5616922B2 (ja) * | 2012-04-16 | 2014-10-29 | 株式会社ソニー・コンピュータエンタテインメント | 同期信号調整装置、同期信号調整方法、映像表示装置、および同期信号発生装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890015245A (ko) * | 1988-03-30 | 1989-10-28 | 무라가미 류우이찌 | 비디오신호의 휘도 및 색성분으로부터 분리클록신호를 획득하는 자기 기록재생 장치 |
| US5745314A (en) * | 1989-09-27 | 1998-04-28 | Canon Kabushiki Kaisha | Clock generating circuit by using the phase difference between a burst signal and the oscillation signal |
| US6002536A (en) * | 1990-07-06 | 1999-12-14 | Hitachi Ltd. | Digital transmission signal processing system and recording/reproducing system |
| JPH066825A (ja) * | 1992-06-18 | 1994-01-14 | Canon Inc | 画像処理装置 |
| US5596554A (en) * | 1993-06-04 | 1997-01-21 | Hagadorn; Hubert W. | Set operation in a timepiece having an electrooptical display |
| US6115265A (en) * | 1994-02-22 | 2000-09-05 | Alliedsignal Inc. | Constant output current load driver |
| US5744991A (en) * | 1995-10-16 | 1998-04-28 | Altera Corporation | System for distributing clocks using a delay lock loop in a programmable logic circuit |
| US5982574A (en) * | 1997-10-17 | 1999-11-09 | Vtc Inc. | Automatic tracking frequency servo demodulation technique for DVCR applications |
-
1997
- 1997-07-23 JP JP19701397A patent/JP3847908B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-14 US US09/114,513 patent/US6453109B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058416A2 (de) * | 1999-05-31 | 2000-12-06 | Siemens Aktiengesellschaft | Vorrichtung zur Unterdrückung von Jittern in Taktregenerierungseinrichtungen |
| EP1058416A3 (de) * | 1999-05-31 | 2005-06-01 | Siemens Aktiengesellschaft | Vorrichtung zur Unterdrückung von Jittern in Taktregenerierungseinrichtungen |
Also Published As
| Publication number | Publication date |
|---|---|
| US6453109B1 (en) | 2002-09-17 |
| JP3847908B2 (ja) | 2006-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4672470A (en) | Video signal recording and reproducing apparatus | |
| US4520394A (en) | Horizontal scanning frequency multiplying circuit | |
| JP3847908B2 (ja) | 信号処理装置及びクロック発生装置 | |
| JPH0591522A (ja) | デイジタル発振器及びこれを用いた色副搬送波再生回路 | |
| RU2119271C1 (ru) | Устройство обработки сигнала цветности, способ формирования поднесущей сигнала цветности, способ обработки сигнала цветности, устройство для формирования поднесущей сигнала цветности | |
| JPH0712229B2 (ja) | 時間軸補正装置 | |
| JP2680348B2 (ja) | 磁気記録装置及び再生装置 | |
| US4737861A (en) | System for recording component signals and reproducing a composite video signal and component signals including adding color burst to the luminance component | |
| CN100525472C (zh) | 磁带录像机信号处理电路 | |
| JP2569671B2 (ja) | デジタルビデオエンコーダ | |
| JPS6412156B2 (ja) | ||
| JPH01238395A (ja) | カラーテレビジョン信号復号化回路 | |
| JP2913634B2 (ja) | 同期調整装置 | |
| JPH10126256A (ja) | クロック発生回路 | |
| JP2711142B2 (ja) | 時間伸長回路 | |
| JPH08265798A (ja) | タイムベースコレクタ回路 | |
| JPH0213519B2 (ja) | ||
| JPH058632B2 (ja) | ||
| JPH09215005A (ja) | 標本化信号処理装置 | |
| JPS62130094A (ja) | 色信号処理装置 | |
| JPS63105595A (ja) | 再生装置 | |
| JPS61252789A (ja) | ビデオ信号処理装置 | |
| JPH0628462B2 (ja) | 同期信号発生器 | |
| JPH01114290A (ja) | 色信号処理装置 | |
| JPS63110894A (ja) | 再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040714 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040714 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060824 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090901 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |