JPH11327874A - データ送受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの送受信を行う場合ＣＰＵの負荷を軽
減する。 【解決手段】 データを送信する場合は、送信バッファ
１０Ａ，１０Ｂ、切換器制御部５、及び切換器６，７を
設け、切換器制御部５が切換器６，７に切換タイミング
信号ＳＴを出力することにより、切換器６は、ＣＰＵ１
によりセットされた送信データを、各送信バッファを交
互に切換えることによりを各個にバッファに蓄積させ、
切換器７は各送信バッファを交互に切換えてバッファの
蓄積データを読み出し送信データとして出力する。ま
た、データを受信する場合は、受信バッファ１１Ａ，１
１Ｂ及び各受信バッファの切換を行う切換器８，９を設
け、切換器制御部５が切換器８，９に切換タイミング信
号ＲＴを出力することにより、同様に受信バッファの切
換えを行い、ＣＰＵ１へ受信データとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの送受信を
行うデータ送受信装置に関する。

【０００２】

【従来の技術】シリアルデータを連続的に送受信する場
合、従来は、ソフトウェアの負担を軽減するため、ハー
ドウェアで時間管理ができるように２つの送信バッファ
と２つの受信バッファを設けている。図３は、このよう
な従来のデータ送受信装置の構成を示すブロック図であ
る。同図において、このデータ送受信装置は、ＤＭＡコ
ントローラ１Ａを内蔵したＣＰＵ１と、メモリ２と、シ
ステムバス３と、送信バッファ１０１，１０２と、受信
バッファ１１１，１１２と、切換器１２１，１２２とか
ら構成される。

【０００３】データを送信する場合、ＣＰＵ１はメモリ
２に送信すべきデータをセットすると、ＤＭＡコントロ
ーラ１Ａに、メモリ２の送信データ領域の先頭アドレ
ス、送信バッファ１０１の先頭アドレスおよび転送デー
タ量を設定して起動する。すると、ＤＭＡコントローラ
１Ａは、メモリ２の指定された先頭アドレスから順次デ
ータを読み出し、読み出したデータを順次バス３を介し
送信バッファ１０１へ転送する。ＤＭＡコントローラ１
Ａは設定されたデータ量分の転送を終了すると、ＣＰＵ
１に転送終了信号を出力する。ＣＰＵ１はこの転送終了
信号を受信すると、送信バッファ１０１からのデータが
送信データＳＤとして出力されるようにバス３を介し切
換器１２１へ切換信号Ａを出力する。この結果、送信バ
ッファ１０１に転送されたデータは図示しないクロック
信号に同期して順次切換器１２１を介し受信側へ送信デ
ータＳＤとして送信される。

【０００４】またこのとき、ＣＰＵ１はＤＭＡコントロ
ーラ１Ａに、メモリ２の次の送信データ領域の先頭アド
レス、送信バッファ１０２の先頭アドレスおよび転送デ
ータ量を設定して起動する。これによりＤＭＡコントロ
ーラ１Ａは、メモリ２の指定先頭アドレスから順次デー
タを読み出し、読み出したデータを順次バス３を介し送
信バッファ１０２へ転送する。ＤＭＡコントローラ１Ａ
がこうしたデータ転送を設定されたデータ量分実行し、
転送終了信号を出力すると、ＣＰＵ１は送信バッファ１
０１の全データが送信されたことを確認のうえ送信バッ
ファ１０２からのデータが送信データＳＤとして出力さ
れるようにバス３を介し切換器１２１へ切換信号Ａを出
力する。この結果、今度は送信バッファ１０２の転送デ
ータが同様にクロック信号に同期して順次切換器１２１
を介し受信側へ送信データＳＤとして送信される。

【０００５】一方、データを受信する場合は、まずＣＰ
Ｕ１は受信データＲＤが受信バッファ１１１に蓄積され
るようにバス３を介して切換器１２２に切換信号Ｂを出
力する。すると、受信データＲＤは切換器１２２を介し
て受信バッファ１１１に順次蓄積される。受信バッファ
１１１に受信データが蓄積されると、ＣＰＵ１はＤＭＡ
コントローラ１Ａに、メモリ２のデータ受信領域の先頭
アドレス、受信バッファ１１１の先頭アドレスおよび転
送データ量を設定しＤＭＡコントローラ１Ａを起動す
る。すると、受信バッファ１１１の蓄積データはその先
頭アドレスのデータからバス３を介して順次ＤＭＡコン
トローラ１Ａによって読み出され、メモリ２のデータ受
信領域に順次転送される。また、このときＣＰＵ１は受
信データＲＤが今度は受信バッファ１１２に蓄積される
ようにバス３を介して切換器１２２に切換信号Ｂを出力
する。この結果、続く受信データは受信バッファ１１２
に蓄積される。

【０００６】ここで、データ転送中のＤＭＡコントロー
ラ１Ａが設定されたデータ量分の転送を終了すると、Ｃ
ＰＵ１に転送終了信号を出力する。ＣＰＵ１はこの転送
終了信号を受信すると、受信バッファ１１２に受信デー
タが蓄積されていることを確認のうえ、ＤＭＡコントロ
ーラ１Ａに、メモリ２の次のデータ受信領域の先頭アド
レス、受信バッファ１１２の先頭アドレスおよび転送デ
ータ量を設定しＤＭＡコントローラ１Ａを起動する。す
ると、受信バッファ１１２の蓄積データはその先頭アド
レスのデータからバス３を介して順次ＤＭＡコントロー
ラ１Ａにより読み出され、メモリ２に順次転送される。

【０００７】

【発明が解決しようとする課題】このように従来装置で
は、データを送信する場合、２つの送信バッファのうち
どちらの送信バッファを介して送信するかのバッファ切
換制御、およびＤＭＡコントローラに対する設定，起動
をＣＰＵがプログラムを実行することにより行ってい
る。また、データを受信する場合も、同様に２つの受信
バッファのうちどちらの受信バッファを介して受信する
かのバッファ切換制御、およびＤＭＡコントローラに対
する設定，起動をＣＰＵがプログラムを実行することに
より行っている。このため、ＣＰＵの負荷が軽減できな
いという課題があった。したがって本発明は、データの
送受信を行う場合ＣＰＵの負荷を軽減することを目的と
する。

【０００８】

【課題を解決するための手段】このような課題を解決す
るために本発明は、送受信データをメモリに記憶するＣ
ＰＵを備えたデータ送受信装置において、メモリの送信
データが蓄積される第１及び第２の送信バッファと、第
１及び第２の送信バッファを交互に切り換えて送信デー
タを蓄積するとともに、第１及び第２の送信バッファを
交互に切り換えて蓄積データを読み出し送信データとし
て出力する送信バッファ切換回路と、受信データが蓄積
される第１及び第２の受信バッファと、第１及び第２の
受信バッファを交互に切り換えて受信データを蓄積する
とともに、第１及び第２の受信バッファを交互に切り換
えて蓄積データを読み出しメモリへ受信データとして出
力する受信バッファ切換回路と、送信バッファ切換回路
及び受信バッファ切換回路のバッファの切り換えタイミ
ングを示す切換タイミング信号を生成し、送信バッファ
切換回路及び受信バッファ切換回路に出力するタイミン
グ信号生成回路とを設けたものである。また、送信バッ
ファ切換回路は 第１及び第２の送信バッファに対し送
信データを交互に蓄積する第１の切換器と、第１及び第
２の送信バッファの蓄積データを交互に読み出して送信
データとして出力する第２の切換器とからなり、受信バ
ッファ切換回路は、第１及び第２の受信バッファに対し
受信データを交互に蓄積する第３の切換器と、第１及び
第２の受信バッファの蓄積データを交互に読み出し受信
データとして出力する第４の切換器とからなり、タイミ
ング信号生成回路は第１ないし第４の切換器に対し切換
タイミング信号を出力するものである。また、第１の切
換器により第１及び第２の送信バッファの何れか一方に
送信データの蓄積中は、第２の切換器は第１及び第２の
送信バッファの何れか他方の蓄積データを送信データと
して出力し、第３の切換器により第１及び第２の受信バ
ッファの何れか一方に受信データが蓄積中は、第４の切
換器は第１及び第２の受信バッファの何れか他方の蓄積
データを受信データとして出力するものである、

【０００９】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は、本発明に係るデータ送受信装置
の要部構成を示す図である。同図において、１はＣＰＵ
であり、ＣＰＵ１にはＤＭＡコントローラ１Ａが内蔵さ
れている。また、ＣＰＵ１には、システムバス３を介
し、メモリ２と、切換器制御部５と、切換器６，９が接
続されている。切換器６には、それぞれ１フレーム分の
データが蓄積可能な送信バッファ１０Ａ，１０Ｂが接続
されている。また、切換器９には、それぞれ１フレーム
分のデータが蓄積可能な受信バッファ１１Ａ，１１Ｂが
接続されている。なお、送信バッファ１０Ａ，１０Ｂは
切換器７に接続され、受信バッファ１１Ａ，１１Ｂは切
換器８に接続される。

【００１０】切換器制御部５は、送信バッファ１０Ａ，
１０Ｂおよび受信バッファ１１Ａ，１１Ｂの切換タイミ
ングＳＴ，ＲＴを生成するもので、システムバス３を介
するＤＭＡコントローラ１Ａからの後述するデータ転送
信号により上記の切換タイミングを生成し、各切換器６
〜９に各個に出力する。

【００１１】次に以上のように構成された本データ送受
信装置の動作について説明する。まず、データの送信動
作から説明する。データを送信する場合、ＣＰＵ１はメ
モリ２のデータ送信領域に送信すべきデータをセットす
る。そして、ＤＭＡコントローラ１Ａに、メモリ２の送
信データ領域の先頭アドレス、送信バッファ１０のアド
レスおよび転送データ量を設定してＤＭＡコントローラ
１Ａを起動する。

【００１２】すると、ＤＭＡコントローラ１Ａは、シス
テムバス３を介して切換器制御部５にデータ転送を開始
するためのデータ転送信号を出力するとともに、メモリ
２の指定された送信データ領域の先頭アドレスから順次
データを読み出し、読み出したデータを順次システムバ
ス３を介しアドレス指定されている送信バッファ１０側
へ転送する動作を開始する。

【００１３】この場合、切換器制御部５は、ＣＰＵ１か
ら予め与えられたデータ送信指示とデータ転送を開始す
るためのＤＭＡコントローラ１Ａからのデータ転送信号
とに基づき、データの送信と認識し切換タイミング信号
ＳＴを生成して切換器６，７に出力する。すると、切換
器６は、切換タイミング信号ＳＴに基づいて書込タイミ
ング信号ａを生成し送信バッファ１０Ａと１０Ｂに与え
ることにより、システムバス３と送信バッファ１０Ａと
の接続、またはシステムバス３と送信バッファ１０Ｂと
の接続を交互に切り換える制御を行う。また、切換器７
は切換タイミング信号ＳＴに基づいて読出タイミング信
号ｂを生成し送信バッファ１０Ａと１０Ｂに与えること
により、送信バッファ１０Ａのデータを送信するか、或
いは送信バッファ１０Ｂのデータを送信するかのバッフ
ァ切換制御を行う。

【００１４】このような切換器制御部５の切換タイミン
グ信号ＳＴ、およびこの切換タイミング信号ＳＴに同期
した各切換器６，７の書込タイミング信号ａと読出タイ
ミング信号ｂとにより、メモリ２からＤＭＡコントロー
ラ１Ａにより読み出された１番目のフレームは切換器６
を介して送信バッファ１０Ａに転送され、続いてＤＭＡ
コントローラ１Ａによりメモリ２から読み出された２番
目のフレームは切換器６を介して送信バッファ１０Ｂに
転送される。そして、この送信バッファ１０Ｂへのデー
タ転送中に送信バッファ１０Ａの転送データ（１番目の
フレームデータ）が送信データＳＤとして受信側装置へ
送信される。続いて、ＤＭＡコントローラ１Ａによりメ
モリ２から読み出された３番目のフレームは切換器６を
介し再び送信バッファ１０Ａに転送され、その転送の間
に送信バッファ１０Ｂのデータ（２番目のフレームデー
タ）が切換器７を介し送信データＳＤとして受信側装置
へ送信される。

【００１５】このように、ＤＭＡコントローラ１Ａによ
りメモリ２から読み出されたフレームデータは各送信バ
ッファ１０Ａ，１０Ｂに交互に転送されて送信される。
そして、ＤＭＡコントローラ１Ａが設定された転送デー
タ量分の転送を終了することにより、データ転送を終了
させるためのデータ転送信号を切換器制御部５に出力す
ると、切換器制御部５は送信バッファ１０Ａ，１０Ｂの
フレームデータが送信完了となった時点で切換タイミン
グ信号ＳＴの出力を停止する。

【００１６】以上説明したように、本データ送受信装置
は、送信バッファの切換タイミング信号ＳＴを出力する
切換器制御部５及びその切換タイミング信号ＳＴに基づ
いてそれぞれ書込タイミング信号ａ及び読出タイミング
信号ｂを送信バッファ１０Ａ，１０Ｂに出力する切換器
６，７を設けたことにより、データを送信する場合、Ｃ
ＰＵ１は、ＤＭＡコントローラ１Ａに、メモリ２の送信
データ領域の先頭アドレス、送信バッファ１０のアドレ
スおよび転送データ量を設定して起動するだけで良く、
従来のように送信バッファの切換制御等が不要になるこ
とから、ＣＰＵ１の負荷を軽減することができる。

【００１７】また、各送信バッファを交互に切り替えて
使用するため、ＣＰＵ側からみたアドレス空間として、
図２（ｂ）に示す従来のメモリマップ構成に対し、図２
（ａ）に示すメモリマップのように１フレーム分のデー
タの蓄積が可能な１つの送信バッファのアドレス空間だ
け確保すれば良く、空きが生じたアドレス空間を他の用
途に割り当てることが可能になる。

【００１８】次にデータの受信動作を説明する。ＣＰＵ
１がデータを受信する場合は、ＣＰＵ１はＤＭＡコント
ローラ１Ａに、メモリ２のデータ受信領域の先頭アドレ
ス、受信バッファ１１のアドレスおよび転送データ量を
設定してＤＭＡコントローラ１Ａを起動する。すると、
ＤＭＡコントローラ１Ａは、データ転送を開始するため
のデータ転送信号を、システムバス３を介して切換器制
御部５に出力するとともに、指定された受信バッファ１
１のアドレスから順次データを読み出し、読み出したデ
ータを順次システムバス３を介しメモリ２のデータ受信
領域に転送する動作を開始する。

【００１９】この場合、切換器制御部５は、ＣＰＵ１か
ら予め与えられたデータ受信指示とデータ転送を開始す
るためのＤＭＡコントローラ１Ａからのデータ転送信号
とに基づき、データの受信と認識し切換タイミング信号
ＲＴを生成して切換器８，９に出力する。すると、切換
器８は、切換タイミング信号ＲＴに基づいて書込タイミ
ング信号ｃを生成し受信バッファ１１Ａと１１Ｂに与え
ることにより、送信側からの受信データＲＤを受信バッ
ファ１１Ａに書き込むか、或いは受信バッファ１１Ｂに
書き込むかのバッファ切換制御を行う。また、切換器９
は、切換タイミング信号ＲＴに基づいて読出タイミング
信号ｄを生成し受信バッファ１１Ａと１１Ｂに与えるこ
とにより、システムバス３と受信バッファ１１Ａとの接
続、またはシステムバス３と受信バッファ１１Ｂとの接
続を交互に切り換える制御を行う。

【００２０】このような切換器制御部５の切換タイミン
グ信号ＲＴ、およびこの切換タイミング信号ＲＴに同期
した各切換器８，９の書込タイミング信号ｃと読出タイ
ミング信号ｄとにより、送信側からの受信データＲＤの
うち１番目のフレームデータは切換器８を介して受信バ
ッファ１１Ａに蓄積され、続く２番目の受信フレームデ
ータは、切換器８を介して受信バッファ１１Ｂに蓄積さ
れる。そして、受信バッファ１１Ｂにデータ蓄積中に、
受信バッファ１１Ａの蓄積データ（１番目の受信フレー
ムデータ）がＤＭＡコントローラ１Ａによりシステムバ
ス３及び切換器９を介して読み出され、メモリ２のデー
タ受信領域に順次転送される。

【００２１】続いて３番目の受信フレームデータは、切
換器８を介して受信バッファ１１Ａに蓄積され、この受
信バッファ１１Ａにデータが蓄積中に受信バッファ１１
Ｂの受信データ（２番目のフレームデータ）がＤＭＡコ
ントローラ１Ａによりシステムバス３および切換器９を
介して読み出され、メモリ２のデータ受信領域に順次転
送される。

【００２２】このように、受信データＲＤは１フレーム
づつ各受信バッファ１１Ａ，１１Ｂに交互に蓄積され、
各受信バッファ１１Ａ，１１Ｂの蓄積データはＤＭＡコ
ントローラ１Ａにより読み出されてメモリ２のデータ受
信領域に順次転送される。そして、ＤＭＡコントローラ
１Ａが設定された転送データ量分の転送を終了すること
により、データ転送を終了させるためのデータ転送信号
を切換器制御部５に出力すると、切換器制御部５は受信
バッファ１１Ａ，１１Ｂの蓄積データが転送完了となっ
た時点で切換タイミング信号ＲＴの出力を停止する。

【００２３】以上説明したように、本データ送受信装置
は、受信バッファの切換タイミング信号ＲＴを出力する
切換器制御部５及びその切換タイミング信号ＲＴに基づ
いてそれぞれ書込タイミング信号ｃ及び読出タイミング
信号ｄを受信バッファ１１Ａ，１１Ｂに出力する切換器
８，９を設けたことにより、データを受信する場合、Ｃ
ＰＵ１は、ＤＭＡコントローラ１Ａに、メモリ２のデー
タ受信領域の先頭アドレス、受信バッファ１１のアドレ
スおよび転送データ量を設定して起動するだけで良く、
従来のように受信バッファの切換制御等が不要になるこ
とから、ＣＰＵ１の負荷を軽減することができる。

【００２４】また、受信バッファとしてそれぞれ１フレ
ームのデータの蓄積可能な２つの受信バッファを備える
だけで良く、バッファ量を削減できる。さらに、各受信
バッファを交互に切り替えて使用するため、ＣＰＵ側か
らみたアドレス空間として、図２（ｂ）に示す従来のメ
モリマップ構成に対し、図２（ａ）に示すメモリマップ
のように１フレーム分のデータの蓄積が可能な１つの受
信バッファのアドレス空間だけ確保すれば良く、空きが
生じたアドレス空間を他の用途に割り当てることが可能
になる。なお、本実施の形態ではＣＰＵ１内にＤＭＡコ
ントローラ１Ａを内蔵した例について説明したが、ＤＭ
Ａコントローラ１ＡをＣＰＵ１の外部に設けるようにし
ても良い。

【００２５】

【発明の効果】以上説明したように本発明によれば、送
信データが蓄積される第１及び第２の送信バッファと、
送信バッファ切換回路と、受信データが蓄積される第１
及び第２の受信バッファと、受信バッファ切換回路と、
タイミング信号生成回路とを設け、タイミング信号生成
回路からの切換タイミング信号に基づき、送信バッファ
切換回路は、ＣＰＵがメモリにセットした送信データ
を、第１及び第２の送信バッファを交互に切り換えて蓄
積するとともに、第１及び第２の送信バッファを交互に
切り換えてその蓄積データを読み出し送信データとして
出力する一方、受信バッファ切換回路は、第１及び第２
の受信バッファを交互に切り換えて受信データを蓄積す
るとともに、第１及び第２の受信バッファを交互に切り
換えて蓄積データを読み出し受信データとしてメモリへ
出力するようにしたので、データの送受信を行う場合に
ＣＰＵの負荷を軽減することができる。

【図面の簡単な説明】

【図１】 本発明に係るデータ送受信装置の構成を示す
ブロック図である。

【図２】 上記装置のメモリマップ（図２（ａ））、及
び従来装置のメモリマップ（図２（ｂ））を示す図であ
る。

【図３】 従来のデータ送受信装置の構成を示すブロッ
ク図である。

【符号の説明】

１…ＣＰＵ、１Ａ…ＤＭＡコントローラ、２…メモリ、
３…システムバス、５…切換器制御部、６〜９…切換
器、１０Ａ，１０Ｂ…送信バッファ、１１Ａ，１１Ｂ…
受信バッファ、ＳＴ…送信切換タイミング信号、ＲＴ…
受信切換タイミング信号、ａ，ｃ…書込タイミング信
号、ｂ，ｄ…読出タイミング信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 送受信データをメモリに記憶するＣＰＵ
   を備えたデータ送受信装置において、 前記メモリ内の送信データが蓄積される第１及び第２の
   送信バッファと、 第１及び第２の送信バッファを交互に切り換えて送信デ
   ータを蓄積するとともに、第１及び第２の送信バッファ
   を交互に切り換えて蓄積データを読み出し送信データと
   して出力する送信バッファ切換回路と、 受信データが蓄積される第１及び第２の受信バッファ
   と、 第１及び第２の受信バッファを交互に切り換えて受信デ
   ータを蓄積するとともに、第１及び第２の受信バッファ
   を交互に切り換えて蓄積データを読み出し前記メモリへ
   受信データとして出力する受信バッファ切換回路と、 送信バッファ切換回路及び受信バッファ切換回路の各バ
   ッファの切り換えタイミングを示す切換タイミング信号
   を生成し、送信バッファ切換回路及び受信バッファ切換
   回路に出力するタイミング信号生成回路とを備えたこと
   を特徴とするデータ送受信装置。
2. 【請求項２】 請求項１において、 前記送信バッファ切換回路は 第１及び第２の送信バッ
   ファに対し送信データを交互に蓄積する第１の切換器
   と、第１及び第２の送信バッファの蓄積データを交互に
   読み出して送信データとして出力する第２の切換器とか
   らなり、 前記受信バッファ切換回路は、第１及び第２の受信バッ
   ファに対し受信データを交互に蓄積する第３の切換器
   と、第１及び第２の受信バッファの蓄積データを交互に
   読み出して受信データとして出力する第４の切換器とか
   らなり、 前記タイミング信号生成回路は第１ないし第４の切換器
   に対し切換タイミング信号を出力することを特徴とする
   データ送受信装置。
3. 【請求項３】 請求項２において、 前記第１の切換器により第１及び第２の送信バッファの
   何れか一方に送信データの蓄積中は、前記第２の切換器
   は第１及び第２の送信バッファの何れか他方の蓄積デー
   タを送信データとして出力し、前記第３の切換器により
   第１及び第２の受信バッファの何れか一方に受信データ
   が蓄積中は、前記第４の切換器は第１及び第２の受信バ
   ッファの何れか他方の蓄積データを受信データとして出
   力することを特徴とするデータ送受信装置。