KR20000046581A - 직렬 데이터 버스를 이용한 데이터 이중화 장치 - Google Patents

직렬 데이터 버스를 이용한 데이터 이중화 장치 Download PDF

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Abstract

본 발명은 직렬 데이터 버스를 이용한 데이터 이중화 장치에 관한 것으로, 액티브 프로세서(100)내의 CPU(110)에서 발생하는 라이트 사이클에 의하여 메모리(130)에 저장된 병렬 데이터를 직렬 데이터 변환기(150)로 전송한다. 직렬 데이터 변환기(150)는 인가된 병렬 데이터를 직렬 데이터로 변환한후, 직렬 데이터 버스(300)를 통하여 스탠바이 프로세서(200)내의 병렬 데이터 변환기(250)로 전송한다. 병렬 데이터 변환기(250)는 직렬 데이터 버스(300)를 통하여 전송된 직렬 데이터를 병렬 데이터로 변환한후, 메모리(230)로 라이트한다. 따라서, 병렬 데이터 버스(30)에서 발생하는 전자적인 간섭 현상이 없어짐에 따라 시스템 안정성이 보장되는 효과가 있다.

Description

직렬 데이터 버스를 이용한 데이터 이중화 장치
본 발명은 교환기의 데이터 이중화 장치에 관한 것으로, 특히 직렬 데이터 버스(serial data bus)를 이용하여 데이터를 이중화할 수 있도록 한 데이터 이중화 장치에 관한 것이다.
통상적으로, 교환기는 이중화 구성을 갖는 두개의 프로세서를 포함한다. 이들 각각의 프로세서는 각기 선택적으로 액티브 또는 스탠바이 상태로 구동된다. 액티브 상태의 프로세서가 동작상의 오류에 의하여 스탠바이로 절환되면, 스탠바이 상태로 대기하고 있던 프로세서가 액티브로 절환된다. 따라서, 액티브 프로세서는 액티브와 스탠바이 상태로 상호 절환되기 이전에 그동안 수행하던 데이터를 스탠바이 프로세서내의 메모리에 라이트하므로써, 프로세서 작업의 연속 수행이 가능하게 된다.
이러한 이중화 제어구조를 갖는 프로세서들은 백플레인 버스를 통해 데이터 및 어드레스를 전송하도록 구성된다. 도 1은 종래의 데이터 이중화 제어 장치에 대한 블록 구성도로서, 프로세서(10)는 액티브로 동작하고, 프로세서(20)는 스탠바이로 동작하는 상황에서 이중화 절체가 요구되면, 프로세서(10)내의 중앙 처리 장치(이하, CPU라 약칭함)(12)는 라이트 사이클을 발생하여 메모리(14)에 저장된 데이터를 리드하여 버퍼(16)에 선입선출 방식으로 임시 저장한후, 상기 저장된 데이터를 백플레인 버스(30)를 통하여 스탠바이 프로세서(20)내의 메모리(24)에 라이트하도록 제어한다.
이에 따라, 프로세서(20)는 백플레인 버스(30)를 통해 인가되는 데이터를 버퍼(26)를 통해 메모리(24)에 저장하고 프로세서(10, 20)간에 이중화 절환이 이루어져 작업의 연속성을 보장할 수 있게 된다. 그러나, 최근 프로세서의 동작 주파수 및 메모리의 동작 주파수의 향상, CPU와 메모리의 데이터 버스 및 어드레스 버스의 확장 추세로 인하여 상술한 데이터 이중화 제어 장치에 대한 기능확장이 요구되고 있다. 따라서 데이터 이중화 제어장치에 대한 기능 확장을 도모하고 있으나 백플레인 버스로 인한 규격상의 한계로 기능 확장에는 어느정도 한계가 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 데이터 이중화 절환시, 직렬 데이터 버스를 이용하여 확장된 데이터를 스탠바이 프로세서내의 메모리에 라이트할 수 있도록 한 직렬 데이터 버스를 이용한 데이터 이중화 장치를 제공함에 있다.
이러한 문제점을 달성하기 위하여 본 발명에서 직렬 데이터 버스를 이용한 데이터 이중화 장치는 액티브 상태로 운영시, 액티브 프로세서내의 중앙처리장치에 의하여 제 1 메모리에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 출력하는 직렬 데이터 변환기와; 스탠바이 상태로 운영시, 직렬 데이터 변환기에서 출력된 데이터를 병렬 데이터로 변환하여 제 2 메모리로 라이트하는 병렬 데이터 변환기를 더 포함하고 이중화된 프로세서간에는 직렬 데이터 변환기와 병렬 데이터 변환기간에 데이터 전송을 위한 이중화 구조의 직렬 버스를 포함한다.
도 1은 종래의 데이터 이중화 장치에 대한 블록 구성도,
도 2는 본 발명의 실시예에 따른 직렬 데이터 버스를 이용한 데이터 이중화 장치에 대한 블록 구성도,
도 3은 도 2에 도시된 직렬 데이터 변환기에 대한 상세 블록 구성도,
도 4는 도 2에 도시된 병렬 데이터 변환기에 대한 상세 블록 구성도.
〈도면의 주요부분에 대한 부호의 설명〉
100, 200 : 프로세서 110, 210 : CPU
130, 230 : 메모리 150, 270 : 직렬 데이터 변환기
170, 250 : 병렬 데이터 변환기 300 : 직렬 데이터 버스
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 직렬 데이터 버스를 이용한 데이터 이중화 장치에 대한 블록 구성도로서, 액티브와 스탠바이 프로세서(100, 200)를 포함한다.
프로세서(100, 200)는 이중화로 구성된 것으로, 각 보드내에 실장되어 있는 각 프로세서(100, 200)는 선택적으로 액티브 또는 스탠바이로 동작한다.
각각의 프로세서(100, 200)는 내부적으로 CPU(110, 210)와, 메모리(130, 230)와, 직렬 데이터 변환기(150, 270)와, 병렬 데이터 변환기(170, 250)를 구비한다.
각각의 CPU(110, 210)는 라이트 사이클을 발생하여 프로세서(100, 200) 구동에 따른 데이터를 메모리(130, 230)에 라이트 하도록 제어하며, 메모리(130, 230)에 저장된 데이터를 직렬 데이터 변환기(150, 270)로 전송한다.
각각의 메모리(130, 230)는 CPU(110, 210)에 의하여 전송된 데이터를 라이트하는 기능을 수행한다.
각각의 직렬 데이터 변환기(150, 270)는 도 3에 도시된 바와 같이, 제어부(153, 273)와, 병렬 레지스터(157, 277)와, 직렬 레지스터(158, 278)를 구비한다. 이때, 스탠바이측 직렬 데이터 변환기(270)의 도면부호는 액티브측에서 표기한 것과 동일한 방법으로 표기한다.
제어부(153, 273)는 내부적으로 비트 선택부(154,155 ; 274,275)를 구비한후, CPU(110, 210)로부터 전송된 앤드(END) 신호에 의하여 병렬 레지스터(157, 277)로 라이트 인에이블(write enable) 신호 및 출력 인에이블(output enable) 신호를 전송한다. 이어서, 제어부(153, 273)는 직렬 레지스터(158, 278)로 라이트 인에이블 신호를 전송하며, 오실레이터(OSC)의 직렬 클럭에 의하여 직렬 레지스터(158, 278)로 출력 인에이블 신호를 전송한다. 또한, 제어부(153, 273)는 비트 선택부(154, 274)가 뉴 비트(new bit)로 세팅되면, 라이팅 일시중시에 따른 웨이팅(waiting) 신호를 CPU(110, 210)로 전송한다.
병렬 레지스터(157, 277)는 제어부(153, 273)의 라이트 인에이블 신호에 의하여 메모리(130, 230)에서 출력된 64비트(bit)의 병렬 데이터가 라이트되며, 제어부(153, 273)의 출력 인에이블 신호에 의하여 라이트된 병렬 데이터를 직렬 레지스터(158, 278)로 출력한다.
직렬 레지스터(158, 278)는 제어부(153)의 라이트 인에이블 신호에 의하여 병렬 레지스터(157, 277)에서 출력된 64비트의 병렬 데이터가 라이트되며, 오실레이터(OSC)의 직렬 클럭에 의한 출력 인에이블 신호에 의하여 병렬 데이터를 직렬 클럭에 동기시켜 16비트의 직렬 데이터로 변환한후, 변환된 직렬 데이터를 병렬 데이터 버스(300)를 통하여 스탠바이 프로세서내의 병렬 데이터 변환기로 전송한다.
비트 선택부(154, 274)는 병렬 레지스터(157, 277)내에 병렬 데이터가 라이트될 때, 뉴 비트로 세팅된다. 반면에, 병렬 레지스터(157, 277)가 비어있을 때, 올드 비트로 세팅된다.
비트 선택부(155, 275)는 직렬 레지스터(158, 278)내에 병렬 데이터가 라이트될 때, 뉴 비트로 세팅된다. 반면에, 직렬 레지스터(158, 278)가 비어있을 때, 올드 비트로 세팅된다.
각각의 병렬 데이터 변환기(170, 250)는 도 4에 도시된 바와 같이, 제어부(173, 253)와, 직렬 레지스터(177, 257와, 병렬 레지스터(178, 258)를 구비한다.
제어부(173, 253)는 내부적으로 비트 선택부(174,175 ; 254,255)를 구비한후, 라이트 인에이블 신호 및 출력 인에이블 신호를 전송한다. 이어서, 제어부(173, 253)는 병렬 레지스터(178, 258)로 라이트 인에이블 신호를 전송하며, 오실레이터의 병렬 클럭에 의하여 병렬 레지스터(178, 258)로 출력 인에이블 신호를 전송한다. 또한, 제어부(173, 253)는 비트 선택부(175, 255)가 뉴 비트(new bit)로 세팅될 때, 스타트(start) 신호를 CPU(110, 210)로 출력한다.
직렬 레지스터(177, 257)는 제어부(173, 253)의 라이트 인에이블 신호에 의하여 직렬 데이터 버스(300)를 통하여 전송된 16비트의 직렬 데이터가 라이트되며, 제어부(173, 253)의 출력 인에이블 신호에 의하여 라이트된 직렬 데이터를 병렬 레지스터(178, 258)로 출력한다.
병렬 레지스터(178, 258)는 제어부(173, 253)의 라이트 인에이블 신호에 의하여 직렬 레지스터(158, 258)에서 출력된 16비트의 데이터가 라이트되며, 오실레이터의 병렬 클럭에 의한 출력 인에이블 신호에 의하여 직렬 데이터를 병렬 클럭에 동기시켜 64비트의 병렬 데이터로 변환한후, 변환된 병렬 데이터를 CPU(110, 210)에 의하여 프로세서측 메모리에 라이트한다.
비트 선택부(174, 254)는 직렬 레지스터(177, 257)내에 직렬 데이터가 라이트될 때, 뉴 비트로 세팅된다. 반면에, 직렬 레지스터(177, 257)가 비어있을 때, 올드 비트로 세팅된다.
비트 선택부(175, 255)는 병렬 레지스터(178, 258)내에 병렬 데이터가 라이트될 때, 뉴 비트로 세팅된다. 반면에, 병렬 레지스터(178, 258)가 비어있으면, 올드 비트로 세팅된다.
상술한 구성을 갖는 본 발명의 실시예에 따른 직렬 데이터 버스를 이용한 데이터 이중화 장치로서, 프로세서(100)는 액티브로 동작하는 프로세서이고, 프로세서(200)는 스탠바이로 대기하는 프로세서라고 가정하에 설명한다.
상술한 바와 같이, 액티브로 동작하는 프로세서(100)내의 CPU(110)는 라이트 사이클을 발생하여 프로세서(100) 구동에 따른 데이터를 메모리(130)에 라이트하도록 제어하며, 메모리(130)에 저장된 데이터를 직렬 데이터 변환기(150)로 전송하기 위하여 앤드(END) 신호를 직렬 데이터 변환기(150)내의 제어부(153)로 전송한다.
직렬 데이터 변환기(150)내의 제어부(153)는 CPU(110)로부터 전송된 앤드 신호에 의하여 라이트 인에이블 신호를 병렬 레지스터(157)로 전송함에 따라 메모리(130)에서 출력된 64비트의 병렬 데이터가 병렬 레지스터(157)로 라이트된다. 이때, 제어부(153)는 비트 선택부(154)를 뉴 비트로 세팅한다.
또한, 제어부(153)는 출력 인에이블 신호를 병렬 레지스터(157)로 전송함에 따라 병렬 데이터를 직렬 레지스터(158)로 출력한다. 이어서, 제어부(153)는 라이트 인에이블 신호를 직렬 레지스터(158)로 전송하면, 병렬 레지스터(157)에서 출력된 64비트의 병렬 데이터가 직렬 레지스터(158)로 라이트된다. 이때, 제어부(153)는 비트 선택부(154)를 올드 비트로 세팅하며, 비트 선택부(155)는 뉴 비트로 세팅한다.
그리고, 제어부(153)는 오실레이터(OSC)의 직렬 클럭에 의한 출력 인에이블 신호를 직렬 레지스터(158)로 전송하면, 출력 인에이블 신호에 의하여 저장된 병렬 데이터를 직렬 클럭에 동기시켜 직렬 데이터로 변환한후, 변환된 직렬 데이터를 병렬 데이터 버스(300)를 통하여 스탠바이 프로세서(200)의 병렬 데이터 변환기(250)로 출력한다. 이때, 제어부(153)는 비트 선택부(154)가 뉴 비트로 세팅되면, 웨이팅(WAITING) 신호를 CPU(110)로 전송하여 라이팅 상태를 일시 중지시키고, 비트 선택부(154)가 올드 비트로 세팅되면, 병렬 레지스터(157)에 라이트된다. 그리고, 비트 선택부(155)가 뉴 비트로 세팅될 경우, 병렬 레지스터(157)의 병렬 데이터를 직렬 레지스터(158)로 라이트하지 않는 반면에, 비트 선택부(155)가 올드 비트로 세팅될 경우, 병렬 레지스터(157)의 데이터를 직렬 레지스터(158)로 라이트한다.
병렬 데이터 변환기(250)는 제어부(253)의 라이트 인에이블 신호에 의하여 직렬 데이터 버스(300)를 통하여 전송된 16비트의 직렬 데이터가 라이트되며, 제어부(253)의 출력 인에이블 신호에 의하여 라이트된 직렬 데이터를 병렬 레지스터(258)로 출력한다. 이때, 제어부(253)는 비트 선택부(254)를 뉴 비트로 세팅한다.
제어부(253)의 라이트 인에이블 신호에 의하여 직렬 레지스터(158)에서 출력된 16비트의 데이터가 라이트되며, 오실레이터의 병렬 클럭에 의한 출력 인에이블 신호에 의하여 직렬 데이터를 병렬 클럭에 동기시켜 64비트의 병렬 데이터로 변환하고, 스타트(START) 신호를 CPU(210)의 제어에 의하여 메모리(230)에 라이트한후, 메모리(230)로부터 앤드(END) 신호를 수신한 제어부(253)는 데이터 전송을 완료한다.
이때, 제어부(253)에 의하여 비트 선택부(254)가 뉴 비트로 세팅되면, 직렬 데이터 변환기(150)에서 출력된 직렬 데이터를 직렬 레지스터(257)에 라이트 할 수 없다. 또한 제어부(253)에 의하여 비트 선택부(254)가 올드 비트로 세팅되면, 직렬 데이터 변환기(150)에서 출력된 직렬 데이터를 직렬 레지스터(257)에 라이트할 수 있다. 이어서, 제어부(253)에 의하여 비트 선택부(255)가 뉴 비트로 세팅되면, 직렬 레지스터(257)에서 출력된 병렬 데이터를 병렬 레지스터(258)로 라이트 할 수 없다. 또한 제어부(253)에 의하여 비트 선택부(255)가 올드 비트로 세팅되면, 직렬 레지스터(257)에서 출력된 병렬 데이터를 병렬 레지스터(258)로 라이트할 수 있다.
상기와 같이 설명한 본 발명은 이중화 제어 구조를 갖는 프로세서 보드간에 직렬 데이터 버스를 통해 데이터를 전송할 수 있도록 구현함으로써, 백플레인 뿐만아니라 케이블 접속이 가능하여 원거리 데이터 전송을 할 수 있는 등의 기능확장을 기대할 수 있으며, 병렬 데이터 버스에서 발생하는 전자적인 간섭 현상이 없어 시스템의 안정성이 보장되는 효과가 있다.

Claims (5)

  1. 두개의 프로세서가 이중화구조로 운영되고 있는 상황에서 이중화 절체가 요구되면, 상기 액티브 프로세서내의 중앙처리장치가 제 1 메모리에 저장된 데이터를 상기 스탠바이 프로세서내의 제 2 메모리로 라이트하는 데이터 이중화 장치에 있어서,
    상기 이중화된 프로세서 각각은:
    액티브 상태로 운영시, 상기 액티브 프로세서내의 중앙처리장치에 의하여 상기 제 1 메모리에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 출력하는 직렬 데이터 변환기;
    스탠바이 상태로 운영시, 상기 직렬 데이터 변환기에서 출력된 데이터를 병렬 데이터로 변환하여 상기 제 2 메모리로 라이트하는 병렬 데이터 변환기를 더 포함하고 상기 이중화된 프로세서간에는 상기 직렬 데이터 변환기와 상기 병렬 데이터 변환기간에 데이터 전송을 위한 이중화 구조의 직렬 버스를 포함하는 것을 특징으로 하는 직렬 데이터 버스를 이용한 데이터 이중화 장치.
  2. 제 1 항에 있어서,
    상기 직렬 데이터 변환기는 상기 중앙처리장치로부터 전송된 앤드 신호에 의하여 라이트 인에이블 신호 및 출력 인에이블 신호를 발생하며, 상기 중앙처리장치로 웨이팅 신호를 전송하는 제 1 제어부와; 상기 제 1 제어부의 라이트 인에이블 신호에 의하여 상기 메모리에서 출력된 병렬 데이터를 라이트하며, 상기 제 1 제어부의 출력 인에이블 신호에 의하여 라이트된 데이터를 출력하는 제 1 직렬 레지스터와; 상기 제 1 제어부의 라이트 인에이블 신호에 의하여 상기 제 1 직렬 레지스터에서 출력된 데이터를 라이트하며, 상기 제 1 제어부의 출력 인에이블 신호에 의하여 직렬 클럭에 동기된 직렬 데이터를 상기 직렬 버스로 출력하는 제 2 직렬 레지스터를 포함하는 것을 특징으로 하는 직렬 데이터 버스를 이용한 데이터 이중화 장치.
  3. 제 2 항에 있어서,
    상기 제 1 제어부는 상기 직렬 레지스터내의 각각에 새로운 데이터가 라이트되면, 뉴 비트로 세팅하고, 상기 제 1 및 제 2 레지스터가 비어 있으면 각각 올드 비트로 세팅시키는 제 1 및 제 2 비트 선택부를 포함하는 것을 특징으로 하는 직렬 데이터 버스를 이용한 데이터 이중화 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 병렬 데이터 변환기는 라이트 인에이블 신호 및 출력 인에이블 신호를 발생하며, 상기 스탠바이 프로세서내의 중앙처리장치로 스타트 신호를 출력하는 제 2 제어부와; 상기 제 2 제어부의 라이트 인에이블 신호에 의하여 상기 액티브 프로세서내의 직렬 데이터 변환기에서 출력된 직렬 데이터가 라이트되며, 제 2 제어부의 출력 인에이블 신호에 의하여 라이트된 데이터를 병렬 클럭에 동기시켜 출력하는 제 1 병렬 레지스터와; 상기 제 2 제어부의 라이트 인에이블 신호에 의하여 상기 제 1 병렬 레지스터에서 출력된 데이터를 라이트하고, 상기 제 2 제어부의 출력 인에이블 신호에 의하여 라이트된 데이터를 상기 제 2 메모리로 출력하는 제 2 병렬 레지스터를 포함하는 것을 특징으로 하는 직렬 데이터 버스를 이용한 데이터 이중화 장치.
  5. 제 4 항에 있어서,
    상기 제 2 제어부는 상기 제 1 및 제 2 병렬 레지스터내에 각각 신규 직렬 데이터가 라이트되면, 뉴 비트로 세팅하고, 상기 제 1 및 제 2 병렬 레지스터가 비어있으면, 올드 비트로 각각 세팅시키는 제 3, 제 4 비트 선택부를 포함하는 것을 특징으로 하는 직렬 데이터 버스를 이용한 데이터 이중화 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464154B1 (ko) * 2002-06-24 2005-01-03 엘지전자 주식회사 스위칭 보드와 가입자 보드 간의 이중화 구현 장치

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