JPH11327528A - 表示駆動回路 - Google Patents
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- JPH11327528A JPH11327528A JP10132121A JP13212198A JPH11327528A JP H11327528 A JPH11327528 A JP H11327528A JP 10132121 A JP10132121 A JP 10132121A JP 13212198 A JP13212198 A JP 13212198A JP H11327528 A JPH11327528 A JP H11327528A
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- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【課題】 外部装置を用いて表示メモリ手段の内容を書
き換える際、書き込み速度の高速化に対応でき、外部装
置のソフトウエア処理の負担を軽減させる。 【解決手段】 表示ＲＡＭ３８又はアクセサリＲＡＭ３
９の内容を書き換える場合、各種データＳＤＩ（命令コ
ード、アドレスデータ、表示データ）がシフトレジスタ
１１に転送されると、シフトレジスタ１１の値はラッチ
回路６２にラッチされる。シフトレジスタ１１が現在の
表示に関する各種データＳＤＩのシフト動作を終了した
時点から次の表示に関する各種データＳＤＩのシフト動
作を終了する迄の、動作許可信号ＣＥの「Ｌ」及び
「Ｈ」期間に亘って書き込み動作を実行できる為、書き
込み時間に余裕ができ、外部装置側のソフトウエア処理
の負担を軽減できる。
き換える際、書き込み速度の高速化に対応でき、外部装
置のソフトウエア処理の負担を軽減させる。 【解決手段】 表示ＲＡＭ３８又はアクセサリＲＡＭ３
９の内容を書き換える場合、各種データＳＤＩ（命令コ
ード、アドレスデータ、表示データ）がシフトレジスタ
１１に転送されると、シフトレジスタ１１の値はラッチ
回路６２にラッチされる。シフトレジスタ１１が現在の
表示に関する各種データＳＤＩのシフト動作を終了した
時点から次の表示に関する各種データＳＤＩのシフト動
作を終了する迄の、動作許可信号ＣＥの「Ｌ」及び
「Ｈ」期間に亘って書き込み動作を実行できる為、書き
込み時間に余裕ができ、外部装置側のソフトウエア処理
の負担を軽減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示駆動回路に関
する。
する。
【０００２】
【従来の技術】図８は従来の表示駆動回路を示すブロッ
ク図であり、同一チップ上に集積された形態とする。
ク図であり、同一チップ上に集積された形態とする。
【０００３】図８において、（１）はインターフェイス
回路であり、外部装置（マイクロコンピュータ等）から
動作許可信号ＣＥ、クロック信号ＣＬ、書き込みの為の
各種データＤＩが供給される。
回路であり、外部装置（マイクロコンピュータ等）から
動作許可信号ＣＥ、クロック信号ＣＬ、書き込みの為の
各種データＤＩが供給される。
【０００４】インターフェイス回路（１）の具体例を図
９に示す。図９において、（２）はアドレスレジスタで
あり、チップイネーブル信号ＣＥが「Ｌ」（ローレベ
ル）の状態で、図８回路を動作させる為の鍵となるアド
レスデータ（例えば８ビット）をクロック信号ＣＬに同
期して保持するものである。（３）はアドレスデコーダ
であり、アドレスレジスタ（２）の値が正常値であるか
否かを判定し、アドレスレジスタ（２）の値が正常値で
あった場合に「Ｈ」（ハイレベル）を出力するものであ
る。アドレスデコーダ（３）による判定動作が終了する
と、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化する。
動作許可信号ＣＥはＡＮＤゲート（４）の一方の入力端
子に供給されると共に遅延回路（５）及びインバータ
（６）を介してＡＮＤゲート（４）の他方の入力端子に
供給される。即ち、動作許可信号ＣＥが「Ｌ」から
「Ｈ」へ立ち上がると、ＡＮＤゲート（４）からは
「Ｈ」のパルス信号が出力される。一方、動作許可信号
ＣＥはＯＲゲート（７）の一方の入力端子に供給される
と共に遅延回路（５）及びインバータ（６）を介してＯ
Ｒゲート（７）の他方の入力端子に供給される。即ち、
動作許可信号ＣＥが「Ｈ」から「Ｌ」へ立ち下がると、
ＯＲゲート（７）からは「Ｌ」のパルス信号が出力され
る。（８）はＤ型フリップフロップであり、Ｄ端子がア
ドレスデコーダ（３）の出力と接続され、Ｃ端子がＡＮ
Ｄゲート（４）の出力と接続され、Ｒ端子がＯＲゲート
（７）の出力を反転させた状態で接続される。従って、
Ｄ型フリップフロップ（８）は、動作許可信号ＣＥが
「Ｌ」から「Ｈ」へ変化した時、アドレスデコーダ
（３）の「Ｈ」出力を保持する。これより、ＡＮＤゲー
ト（９）（１０）は開状態となり、ＡＮＤゲート（９）
からは後段のメモリに対する書き込み用の各種データＤ
Ｉ（以降ＳＤＩ）が出力され、ＡＮＤゲート（１０）か
らはクロック信号ＣＬ（以降ＳＣＬ）が出力される。イ
ンターフェイス回路（１）の出力はシフトレジスタ（例
えば２４ビット）と接続され、各種データＳＤＩはクロ
ック信号ＳＣＬに同期した状態でシフトレジスタに供給
される。各種データＳＤＩの全ビットがシフトレジスタ
に供給されると、動作許可信号ＣＥが「Ｈ」から「Ｌ」
へ変化し、Ｄ型フリップフロップ（８）のリセットに伴
いＡＮＤゲート（９）（１０）が閉状態となり、シフト
レジスタのシフト動作は停止する。
９に示す。図９において、（２）はアドレスレジスタで
あり、チップイネーブル信号ＣＥが「Ｌ」（ローレベ
ル）の状態で、図８回路を動作させる為の鍵となるアド
レスデータ（例えば８ビット）をクロック信号ＣＬに同
期して保持するものである。（３）はアドレスデコーダ
であり、アドレスレジスタ（２）の値が正常値であるか
否かを判定し、アドレスレジスタ（２）の値が正常値で
あった場合に「Ｈ」（ハイレベル）を出力するものであ
る。アドレスデコーダ（３）による判定動作が終了する
と、動作許可信号ＣＥが「Ｌ」から「Ｈ」へ変化する。
動作許可信号ＣＥはＡＮＤゲート（４）の一方の入力端
子に供給されると共に遅延回路（５）及びインバータ
（６）を介してＡＮＤゲート（４）の他方の入力端子に
供給される。即ち、動作許可信号ＣＥが「Ｌ」から
「Ｈ」へ立ち上がると、ＡＮＤゲート（４）からは
「Ｈ」のパルス信号が出力される。一方、動作許可信号
ＣＥはＯＲゲート（７）の一方の入力端子に供給される
と共に遅延回路（５）及びインバータ（６）を介してＯ
Ｒゲート（７）の他方の入力端子に供給される。即ち、
動作許可信号ＣＥが「Ｈ」から「Ｌ」へ立ち下がると、
ＯＲゲート（７）からは「Ｌ」のパルス信号が出力され
る。（８）はＤ型フリップフロップであり、Ｄ端子がア
ドレスデコーダ（３）の出力と接続され、Ｃ端子がＡＮ
Ｄゲート（４）の出力と接続され、Ｒ端子がＯＲゲート
（７）の出力を反転させた状態で接続される。従って、
Ｄ型フリップフロップ（８）は、動作許可信号ＣＥが
「Ｌ」から「Ｈ」へ変化した時、アドレスデコーダ
（３）の「Ｈ」出力を保持する。これより、ＡＮＤゲー
ト（９）（１０）は開状態となり、ＡＮＤゲート（９）
からは後段のメモリに対する書き込み用の各種データＤ
Ｉ（以降ＳＤＩ）が出力され、ＡＮＤゲート（１０）か
らはクロック信号ＣＬ（以降ＳＣＬ）が出力される。イ
ンターフェイス回路（１）の出力はシフトレジスタ（例
えば２４ビット）と接続され、各種データＳＤＩはクロ
ック信号ＳＣＬに同期した状態でシフトレジスタに供給
される。各種データＳＤＩの全ビットがシフトレジスタ
に供給されると、動作許可信号ＣＥが「Ｈ」から「Ｌ」
へ変化し、Ｄ型フリップフロップ（８）のリセットに伴
いＡＮＤゲート（９）（１０）が閉状態となり、シフト
レジスタのシフト動作は停止する。
【０００５】図８に戻り、（１１）は前述のシフトレジ
スタであり、動作許可信号ＣＥが「Ｈ」の期間、前記メ
モリに対する書き込み用の各種データＳＤＩ（２４ビッ
ト：Ｄ０〜Ｄ２３）をクロック信号ＳＣＬに同期してシ
リアル入力するものである。シフトレジスタ（１１）は
２４個のＤ型フリップフロップ（図示せず）をカスケー
ド接続したシリアル入力形態及びパラレル出力形態を有
するものである。尚、各種データＳＤＩは、アドレスデ
ータ、表示データ、命令コード等を含む。
スタであり、動作許可信号ＣＥが「Ｈ」の期間、前記メ
モリに対する書き込み用の各種データＳＤＩ（２４ビッ
ト：Ｄ０〜Ｄ２３）をクロック信号ＳＣＬに同期してシ
リアル入力するものである。シフトレジスタ（１１）は
２４個のＤ型フリップフロップ（図示せず）をカスケー
ド接続したシリアル入力形態及びパラレル出力形態を有
するものである。尚、各種データＳＤＩは、アドレスデ
ータ、表示データ、命令コード等を含む。
【０００６】（１２）はキャラクタジェネレータＲＯＭ
であり、表示パネル（図示せず）に表示すべきキャラク
タを表すキャラクタデータ（例えば横５Ｘ縦７ドット）
が格納されたものである。尚、キャラクタジェネレータ
ＲＯＭ（１２）はマスクＲＯＭ等の不揮発性メモリであ
り、変更の可能性が低いキャラクタデータが製造段階で
格納される。（１３）はキャラクタジェネレータＲＡＭ
であり、キャラクタジェネレータＲＯＭ（１２）と同
様、表示パネルに表示すべき他のキャラクタを表すキャ
ラクタデータが格納されるものである。尚、キャラクタ
ジェネレータＲＡＭ（１３）はＳＲＡＭ等の揮発性メモ
リであり、変更の可能性が高いキャラクタデータが外部
装置からの制御の基で必要に応じてその都度格納され
る。（１４）は表示ＲＡＭであり、キャラクタジェネレ
ータＲＯＭ（１２）及びキャラクタジェネレータＲＡＭ
（１３）をアドレス指定する為のキャラクタコードが表
示パネルの各桁に対応するアドレスに格納されるもので
ある。例えば、表示パネルが６４桁の場合、１桁目に対
応する表示ＲＡＭ（１４）のアドレスが００Ｈ（Ｈ：ヘ
キサデシマル）ならば６４桁目に対応する表示ＲＡＭ
（１４）のアドレスは＋１ずつ加算されて３ＦＨとな
る。（１５）はアクセサリＲＡＭであり、表示パネルに
表示すべきキャラクタ以外の情報を表すアクセサリデー
タが表示パネルの各桁に対応するアドレスに格納される
ものである。例えば、アクセサリ情報が１６種類の場
合、１桁目に対応するアクセサリＲＡＭ（１５）のアド
レスが０Ｈならば１６桁目に対応するアクセサリＲＡＭ
（１５）のアドレスは＋１ずつ加算されてＦＨとなる。
尚、アクセサリＲＡＭ（１５）は、キャラクタジェネレ
ータＲＡＭ（１３）と同様にＳＲＡＭ等の揮発性メモリ
であり、必要に応じてアクセサリデータを書き換え可能
である。
であり、表示パネル（図示せず）に表示すべきキャラク
タを表すキャラクタデータ（例えば横５Ｘ縦７ドット）
が格納されたものである。尚、キャラクタジェネレータ
ＲＯＭ（１２）はマスクＲＯＭ等の不揮発性メモリであ
り、変更の可能性が低いキャラクタデータが製造段階で
格納される。（１３）はキャラクタジェネレータＲＡＭ
であり、キャラクタジェネレータＲＯＭ（１２）と同
様、表示パネルに表示すべき他のキャラクタを表すキャ
ラクタデータが格納されるものである。尚、キャラクタ
ジェネレータＲＡＭ（１３）はＳＲＡＭ等の揮発性メモ
リであり、変更の可能性が高いキャラクタデータが外部
装置からの制御の基で必要に応じてその都度格納され
る。（１４）は表示ＲＡＭであり、キャラクタジェネレ
ータＲＯＭ（１２）及びキャラクタジェネレータＲＡＭ
（１３）をアドレス指定する為のキャラクタコードが表
示パネルの各桁に対応するアドレスに格納されるもので
ある。例えば、表示パネルが６４桁の場合、１桁目に対
応する表示ＲＡＭ（１４）のアドレスが００Ｈ（Ｈ：ヘ
キサデシマル）ならば６４桁目に対応する表示ＲＡＭ
（１４）のアドレスは＋１ずつ加算されて３ＦＨとな
る。（１５）はアクセサリＲＡＭであり、表示パネルに
表示すべきキャラクタ以外の情報を表すアクセサリデー
タが表示パネルの各桁に対応するアドレスに格納される
ものである。例えば、アクセサリ情報が１６種類の場
合、１桁目に対応するアクセサリＲＡＭ（１５）のアド
レスが０Ｈならば１６桁目に対応するアクセサリＲＡＭ
（１５）のアドレスは＋１ずつ加算されてＦＨとなる。
尚、アクセサリＲＡＭ（１５）は、キャラクタジェネレ
ータＲＡＭ（１３）と同様にＳＲＡＭ等の揮発性メモリ
であり、必要に応じてアクセサリデータを書き換え可能
である。
【０００７】（１６）はキャラクタコード及びアクセサ
リデータを読み出す為のアドレスカウンタであり、表示
ＲＡＭ（１４）に対し６ビットのアドレスデータＤＣＲ
ＤＡ０〜ＤＣＲＤＡ５を供給し、アクセサリＲＡＭ（１
５）に対し４ビットのアドレスデータＡＤＲＤＡ０〜Ａ
ＤＲＤＡ３を供給する。
リデータを読み出す為のアドレスカウンタであり、表示
ＲＡＭ（１４）に対し６ビットのアドレスデータＤＣＲ
ＤＡ０〜ＤＣＲＤＡ５を供給し、アクセサリＲＡＭ（１
５）に対し４ビットのアドレスデータＡＤＲＤＡ０〜Ａ
ＤＲＤＡ３を供給する。
【０００８】（１７）はインストラクションデコーダで
あり、キャラクタジェネレータＲＡＭ（１３）にキャラ
クタデータを書き込む為の命令信号ＷＣＣＫ、表示ＲＡ
Ｍ（１４）にキャラクタコードを書き込む為の命令信号
ＷＤＣＫ、アクセサリＲＡＭ（１５）にアクセサリデー
タを書き込む為の命令信号ＷＡＣＫを発生するものであ
る。
あり、キャラクタジェネレータＲＡＭ（１３）にキャラ
クタデータを書き込む為の命令信号ＷＣＣＫ、表示ＲＡ
Ｍ（１４）にキャラクタコードを書き込む為の命令信号
ＷＤＣＫ、アクセサリＲＡＭ（１５）にアクセサリデー
タを書き込む為の命令信号ＷＡＣＫを発生するものであ
る。
【０００９】インストラクションデコーダ（１７）の具
体例を図１０に示す。図１０において、（１８）はデコ
ーダであり、シフトレジスタ（１１）が保持する命令コ
ードＤ２０〜Ｄ２３の解読結果に従って命令信号ＷＣＣ
Ｋ、ＷＤＣＫ、ＷＡＣＫの基となる信号ＷＣＥＮＢ、Ｗ
ＤＥＮＢ、ＷＡＥＮＢの何れか１つを選択的に発生する
ものである。インターフェイス回路（１）内部のＤ型フ
リップフロップ（８）の出力ＤＩＥＮＢは、ＮＯＲゲー
ト（１９）の一方の入力端子に供給されると共に遅延回
路（２０）及びインバータ（２１）を介してＮＯＲゲー
ト（１９）の他方の入力端子に供給される。即ち、ＮＯ
Ｒゲート（１９）からは、シフトレジスタ（１１）が２
４ビット分のシフト動作を終了して信号ＤＩＥＮＢが
「Ｈ」から「Ｌ」へ変化した時、「Ｈ」のパルス信号が
出力される。ＮＯＲゲート（１９）の出力はＡＮＤゲー
ト（２２）（２３）（２４）の一方の入力端子に供給さ
れ、信号ＷＤＥＮＢ、ＷＡＥＮＢ、ＷＣＥＮＢはＡＮＤ
ゲート（２２）（２３）（２４）の他方の入力端子に供
給される。従って、ＡＮＤゲート（２２）（２３）（２
４）からは、ＮＯＲゲート（１９）の出力が「Ｈ」とな
る期間だけ命令信号ＷＤＣＫ、ＷＡＣＫ、ＷＣＣＫが出
力される。
体例を図１０に示す。図１０において、（１８）はデコ
ーダであり、シフトレジスタ（１１）が保持する命令コ
ードＤ２０〜Ｄ２３の解読結果に従って命令信号ＷＣＣ
Ｋ、ＷＤＣＫ、ＷＡＣＫの基となる信号ＷＣＥＮＢ、Ｗ
ＤＥＮＢ、ＷＡＥＮＢの何れか１つを選択的に発生する
ものである。インターフェイス回路（１）内部のＤ型フ
リップフロップ（８）の出力ＤＩＥＮＢは、ＮＯＲゲー
ト（１９）の一方の入力端子に供給されると共に遅延回
路（２０）及びインバータ（２１）を介してＮＯＲゲー
ト（１９）の他方の入力端子に供給される。即ち、ＮＯ
Ｒゲート（１９）からは、シフトレジスタ（１１）が２
４ビット分のシフト動作を終了して信号ＤＩＥＮＢが
「Ｈ」から「Ｌ」へ変化した時、「Ｈ」のパルス信号が
出力される。ＮＯＲゲート（１９）の出力はＡＮＤゲー
ト（２２）（２３）（２４）の一方の入力端子に供給さ
れ、信号ＷＤＥＮＢ、ＷＡＥＮＢ、ＷＣＥＮＢはＡＮＤ
ゲート（２２）（２３）（２４）の他方の入力端子に供
給される。従って、ＡＮＤゲート（２２）（２３）（２
４）からは、ＮＯＲゲート（１９）の出力が「Ｈ」とな
る期間だけ命令信号ＷＤＣＫ、ＷＡＣＫ、ＷＣＣＫが出
力される。
【００１０】表示ＲＡＭ（１４）の具体例を図１１に示
す。図１１において、（２５）は揮発性のセルアレイで
あり、読み出し許可端子ＯＥ、書き込み許可端子ＷＥ、
アドレス端子Ａ０〜Ａ５、データ入出力端子ＩＯ０〜Ｉ
Ｏ７を有する。（２６−０）〜（２６−５）は２個のＡ
ＮＤゲート及び１個のＯＲゲートから成る切換回路であ
り、各切換回路（２６−０）〜（２６−５）を構成する
図面上部のＡＮＤゲートの一方の入力端子には読み出し
用のアドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５が供給
され、他方の入力端子には切換信号ＤＣＲＷＣＴが供給
される。一方、各切換回路（２６−０）〜（２６−５）
を構成する図面下部のＡＮＤゲートの一方の入力端子に
はシフトレジスタ（１１）が保持する書き込み用のアド
レスデータＤ８〜Ｄ１３が供給され、他方の入力端子に
は切換信号ＤＣＲＷＣＴが反転して供給される。（２７
−０）〜（２７−５）はラッチ回路であり、ラッチ回路
（２７−０）〜（２７−５）のＬ端子には切換回路（２
６−０）〜（２６−５）を構成するＯＲゲートの出力が
供給され、Ｃ端子にはクロック信号ＤＣＬＣＫが供給さ
れ、Ｑ端子の出力はセルアレイ（２５）のアドレス端子
Ａ０〜Ａ５に供給される。読み出し許可信号ＤＣＯＥは
読み出し許可端子ＯＥに供給される。（２８）は書き込
み許可信号発生回路であり、インストラクションデコー
ダ（１７）から命令信号ＷＤＣＫが供給されると、所定
タイミングで書き込み許可信号ＤＣＷＥを発生し書き込
み許可端子ＷＥに供給するものである。シフトレジスタ
（１１）が保持するキャラクタコードＤ０〜Ｄ７はバッ
ファ（２９−０）〜（２９−７）を介してデータ入出力
端子ＩＯ０〜ＩＯ７に供給される。
す。図１１において、（２５）は揮発性のセルアレイで
あり、読み出し許可端子ＯＥ、書き込み許可端子ＷＥ、
アドレス端子Ａ０〜Ａ５、データ入出力端子ＩＯ０〜Ｉ
Ｏ７を有する。（２６−０）〜（２６−５）は２個のＡ
ＮＤゲート及び１個のＯＲゲートから成る切換回路であ
り、各切換回路（２６−０）〜（２６−５）を構成する
図面上部のＡＮＤゲートの一方の入力端子には読み出し
用のアドレスデータＤＣＲＤＡ０〜ＤＣＲＤＡ５が供給
され、他方の入力端子には切換信号ＤＣＲＷＣＴが供給
される。一方、各切換回路（２６−０）〜（２６−５）
を構成する図面下部のＡＮＤゲートの一方の入力端子に
はシフトレジスタ（１１）が保持する書き込み用のアド
レスデータＤ８〜Ｄ１３が供給され、他方の入力端子に
は切換信号ＤＣＲＷＣＴが反転して供給される。（２７
−０）〜（２７−５）はラッチ回路であり、ラッチ回路
（２７−０）〜（２７−５）のＬ端子には切換回路（２
６−０）〜（２６−５）を構成するＯＲゲートの出力が
供給され、Ｃ端子にはクロック信号ＤＣＬＣＫが供給さ
れ、Ｑ端子の出力はセルアレイ（２５）のアドレス端子
Ａ０〜Ａ５に供給される。読み出し許可信号ＤＣＯＥは
読み出し許可端子ＯＥに供給される。（２８）は書き込
み許可信号発生回路であり、インストラクションデコー
ダ（１７）から命令信号ＷＤＣＫが供給されると、所定
タイミングで書き込み許可信号ＤＣＷＥを発生し書き込
み許可端子ＷＥに供給するものである。シフトレジスタ
（１１）が保持するキャラクタコードＤ０〜Ｄ７はバッ
ファ（２９−０）〜（２９−７）を介してデータ入出力
端子ＩＯ０〜ＩＯ７に供給される。
【００１１】表示ＲＡＭ（１４）からキャラクタコード
を読み出す場合、切換信号ＤＣＲＷＣＴが「Ｈ」とな
り、アドレスカウンタ（１６）から出力されたアドレス
データＤＣＲＤＡ０〜ＤＣＲＤＡ５が切換回路（２６−
０）〜（２６−５）を介して選択出力される。その後、
クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデー
タＤＣＲＤＡ０〜ＤＣＲＤＡ５がラッチ回路（２７−
０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ
（１４）の全アドレスのうちアドレスデータＤＣＲＤＡ
０〜ＤＣＲＤＡ５に該当するアドレスが指定される。そ
の後、読み出し許可信号ＤＣＯＥが「Ｈ」となり、表示
ＲＡＭ（１４）の指定アドレスからキャラクタコードＤ
ＣＤＴ０〜ＤＣＤＴ７が読み出される。尚、この時、信
号ＤＣＷＲＤＴが「Ｌ」でバッファ（２９−０）〜（２
９−７）がハイインピーダンス状態となっている為、読
み出し時のキャラクタコードＤＣＤＴ０〜ＤＣＤＴ７は
書き込み時のキャラクタコードＤ０〜Ｄ７と干渉するこ
とはない。
を読み出す場合、切換信号ＤＣＲＷＣＴが「Ｈ」とな
り、アドレスカウンタ（１６）から出力されたアドレス
データＤＣＲＤＡ０〜ＤＣＲＤＡ５が切換回路（２６−
０）〜（２６−５）を介して選択出力される。その後、
クロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデー
タＤＣＲＤＡ０〜ＤＣＲＤＡ５がラッチ回路（２７−
０）〜（２７−５）にラッチされる。即ち、表示ＲＡＭ
（１４）の全アドレスのうちアドレスデータＤＣＲＤＡ
０〜ＤＣＲＤＡ５に該当するアドレスが指定される。そ
の後、読み出し許可信号ＤＣＯＥが「Ｈ」となり、表示
ＲＡＭ（１４）の指定アドレスからキャラクタコードＤ
ＣＤＴ０〜ＤＣＤＴ７が読み出される。尚、この時、信
号ＤＣＷＲＤＴが「Ｌ」でバッファ（２９−０）〜（２
９−７）がハイインピーダンス状態となっている為、読
み出し時のキャラクタコードＤＣＤＴ０〜ＤＣＤＴ７は
書き込み時のキャラクタコードＤ０〜Ｄ７と干渉するこ
とはない。
【００１２】表示ＲＡＭ（１４）にキャラクタコードを
書き込む場合、切換信号ＤＣＲＷＣＴが「Ｌ」となり、
シフトレジスタ（１１）が保持するアドレスデータＤ８
〜Ｄ１３が切換回路（２６−０）〜（２６−５）を介し
て出力される。その後、クロック信号ＤＣＬＣＫが
「Ｈ」となり、アドレスデータＤ８〜Ｄ１３がラッチ回
路（２７−０）〜（２７−５）にラッチされる。即ち、
表示ＲＡＭ（１４）の全アドレスのうちアドレスデータ
Ｄ８〜Ｄ１３に該当するアドレスが指定される。その
後、書き込み許可信号ＤＣＷＥが「Ｈ」となり、表示Ｒ
ＡＭ（１４）の指定アドレスにキャラクタコードＤ０〜
Ｄ７が書き込まれる。
書き込む場合、切換信号ＤＣＲＷＣＴが「Ｌ」となり、
シフトレジスタ（１１）が保持するアドレスデータＤ８
〜Ｄ１３が切換回路（２６−０）〜（２６−５）を介し
て出力される。その後、クロック信号ＤＣＬＣＫが
「Ｈ」となり、アドレスデータＤ８〜Ｄ１３がラッチ回
路（２７−０）〜（２７−５）にラッチされる。即ち、
表示ＲＡＭ（１４）の全アドレスのうちアドレスデータ
Ｄ８〜Ｄ１３に該当するアドレスが指定される。その
後、書き込み許可信号ＤＣＷＥが「Ｈ」となり、表示Ｒ
ＡＭ（１４）の指定アドレスにキャラクタコードＤ０〜
Ｄ７が書き込まれる。
【００１３】アクセサリＲＡＭ（１５）の具体例を図１
２に示す。図１２において、（３０）は揮発性のセルア
レイであり、読み出し許可端子ＯＥ、書き込み許可端子
ＷＥ、アドレス端子Ａ０〜Ａ３、データ入出力端子ＩＯ
０〜ＩＯ４を有する。（３１−０）〜（３１−３）は２
個のＡＮＤゲート及び１個のＯＲゲートから成る切換回
路であり、各切換回路（３１−０）〜（３１−３）を構
成する図面上部のＡＮＤゲートの一方の入力端子には読
み出し用のアドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３
が供給され、他方の入力端子には切換信号ＡＤＲＷＣＴ
が供給される。一方、各切換回路（３１−０）〜（３１
−３）を構成する図面下部のＡＮＤゲートの一方の入力
端子にはシフトレジスタ（１１）が保持する書き込み用
のアドレスデータＤ８〜Ｄ１１が供給され、他方の入力
端子には切換信号ＡＤＲＷＣＴが反転して供給される。
（３２−０）〜（３２−３）はラッチ回路であり、ラッ
チ回路（３２−０）〜（３２−３）のＬ端子には切換回
路（３１−０）〜（３１−３）を構成するＯＲゲートの
出力が供給され、Ｃ端子にはクロック信号ＡＤＬＣＫが
供給され、Ｑ端子の出力はセルアレイ（３０）のアドレ
ス端子Ａ０〜Ａ３に供給される。読み出し許可信号ＡＤ
ＯＥは読み出し許可端子ＯＥに供給される。（３３）は
書き込み許可信号発生回路であり、インストラクション
デコーダ（１７）から命令信号ＷＡＣＫが供給される
と、所定タイミングで書き込み許可信号ＡＤＷＥを発生
し書き込み許可端子ＷＥに供給するものである。シフト
レジスタ（１１）が保持するアクセサリデータＤ０〜Ｄ
４はバッファ（３３−０）〜（３３−４）を介してデー
タ入出力端子ＩＯ０〜ＩＯ４に供給される。
２に示す。図１２において、（３０）は揮発性のセルア
レイであり、読み出し許可端子ＯＥ、書き込み許可端子
ＷＥ、アドレス端子Ａ０〜Ａ３、データ入出力端子ＩＯ
０〜ＩＯ４を有する。（３１−０）〜（３１−３）は２
個のＡＮＤゲート及び１個のＯＲゲートから成る切換回
路であり、各切換回路（３１−０）〜（３１−３）を構
成する図面上部のＡＮＤゲートの一方の入力端子には読
み出し用のアドレスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３
が供給され、他方の入力端子には切換信号ＡＤＲＷＣＴ
が供給される。一方、各切換回路（３１−０）〜（３１
−３）を構成する図面下部のＡＮＤゲートの一方の入力
端子にはシフトレジスタ（１１）が保持する書き込み用
のアドレスデータＤ８〜Ｄ１１が供給され、他方の入力
端子には切換信号ＡＤＲＷＣＴが反転して供給される。
（３２−０）〜（３２−３）はラッチ回路であり、ラッ
チ回路（３２−０）〜（３２−３）のＬ端子には切換回
路（３１−０）〜（３１−３）を構成するＯＲゲートの
出力が供給され、Ｃ端子にはクロック信号ＡＤＬＣＫが
供給され、Ｑ端子の出力はセルアレイ（３０）のアドレ
ス端子Ａ０〜Ａ３に供給される。読み出し許可信号ＡＤ
ＯＥは読み出し許可端子ＯＥに供給される。（３３）は
書き込み許可信号発生回路であり、インストラクション
デコーダ（１７）から命令信号ＷＡＣＫが供給される
と、所定タイミングで書き込み許可信号ＡＤＷＥを発生
し書き込み許可端子ＷＥに供給するものである。シフト
レジスタ（１１）が保持するアクセサリデータＤ０〜Ｄ
４はバッファ（３３−０）〜（３３−４）を介してデー
タ入出力端子ＩＯ０〜ＩＯ４に供給される。
【００１４】アクセサリＲＡＭ（１５）からアクセサリ
データを読み出す場合、切換信号ＡＤＲＷＣＴが「Ｈ」
となり、アドレスカウンタ（１６）から出力されたアド
レスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３が切換回路（３
１−０）〜（３１−３）を介して選択出力される。その
後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレス
データＡＤＲＤＡ０〜ＡＤＲＤＡ３がラッチ回路（３２
−０）〜（３２−３）にラッチされる。即ち、アクセサ
リＲＡＭ（１５）の全アドレスのうちアドレスデータＡ
ＤＲＤＡ０〜ＡＤＲＤＡ３に該当するアドレスが指定さ
れる。その後、読み出し許可信号ＡＤＯＥが「Ｈ」とな
り、アクセサリＲＡＭ（１５）の指定アドレスからアク
セサリデータＡＤＤＴ０〜ＡＤＤＴ４が読み出される。
尚、この時、信号ＡＤＷＲＤＴが「Ｌ」でバッファ（３
３−０）〜（３３−４）がハイインピーダンス状態とな
っている為、読み出し時のアクセサリデータＡＤＤＴ０
〜ＡＤＤＴ４は書き込み時のアクセサリデータＤ０〜Ｄ
４と干渉することはない。
データを読み出す場合、切換信号ＡＤＲＷＣＴが「Ｈ」
となり、アドレスカウンタ（１６）から出力されたアド
レスデータＡＤＲＤＡ０〜ＡＤＲＤＡ３が切換回路（３
１−０）〜（３１−３）を介して選択出力される。その
後、クロック信号ＡＤＬＣＫが「Ｈ」となり、アドレス
データＡＤＲＤＡ０〜ＡＤＲＤＡ３がラッチ回路（３２
−０）〜（３２−３）にラッチされる。即ち、アクセサ
リＲＡＭ（１５）の全アドレスのうちアドレスデータＡ
ＤＲＤＡ０〜ＡＤＲＤＡ３に該当するアドレスが指定さ
れる。その後、読み出し許可信号ＡＤＯＥが「Ｈ」とな
り、アクセサリＲＡＭ（１５）の指定アドレスからアク
セサリデータＡＤＤＴ０〜ＡＤＤＴ４が読み出される。
尚、この時、信号ＡＤＷＲＤＴが「Ｌ」でバッファ（３
３−０）〜（３３−４）がハイインピーダンス状態とな
っている為、読み出し時のアクセサリデータＡＤＤＴ０
〜ＡＤＤＴ４は書き込み時のアクセサリデータＤ０〜Ｄ
４と干渉することはない。
【００１５】アクセサリＲＡＭ（１５）にアクセサリデ
ータを書き込む場合、切換信号ＡＤＲＷＣＴが「Ｌ」と
なり、シフトレジスタ（１１）が保持するアドレスデー
タＤ８〜Ｄ１１が切換回路（３１−０）〜（３１−３）
を介して出力される。その後、クロック信号ＡＤＬＣＫ
が「Ｈ」となり、アドレスデータＤ８〜Ｄ１１がラッチ
回路（３２−０）〜（３２−３）にラッチされる。即
ち、アクセサリＲＡＭ（１５）の全アドレスのうちアド
レスデータＤ８〜Ｄ１１に該当するアドレスが指定され
る。その後、書き込み許可信号ＡＤＷＥが「Ｈ」とな
り、アクセサリＲＡＭ（１５）の指定アドレスにアクセ
サリデータＤ０〜Ｄ４が書き込まれる。
ータを書き込む場合、切換信号ＡＤＲＷＣＴが「Ｌ」と
なり、シフトレジスタ（１１）が保持するアドレスデー
タＤ８〜Ｄ１１が切換回路（３１−０）〜（３１−３）
を介して出力される。その後、クロック信号ＡＤＬＣＫ
が「Ｈ」となり、アドレスデータＤ８〜Ｄ１１がラッチ
回路（３２−０）〜（３２−３）にラッチされる。即
ち、アクセサリＲＡＭ（１５）の全アドレスのうちアド
レスデータＤ８〜Ｄ１１に該当するアドレスが指定され
る。その後、書き込み許可信号ＡＤＷＥが「Ｈ」とな
り、アクセサリＲＡＭ（１５）の指定アドレスにアクセ
サリデータＤ０〜Ｄ４が書き込まれる。
【００１６】尚、表示ＲＡＭ（１４）、アクセサリＲＡ
Ｍ（１５）に各々キャラクタコード、アクセサリデータ
を書き込む場合、シフトレジスタ（１１）の全２４ビッ
トデータを変更してから行う。
Ｍ（１５）に各々キャラクタコード、アクセサリデータ
を書き込む場合、シフトレジスタ（１１）の全２４ビッ
トデータを変更してから行う。
【００１７】図８に戻り、表示パネルは、例えば６０本
のセグメント電極及び８本のコモン電極をマトリクス配
置したものである。即ち、キャラクタフォントが横５Ｘ
縦７ドットの場合、表示パネルは１２キャラクタを表示
可能となる。尚、１本のコモン電極はアクセサリ情報の
表示の為に使用される。（３４）はラッチ回路であり、
表示パネルの横１行に表示すべき情報を、キャラクタジ
ェネレータＲＯＭ（１２）、キャラクタジェネレータＲ
ＡＭ（１３）、アクセサリＲＡＭ（１５）から取り込み
ラッチするものである。（３５）はセグメント駆動回路
であり、出力端子ＳＥＧ１〜ＳＥＧ６０が表示パネルの
６０本のセグメント電極と接続され、ラッチ回路（３
４）の値に応じて、セグメント電極に対し点灯又は消灯
の為の駆動信号を出力するものである。（３６）はコモ
ン駆動回路であり、出力端子ＣＯＭ１〜ＣＯＭ８が表示
パネルの８本のコモン電極と接続され、セグメント電極
を活性化する為の駆動信号を予め定められた周波数で順
次出力するものである。（３７）はタイミング信号発生
回路であり、各ブロックを同期させ、表示パネルにキャ
ラクタ情報及びアクセサリ情報を確実に表示させるもの
である。
のセグメント電極及び８本のコモン電極をマトリクス配
置したものである。即ち、キャラクタフォントが横５Ｘ
縦７ドットの場合、表示パネルは１２キャラクタを表示
可能となる。尚、１本のコモン電極はアクセサリ情報の
表示の為に使用される。（３４）はラッチ回路であり、
表示パネルの横１行に表示すべき情報を、キャラクタジ
ェネレータＲＯＭ（１２）、キャラクタジェネレータＲ
ＡＭ（１３）、アクセサリＲＡＭ（１５）から取り込み
ラッチするものである。（３５）はセグメント駆動回路
であり、出力端子ＳＥＧ１〜ＳＥＧ６０が表示パネルの
６０本のセグメント電極と接続され、ラッチ回路（３
４）の値に応じて、セグメント電極に対し点灯又は消灯
の為の駆動信号を出力するものである。（３６）はコモ
ン駆動回路であり、出力端子ＣＯＭ１〜ＣＯＭ８が表示
パネルの８本のコモン電極と接続され、セグメント電極
を活性化する為の駆動信号を予め定められた周波数で順
次出力するものである。（３７）はタイミング信号発生
回路であり、各ブロックを同期させ、表示パネルにキャ
ラクタ情報及びアクセサリ情報を確実に表示させるもの
である。
【００１８】さて、セグメント駆動信号ＳＥＧ１〜ＳＥ
Ｇ６０及びコモン駆動信号ＣＯＭ１〜ＣＯＭ８の発生に
伴い、表示パネルの横６０Ｘ縦８ドット領域にキャラク
タ情報及びアクセサリ情報を１度表示した後、表示内容
を変更する場合、表示ＲＡＭ（１４）及びアクセサリＲ
ＡＭ（１５）の内容を変更しなければならない。即ち、
シフトレジスタ（１１）の内容を変更しなければならな
い。そこで、表示パネルの表示内容を各桁に亘って変更
する際、表示ＲＡＭ（１４）又はアクセサリＲＡＭ（１
５）の書き込み開始アドレスにキャラクタコード又はア
クセサリデータを書き込んだ後も、書き込み開始アドレ
スから順次＋１ずつ加算したアドレスデータをキャラク
タコード又はアクセサリデータに付加してシフトレジス
タ（１１）に転送する必要がある。
Ｇ６０及びコモン駆動信号ＣＯＭ１〜ＣＯＭ８の発生に
伴い、表示パネルの横６０Ｘ縦８ドット領域にキャラク
タ情報及びアクセサリ情報を１度表示した後、表示内容
を変更する場合、表示ＲＡＭ（１４）及びアクセサリＲ
ＡＭ（１５）の内容を変更しなければならない。即ち、
シフトレジスタ（１１）の内容を変更しなければならな
い。そこで、表示パネルの表示内容を各桁に亘って変更
する際、表示ＲＡＭ（１４）又はアクセサリＲＡＭ（１
５）の書き込み開始アドレスにキャラクタコード又はア
クセサリデータを書き込んだ後も、書き込み開始アドレ
スから順次＋１ずつ加算したアドレスデータをキャラク
タコード又はアクセサリデータに付加してシフトレジス
タ（１１）に転送する必要がある。
【００１９】
【発明が解決しようとする課題】しかし、従来回路は、
シフトレジスタ（１１）がシフト動作を終了した時点か
ら表示ＲＡＭ（１４）及びアクセサリＲＡＭ（１５）に
対し書き込み動作を開始する構成となっている。即ち、
動作許可信号ＣＥが「Ｈ」の時はシフトレジスタ（１
１）のシフト動作、動作許可信号ＣＥが「Ｌ」の時は表
示ＲＡＭ（１４）、アクセサリＲＡＭ（１５）の書き込
み動作を実行する様になっている。従って、表示ＲＡＭ
（１４）及びアクセサリＲＡＭ（１５）の書き込み時間
は限られてしまい、書き込み効率が悪い問題があった。
特に、表示情報が著しく変化すると、書き込み処理が追
いつかなくなる問題があった。
シフトレジスタ（１１）がシフト動作を終了した時点か
ら表示ＲＡＭ（１４）及びアクセサリＲＡＭ（１５）に
対し書き込み動作を開始する構成となっている。即ち、
動作許可信号ＣＥが「Ｈ」の時はシフトレジスタ（１
１）のシフト動作、動作許可信号ＣＥが「Ｌ」の時は表
示ＲＡＭ（１４）、アクセサリＲＡＭ（１５）の書き込
み動作を実行する様になっている。従って、表示ＲＡＭ
（１４）及びアクセサリＲＡＭ（１５）の書き込み時間
は限られてしまい、書き込み効率が悪い問題があった。
特に、表示情報が著しく変化すると、書き込み処理が追
いつかなくなる問題があった。
【００２０】そこで、本発明は、表示情報の著しい変化
に追随できる表示駆動回路を提供することを目的とす
る。
に追随できる表示駆動回路を提供することを目的とす
る。
【００２１】
【課題を解決するための手段】本発明は前記問題点を解
決する為に成されたものであり、表示パネルに所定キャ
ラクタを表示させる為の回路であって、キャラクタを表
す表示データが格納される表示メモリ手段と、前記表示
メモリ手段から読み出された表示データに基づいて前記
表示パネルに前記表示データと対応するキャラクタを表
示させるパネル駆動手段と、動作許可信号が一方の論理
レベルの期間、前記表示メモリ手段の書き込み用のアド
レスデータ及び表示データがシリアル入力されるシフト
レジスタ手段と、を有する表示駆動回路において、前記
シフトレジスタ手段の出力と前記表示メモリ手段の入力
との間に介在し、前記動作許可信号の他方の論理レベル
への変化タイミングに同期して前記シフトレジスタ手段
の値をラッチするラッチ手段を備え、前記シフトレジス
タ手段が次の表示の為のシフト動作を実行している期間
に前記表示メモリ手段に対し前の表示データの書き込み
動作を並行処理できる様にしたことを特徴とする。
決する為に成されたものであり、表示パネルに所定キャ
ラクタを表示させる為の回路であって、キャラクタを表
す表示データが格納される表示メモリ手段と、前記表示
メモリ手段から読み出された表示データに基づいて前記
表示パネルに前記表示データと対応するキャラクタを表
示させるパネル駆動手段と、動作許可信号が一方の論理
レベルの期間、前記表示メモリ手段の書き込み用のアド
レスデータ及び表示データがシリアル入力されるシフト
レジスタ手段と、を有する表示駆動回路において、前記
シフトレジスタ手段の出力と前記表示メモリ手段の入力
との間に介在し、前記動作許可信号の他方の論理レベル
への変化タイミングに同期して前記シフトレジスタ手段
の値をラッチするラッチ手段を備え、前記シフトレジス
タ手段が次の表示の為のシフト動作を実行している期間
に前記表示メモリ手段に対し前の表示データの書き込み
動作を並行処理できる様にしたことを特徴とする。
【００２２】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００２３】図１は本発明の表示駆動回路を示すブロッ
ク図である。尚、図１において図８と同一ブロックにつ
いては同一番号を記すと共にその説明を省略する。
ク図である。尚、図１において図８と同一ブロックにつ
いては同一番号を記すと共にその説明を省略する。
【００２４】図１において、（３８）は表示ＲＡＭであ
り、キャラクタジェネレータＲＯＭ（１２）及びキャラ
クタジェネレータＲＡＭ（１３）をアドレス指定する為
のキャラクタコードが表示パネルの各桁に対応するアド
レスに格納されるものである。例えば、表示パネルが６
４桁の場合、１桁目に対応する表示ＲＡＭ（３８）のア
ドレスが００Ｈ（Ｈ：ヘキサデシマル）ならば６４桁目
に対応する表示ＲＡＭ（１４）のアドレスは＋１ずつ加
算されて３ＦＨとなる。（３９）はアクセサリＲＡＭで
あり、表示パネルに表示すべきキャラクタ以外の情報を
表すアクセサリデータが表示パネルの各桁に対応するア
ドレスに格納されるものである。例えば、アクセサリ情
報が１６種類の場合、１桁目に対応するアクセサリＲＡ
Ｍ（３９）のアドレスが０Ｈならば１６桁目に対応する
アクセサリＲＡＭ（３９）のアドレスは＋１ずつ加算さ
れてＦＨとなる。尚、アクセサリＲＡＭ（３９）は、キ
ャラクタジェネレータＲＡＭ（１３）と同様にＳＲＡＭ
等の揮発性メモリであり、必要に応じてアクセサリデー
タを書き換え可能である。
り、キャラクタジェネレータＲＯＭ（１２）及びキャラ
クタジェネレータＲＡＭ（１３）をアドレス指定する為
のキャラクタコードが表示パネルの各桁に対応するアド
レスに格納されるものである。例えば、表示パネルが６
４桁の場合、１桁目に対応する表示ＲＡＭ（３８）のア
ドレスが００Ｈ（Ｈ：ヘキサデシマル）ならば６４桁目
に対応する表示ＲＡＭ（１４）のアドレスは＋１ずつ加
算されて３ＦＨとなる。（３９）はアクセサリＲＡＭで
あり、表示パネルに表示すべきキャラクタ以外の情報を
表すアクセサリデータが表示パネルの各桁に対応するア
ドレスに格納されるものである。例えば、アクセサリ情
報が１６種類の場合、１桁目に対応するアクセサリＲＡ
Ｍ（３９）のアドレスが０Ｈならば１６桁目に対応する
アクセサリＲＡＭ（３９）のアドレスは＋１ずつ加算さ
れてＦＨとなる。尚、アクセサリＲＡＭ（３９）は、キ
ャラクタジェネレータＲＡＭ（１３）と同様にＳＲＡＭ
等の揮発性メモリであり、必要に応じてアクセサリデー
タを書き換え可能である。
【００２５】（６２）は２４ビットのラッチ回路であ
り、後述の信号ＬＣＫの立ち上がりに同期してシフトレ
ジスタ（１１）の値をラッチするものである。
り、後述の信号ＬＣＫの立ち上がりに同期してシフトレ
ジスタ（１１）の値をラッチするものである。
【００２６】（４０）はインストラクションデコーダで
あり、シフトレジスタ（１１）が保持する命令コードＤ
２０〜Ｄ２３の解読結果に従って、キャラクタジェネレ
ータＲＡＭ（１３）、表示ＲＡＭ（３８）、アクセサリ
ＲＡＭ（３９）の内容を書き換える為の命令信号を発生
するものである。インストラクションデコーダ（４０）
の具体例を図２に示す。図２において図１０と同一構成
には同一番号を記すと共にその説明を省略する。図２に
おいて、（４１）はカウンタであり、インターフェイス
回路（１）内部のＡＮＤゲート（１０）から出力される
クロック信号ＳＣＬを計数するものである。換言すれ
ば、カウンタ（４１）は、シフトレジスタ（１１）にシ
リアル転送される各種データＳＤＩのビット数を計数す
るものである。カウンタ（４１）は、クロック信号ＳＣ
Ｌを２４回計数した時に信号ＳＣＬ２４Ｂを出力し、ク
ロック信号ＳＣＬを１６回計数した時に信号ＳＣＬ１６
Ｂを出力し、クロック信号ＳＣＬを８回計数した時に信
号ＳＣＬ０８Ｂを出力する。尚、カウンタ（４１）は信
号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの何れか
１つを発生するものであり、新たな信号が発生すると、
現在の信号は消滅する。Ｄ１６はシフトレジスタ（１
１）にシリアル転送される各種データＳＤＩの中の１ビ
ットであり、シフトレジスタ（１１）に対し表示ＲＡＭ
（３８）又はアクセサリＲＡＭ（３９）の為のアドレス
データを供給する場合に「Ｌ」、シフトレジスタ（１
１）に対し表示ＲＡＭ（３８）又はアクセサリＲＡＭ
（３９）の為のアドレスデータを供給しない場合に
「Ｈ」となる制御ビットである。
あり、シフトレジスタ（１１）が保持する命令コードＤ
２０〜Ｄ２３の解読結果に従って、キャラクタジェネレ
ータＲＡＭ（１３）、表示ＲＡＭ（３８）、アクセサリ
ＲＡＭ（３９）の内容を書き換える為の命令信号を発生
するものである。インストラクションデコーダ（４０）
の具体例を図２に示す。図２において図１０と同一構成
には同一番号を記すと共にその説明を省略する。図２に
おいて、（４１）はカウンタであり、インターフェイス
回路（１）内部のＡＮＤゲート（１０）から出力される
クロック信号ＳＣＬを計数するものである。換言すれ
ば、カウンタ（４１）は、シフトレジスタ（１１）にシ
リアル転送される各種データＳＤＩのビット数を計数す
るものである。カウンタ（４１）は、クロック信号ＳＣ
Ｌを２４回計数した時に信号ＳＣＬ２４Ｂを出力し、ク
ロック信号ＳＣＬを１６回計数した時に信号ＳＣＬ１６
Ｂを出力し、クロック信号ＳＣＬを８回計数した時に信
号ＳＣＬ０８Ｂを出力する。尚、カウンタ（４１）は信
号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの何れか
１つを発生するものであり、新たな信号が発生すると、
現在の信号は消滅する。Ｄ１６はシフトレジスタ（１
１）にシリアル転送される各種データＳＤＩの中の１ビ
ットであり、シフトレジスタ（１１）に対し表示ＲＡＭ
（３８）又はアクセサリＲＡＭ（３９）の為のアドレス
データを供給する場合に「Ｌ」、シフトレジスタ（１
１）に対し表示ＲＡＭ（３８）又はアクセサリＲＡＭ
（３９）の為のアドレスデータを供給しない場合に
「Ｈ」となる制御ビットである。
【００２７】信号ＤＩＥＮＢの立ち下がりに伴い命令信
号ＷＤＣＫが発生し更に信号ＳＣＬ２４Ｂが発生する
と、ＡＮＤゲート（４２）からは表示ＲＡＭ（３８）の
アドレスデータをキャラクタコードに付加した状態でシ
フトレジスタ（１１）に供給する為の命令信号ＷＤＮＲ
ＣＫが出力される。
号ＷＤＣＫが発生し更に信号ＳＣＬ２４Ｂが発生する
と、ＡＮＤゲート（４２）からは表示ＲＡＭ（３８）の
アドレスデータをキャラクタコードに付加した状態でシ
フトレジスタ（１１）に供給する為の命令信号ＷＤＮＲ
ＣＫが出力される。
【００２８】信号ＳＣＬ２４Ｂ及び信号ＳＣＬ１６Ｂは
ＯＲゲート（４３）を介してＡＮＤゲート（４４）の一
方の入力端子に供給され、命令信号ＷＤＣＫはＡＮＤゲ
ート（４４）の他方の入力端子に供給される。Ｄ型フリ
ップフロップ（４５）はＡＮＤゲート（４４）の出力に
同期して制御ビットＤ１６を保持するものである。Ｄ型
フリップフロップ（４６）は信号ＤＩＥＮＢの立ち上が
り時におけるＡＮＤゲート（４７）の出力信号ＩＭＣＫ
に同期してＤ型フリップフロップ（４５）の出力を保持
するものである。即ち、Ｄ型フリップフロップ（４６）
の出力は、信号ＳＣＬ２４Ｂ又は信号ＳＣＬ１６Ｂの発
生期間内で信号ＩＭＣＫが発生した時に「Ｈ」又は
「Ｌ」となる。Ｄ型フリップフロップ（４６）の出力が
「Ｈ」の状態で命令信号ＷＤＣＫが発生し更に信号ＳＣ
Ｌ１６Ｂが発生すると、ＡＮＤゲート（４７）からは表
示ＲＡＭ（３８）のアドレスを＋１インクリメントする
為の命令信号ＷＤＩＭＣＫが出力される。また、Ｄ型フ
リップフロップ（４６）の出力が「Ｈ」の状態でＮＯＲ
ゲート（１９）の出力信号ＬＣＫが発生し更に信号ＳＣ
Ｌ０８Ｂが発生すると、ＡＮＤゲート（４８）からも命
令信号ＷＤＩＭＣＫが出力される。ＡＮＤゲート（４
７）（４８）から出力される命令信号ＷＤＩＭＣＫはＯ
Ｒゲート（４９）を介して出力される。
ＯＲゲート（４３）を介してＡＮＤゲート（４４）の一
方の入力端子に供給され、命令信号ＷＤＣＫはＡＮＤゲ
ート（４４）の他方の入力端子に供給される。Ｄ型フリ
ップフロップ（４５）はＡＮＤゲート（４４）の出力に
同期して制御ビットＤ１６を保持するものである。Ｄ型
フリップフロップ（４６）は信号ＤＩＥＮＢの立ち上が
り時におけるＡＮＤゲート（４７）の出力信号ＩＭＣＫ
に同期してＤ型フリップフロップ（４５）の出力を保持
するものである。即ち、Ｄ型フリップフロップ（４６）
の出力は、信号ＳＣＬ２４Ｂ又は信号ＳＣＬ１６Ｂの発
生期間内で信号ＩＭＣＫが発生した時に「Ｈ」又は
「Ｌ」となる。Ｄ型フリップフロップ（４６）の出力が
「Ｈ」の状態で命令信号ＷＤＣＫが発生し更に信号ＳＣ
Ｌ１６Ｂが発生すると、ＡＮＤゲート（４７）からは表
示ＲＡＭ（３８）のアドレスを＋１インクリメントする
為の命令信号ＷＤＩＭＣＫが出力される。また、Ｄ型フ
リップフロップ（４６）の出力が「Ｈ」の状態でＮＯＲ
ゲート（１９）の出力信号ＬＣＫが発生し更に信号ＳＣ
Ｌ０８Ｂが発生すると、ＡＮＤゲート（４８）からも命
令信号ＷＤＩＭＣＫが出力される。ＡＮＤゲート（４
７）（４８）から出力される命令信号ＷＤＩＭＣＫはＯ
Ｒゲート（４９）を介して出力される。
【００２９】信号ＤＩＥＮＢの立ち下がりに伴い命令信
号ＷＡＣＫが発生し更に信号ＳＣＬ２４Ｂが発生する
と、ＡＮＤゲート（５０）からはアクセサリＲＡＭ（３
９）のアドレスデータをアクセサリデータに付加した状
態でシフトレジスタ（１１）に供給する為の命令信号Ｗ
ＡＮＲＣＫが出力される。
号ＷＡＣＫが発生し更に信号ＳＣＬ２４Ｂが発生する
と、ＡＮＤゲート（５０）からはアクセサリＲＡＭ（３
９）のアドレスデータをアクセサリデータに付加した状
態でシフトレジスタ（１１）に供給する為の命令信号Ｗ
ＡＮＲＣＫが出力される。
【００３０】信号ＳＣＬ２４Ｂ及び信号ＳＣＬ１６Ｂは
ＯＲゲート（４３）を介してＡＮＤゲート（５１）の一
方の入力端子に供給され、命令信号ＷＡＣＫはＡＮＤゲ
ート（５１）の他方の入力端子に供給される。Ｄ型フリ
ップフロップ（５２）はＡＮＤゲート（５１）の出力に
同期して制御ビットＤ１６を保持するものである。Ｄ型
フリップフロップ（５３）は信号ＤＩＥＮＢの立ち上が
り時におけるＡＮＤゲート（４７）の出力信号ＩＭＣＫ
に同期してＤ型フリップフロップ（５２）の出力を保持
するものである。即ち、Ｄ型フリップフロップ（５３）
の出力は、信号ＳＣＬ２４Ｂ又は信号ＳＣＬ１６Ｂの発
生期間内で信号ＩＭＣＫが発生した時に「Ｈ」又は
「Ｌ」となる。Ｄ型フリップフロップ（５３）の出力が
「Ｈ」の状態で命令信号ＷＡＣＫが発生し更に信号ＳＣ
Ｌ１６Ｂが発生すると、ＡＮＤゲート（５４）からはア
クセサリＲＡＭ（３９）のアドレスを＋１インクリメン
トする為の命令信号ＷＡＩＭＣＫが出力される。また、
Ｄ型フリップフロップ（５３）の出力が「Ｈ」の状態で
ＮＯＲゲート（１９）の出力信号ＬＣＫが発生し更に信
号ＳＣＬ０８Ｂが発生すると、ＡＮＤゲート（５５）か
らも命令信号ＷＡＩＭＣＫが出力される。ＡＮＤゲート
（５４）（５５）から出力される命令信号ＷＡＩＭＣＫ
はＯＲゲート（５６）を介して出力される。
ＯＲゲート（４３）を介してＡＮＤゲート（５１）の一
方の入力端子に供給され、命令信号ＷＡＣＫはＡＮＤゲ
ート（５１）の他方の入力端子に供給される。Ｄ型フリ
ップフロップ（５２）はＡＮＤゲート（５１）の出力に
同期して制御ビットＤ１６を保持するものである。Ｄ型
フリップフロップ（５３）は信号ＤＩＥＮＢの立ち上が
り時におけるＡＮＤゲート（４７）の出力信号ＩＭＣＫ
に同期してＤ型フリップフロップ（５２）の出力を保持
するものである。即ち、Ｄ型フリップフロップ（５３）
の出力は、信号ＳＣＬ２４Ｂ又は信号ＳＣＬ１６Ｂの発
生期間内で信号ＩＭＣＫが発生した時に「Ｈ」又は
「Ｌ」となる。Ｄ型フリップフロップ（５３）の出力が
「Ｈ」の状態で命令信号ＷＡＣＫが発生し更に信号ＳＣ
Ｌ１６Ｂが発生すると、ＡＮＤゲート（５４）からはア
クセサリＲＡＭ（３９）のアドレスを＋１インクリメン
トする為の命令信号ＷＡＩＭＣＫが出力される。また、
Ｄ型フリップフロップ（５３）の出力が「Ｈ」の状態で
ＮＯＲゲート（１９）の出力信号ＬＣＫが発生し更に信
号ＳＣＬ０８Ｂが発生すると、ＡＮＤゲート（５５）か
らも命令信号ＷＡＩＭＣＫが出力される。ＡＮＤゲート
（５４）（５５）から出力される命令信号ＷＡＩＭＣＫ
はＯＲゲート（５６）を介して出力される。
【００３１】（６３）は３ビットのラッチ回路であり、
信号ＬＣＫの立ち上がりに同期して信号ＳＣＬ２４Ｂ、
ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂをラッチするものである、
尚、ラッチ回路（６３）は、動作許可信号ＣＥ及び信号
ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの変化を同
期させる為のものである。換言すれば、ラッチ回路（６
３）は、動作許可信号ＣＥの「Ｈ」期間中は信号ＳＣＬ
２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの変化を防止して
常時書き込み動作を実行できる状態とする為のものであ
る。
信号ＬＣＫの立ち上がりに同期して信号ＳＣＬ２４Ｂ、
ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂをラッチするものである、
尚、ラッチ回路（６３）は、動作許可信号ＣＥ及び信号
ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの変化を同
期させる為のものである。換言すれば、ラッチ回路（６
３）は、動作許可信号ＣＥの「Ｈ」期間中は信号ＳＣＬ
２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂの変化を防止して
常時書き込み動作を実行できる状態とする為のものであ
る。
【００３２】（５７）はキャラクタコード及びアクセサ
リデータを書き込む為のアドレスカウンタであり、表示
ＲＡＭ（３８）に対し６ビットのアドレスデータＤＣＷ
ＲＡ０〜ＤＣＷＲＡ５を供給し、アクセサリＲＡＭ（３
９）に対し４ビットのアドレスデータＡＤＷＲＡ０〜Ａ
ＤＷＲＡ３を供給する。図３に書き込み用のアドレスカ
ウンタ（５７）の具体例を示す。図３において、（５
８）は表示ＲＡＭ（３８）の為のアドレスカウンタであ
り、命令信号ＷＤＮＲＣＫが供給されると、シフトレジ
スタ（１１）から供給されたアドレスデータＤ８〜Ｄ１
３をＤＣＷＲＡ０〜ＤＣＷＲＡ５としてそのまま出力
し、命令信号ＷＤＩＭＣＫが供給されると、現状のアド
レスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１インクリ
メントして出力するものである。一方、（５９）はアク
セサリＲＡＭ（３９）の為のアドレスカウンタであり、
命令信号ＷＡＮＲＣＫが供給されると、シフトレジスタ
（１１）から供給されたアドレスデータＤ８〜Ｄ１１を
ＡＤＷＲＡ０〜ＡＤＷＲＡ３としてそのまま出力し、命
令信号ＷＡＩＭＣＫが供給されると、現状のアドレスデ
ータＡＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメント
して出力するものである。
リデータを書き込む為のアドレスカウンタであり、表示
ＲＡＭ（３８）に対し６ビットのアドレスデータＤＣＷ
ＲＡ０〜ＤＣＷＲＡ５を供給し、アクセサリＲＡＭ（３
９）に対し４ビットのアドレスデータＡＤＷＲＡ０〜Ａ
ＤＷＲＡ３を供給する。図３に書き込み用のアドレスカ
ウンタ（５７）の具体例を示す。図３において、（５
８）は表示ＲＡＭ（３８）の為のアドレスカウンタであ
り、命令信号ＷＤＮＲＣＫが供給されると、シフトレジ
スタ（１１）から供給されたアドレスデータＤ８〜Ｄ１
３をＤＣＷＲＡ０〜ＤＣＷＲＡ５としてそのまま出力
し、命令信号ＷＤＩＭＣＫが供給されると、現状のアド
レスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１インクリ
メントして出力するものである。一方、（５９）はアク
セサリＲＡＭ（３９）の為のアドレスカウンタであり、
命令信号ＷＡＮＲＣＫが供給されると、シフトレジスタ
（１１）から供給されたアドレスデータＤ８〜Ｄ１１を
ＡＤＷＲＡ０〜ＡＤＷＲＡ３としてそのまま出力し、命
令信号ＷＡＩＭＣＫが供給されると、現状のアドレスデ
ータＡＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメント
して出力するものである。
【００３３】図４に表示ＲＡＭ（３８）の具体例を示
す。尚、図４において図１１と同一構成には同一番号を
記すと共にその説明を省略する。図４において、（６０
−０）〜（６０−７）は３個のＡＮＤゲート及び１個の
ＯＲゲートから成る切換回路であり、各切換回路（６０
−０）〜（６０−７）の右側ＡＮＤゲートの一方の入力
端子は信号ＳＣＬ２４Ｂと接続されると共に他方の入力
端子はラッチ回路（６２）の出力Ｄ０〜Ｄ７と接続さ
れ、中央ＡＮＤゲートの一方の入力端子は信号ＳＣＬ１
６Ｂと接続されると共に他方の入力端子はラッチ回路
（６２）の出力Ｄ８〜Ｄ１５と接続され、左側ＡＮＤゲ
ートの一方の入力端子は信号ＳＣＬ０８Ｂと接続される
と共に他方の入力端子はラッチ回路（６２）の出力Ｄ１
６〜Ｄ２３と接続される。各切換回路（６０−０）〜
（６０−７）のＯＲゲートの出力端子はバッファ（２９
−０）〜（２９−７）の入力端子と接続される。尚、表
示ＲＡＭ（３８）の基本的な書き込み動作及び読み出し
動作は表示ＲＡＭ（１４）と同様である。
す。尚、図４において図１１と同一構成には同一番号を
記すと共にその説明を省略する。図４において、（６０
−０）〜（６０−７）は３個のＡＮＤゲート及び１個の
ＯＲゲートから成る切換回路であり、各切換回路（６０
−０）〜（６０−７）の右側ＡＮＤゲートの一方の入力
端子は信号ＳＣＬ２４Ｂと接続されると共に他方の入力
端子はラッチ回路（６２）の出力Ｄ０〜Ｄ７と接続さ
れ、中央ＡＮＤゲートの一方の入力端子は信号ＳＣＬ１
６Ｂと接続されると共に他方の入力端子はラッチ回路
（６２）の出力Ｄ８〜Ｄ１５と接続され、左側ＡＮＤゲ
ートの一方の入力端子は信号ＳＣＬ０８Ｂと接続される
と共に他方の入力端子はラッチ回路（６２）の出力Ｄ１
６〜Ｄ２３と接続される。各切換回路（６０−０）〜
（６０−７）のＯＲゲートの出力端子はバッファ（２９
−０）〜（２９−７）の入力端子と接続される。尚、表
示ＲＡＭ（３８）の基本的な書き込み動作及び読み出し
動作は表示ＲＡＭ（１４）と同様である。
【００３４】以下、図５のタイムチャートを基に表示Ｒ
ＡＭ（３８）の書き込み動作を説明する。先ず、インタ
ーフェイス回路（１）において動作許可信号ＣＥが
「Ｈ」となり、２４ビットデータＤＩ即ちＤ０〜Ｄ２３
（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、アド
レスデータＤ８〜Ｄ１３、キャラクタコードＤ０〜Ｄ
７）がクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コードＤ２０〜Ｄ２３
は命令信号ＷＤＣＫを発生させるものであり、制御ビッ
トＤ１６は「Ｈ」である。シフトレジスタ（１１）のシ
フト動作が終了すると、信号ＳＣＬ２４Ｂの発生に伴い
命令信号ＷＤＮＲＣＫが命令信号ＷＤＣＫと同じタイミ
ングでインストラクションデコーダ（４０）から発生す
る。尚、この時点ではＤ型フリップフロップ（４６）の
出力が「Ｌ」の為、命令信号ＷＤＩＭＣＫが発生する事
はない。図３において、表示用ＲＡＭ（３８）の書き込
み用のアドレスカウンタ（５８）は、命令信号ＷＤＮＲ
ＣＫが供給される為、アドレスデータＤ８〜Ｄ１３をＤ
ＣＷＲＡ０〜ＤＣＷＲＡ５としてそのまま出力する。図
４において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、ア
ドレスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ
５が切換回路（２６−０）〜（２６−５）を介して出力
される。その後、クロック信号ＤＣＬＣＫが「Ｈ」とな
り、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッ
チ回路（２７−０）〜（２７−５）にラッチされる。即
ち、表示ＲＡＭ（３８）の全アドレスのうちアドレスデ
ータＤＣＷＲＡ０〜ＤＣＷＲＡ５に該当する書き込み開
始アドレスＡｎが指定される。その後、書き込み許可信
号ＤＣＷＥが命令信号ＷＤＮＲＣＫの発生に伴い「Ｈ」
となり、表示ＲＡＭ（３８）の書き込み開始アドレスに
切換回路（６０−０）〜（６０−７）及び（２９−０）
〜（２９−７）を介してキャラクタコードＤ０〜Ｄ７が
書き込まれる。
ＡＭ（３８）の書き込み動作を説明する。先ず、インタ
ーフェイス回路（１）において動作許可信号ＣＥが
「Ｈ」となり、２４ビットデータＤＩ即ちＤ０〜Ｄ２３
（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、アド
レスデータＤ８〜Ｄ１３、キャラクタコードＤ０〜Ｄ
７）がクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コードＤ２０〜Ｄ２３
は命令信号ＷＤＣＫを発生させるものであり、制御ビッ
トＤ１６は「Ｈ」である。シフトレジスタ（１１）のシ
フト動作が終了すると、信号ＳＣＬ２４Ｂの発生に伴い
命令信号ＷＤＮＲＣＫが命令信号ＷＤＣＫと同じタイミ
ングでインストラクションデコーダ（４０）から発生す
る。尚、この時点ではＤ型フリップフロップ（４６）の
出力が「Ｌ」の為、命令信号ＷＤＩＭＣＫが発生する事
はない。図３において、表示用ＲＡＭ（３８）の書き込
み用のアドレスカウンタ（５８）は、命令信号ＷＤＮＲ
ＣＫが供給される為、アドレスデータＤ８〜Ｄ１３をＤ
ＣＷＲＡ０〜ＤＣＷＲＡ５としてそのまま出力する。図
４において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、ア
ドレスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ
５が切換回路（２６−０）〜（２６−５）を介して出力
される。その後、クロック信号ＤＣＬＣＫが「Ｈ」とな
り、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッ
チ回路（２７−０）〜（２７−５）にラッチされる。即
ち、表示ＲＡＭ（３８）の全アドレスのうちアドレスデ
ータＤＣＷＲＡ０〜ＤＣＷＲＡ５に該当する書き込み開
始アドレスＡｎが指定される。その後、書き込み許可信
号ＤＣＷＥが命令信号ＷＤＮＲＣＫの発生に伴い「Ｈ」
となり、表示ＲＡＭ（３８）の書き込み開始アドレスに
切換回路（６０−０）〜（６０−７）及び（２９−０）
〜（２９−７）を介してキャラクタコードＤ０〜Ｄ７が
書き込まれる。
【００３５】その後、動作許可信号ＣＥが「Ｌ」から
「Ｈ」へ変化すると、信号ＩＭＣＫが発生し、Ｄ型フリ
ップフロップ（４６）の出力は「Ｈ」となる。一方、８
ビットデータＤＩ即ちキャラクタコードＤ１６〜Ｄ２３
のみがクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コード、制御ビット、
アドレスデータは必要ない。シフトレジスタ（１１）の
シフト動作が終了すると、信号ＳＣＬ０８Ｂの発生に伴
い命令信号ＷＤＩＭＣＫが信号ＬＣＫと同じタイミング
でインストラクションデコーダ（４０）から発生する。
尚、信号ＳＣＬ２４Ｂは信号ＳＣＬ０８Ｂの発生にとも
ない消滅する。図３において、表示用ＲＡＭ（３８）の
書き込み用のアドレスカウンタ（５８）は、命令信号Ｗ
ＤＩＭＣＫが供給される為、書き込み開始位置を表す現
在のアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１
インクリメントして出力する。図４において、切換信号
ＤＣＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５
８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５が切換回路（２６
−０）〜（２６−５）を介して出力される。その後、ク
ロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータ
ＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッチ回路（２７−０）
〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（３
８）の書き込み開始アドレスの次アドレス（Ａｎ＋１）
が指定される。その後、書き込み許可信号ＤＣＷＥが命
令信号ＷＤＩＭＣＫの発生に伴い「Ｈ」となり、表示Ｒ
ＡＭ（３８）のアドレス（Ａｎ＋１）に切換回路（６０
−０）〜（６０−７）及び（２９−０）〜（２９−７）
を介してキャラクタコードＤ１６〜Ｄ２３が書き込まれ
る。その後、シフトレジスタ（１１）に８ビットのキャ
ラクタコードを転送すれば、シフトレジスタ（１１）の
シフト動作の終了に伴い信号ＬＣＫが発生し、命令信号
ＷＤＩＭＣＫが信号ＬＣＫと同じタイミングで発生し、
表示ＲＡＭ（３８）のアドレスが＋１インクリメントさ
れてキャラクタコードＤ１６〜Ｄ２３が書き込まれる。
「Ｈ」へ変化すると、信号ＩＭＣＫが発生し、Ｄ型フリ
ップフロップ（４６）の出力は「Ｈ」となる。一方、８
ビットデータＤＩ即ちキャラクタコードＤ１６〜Ｄ２３
のみがクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コード、制御ビット、
アドレスデータは必要ない。シフトレジスタ（１１）の
シフト動作が終了すると、信号ＳＣＬ０８Ｂの発生に伴
い命令信号ＷＤＩＭＣＫが信号ＬＣＫと同じタイミング
でインストラクションデコーダ（４０）から発生する。
尚、信号ＳＣＬ２４Ｂは信号ＳＣＬ０８Ｂの発生にとも
ない消滅する。図３において、表示用ＲＡＭ（３８）の
書き込み用のアドレスカウンタ（５８）は、命令信号Ｗ
ＤＩＭＣＫが供給される為、書き込み開始位置を表す現
在のアドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５を＋１
インクリメントして出力する。図４において、切換信号
ＤＣＲＷＣＴが「Ｌ」となり、アドレスカウンタ（５
８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５が切換回路（２６
−０）〜（２６−５）を介して出力される。その後、ク
ロック信号ＤＣＬＣＫが「Ｈ」となり、アドレスデータ
ＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッチ回路（２７−０）
〜（２７−５）にラッチされる。即ち、表示ＲＡＭ（３
８）の書き込み開始アドレスの次アドレス（Ａｎ＋１）
が指定される。その後、書き込み許可信号ＤＣＷＥが命
令信号ＷＤＩＭＣＫの発生に伴い「Ｈ」となり、表示Ｒ
ＡＭ（３８）のアドレス（Ａｎ＋１）に切換回路（６０
−０）〜（６０−７）及び（２９−０）〜（２９−７）
を介してキャラクタコードＤ１６〜Ｄ２３が書き込まれ
る。その後、シフトレジスタ（１１）に８ビットのキャ
ラクタコードを転送すれば、シフトレジスタ（１１）の
シフト動作の終了に伴い信号ＬＣＫが発生し、命令信号
ＷＤＩＭＣＫが信号ＬＣＫと同じタイミングで発生し、
表示ＲＡＭ（３８）のアドレスが＋１インクリメントさ
れてキャラクタコードＤ１６〜Ｄ２３が書き込まれる。
【００３６】表示ＲＡＭ（３８）の書き込み動作を終了
させる場合、動作許可信号ＣＥが「Ｈ」に変化すると、
１６ビットデータＤ８〜Ｄ２３（命令コードＤ２０〜Ｄ
２３、制御ビットＤ１６、キャラクタコードＤ８〜Ｄ１
５）がクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コードＤ２０〜Ｄ２３
は命令信号ＷＤＣＫを発生させるものであり、制御ビッ
トＤ１６は「Ｌ」である。シフトレジスタ（１１）のシ
フト動作が終了すると、信号ＳＣＬ１６Ｂの発生に伴い
命令信号ＷＤＩＭＣＫが命令信号ＷＤＣＫと同じタイミ
ングでインストラクションデコーダ（４０）から発生す
る。図３において、表示用ＲＡＭ（３８）の書き込み用
のアドレスカウンタ（５８）は、命令信号ＷＤＩＭＣＫ
が供給される為、現在のアドレスデータＤＣＷＲＡ０〜
ＤＣＷＲＡ５を＋１インクリメントして出力する。図４
において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、アド
レスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５
が切換回路（２６−０）〜（２６−５）を介して出力さ
れる。その後、クロック信号ＤＣＬＣＫが「Ｈ」とな
り、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッ
チ回路（２７−０）〜（２７−５）にラッチされる。即
ち、表示ＲＡＭ（３８）の次アドレス（Ａｎ＋ｍ＋ｌ）
が指定される。その後、書き込み許可信号ＤＣＷＥが命
令信号ＷＤＩＭＣＫの発生に伴い「Ｈ」となり、表示Ｒ
ＡＭ（３８）のアドレス（Ａｎ＋ｍ）に切換回路（６０
−０）〜（６０−７）及び（２９−０）〜（２９−７）
を介してキャラクタコードＤ８〜Ｄ１５が書き込まれ
る。
させる場合、動作許可信号ＣＥが「Ｈ」に変化すると、
１６ビットデータＤ８〜Ｄ２３（命令コードＤ２０〜Ｄ
２３、制御ビットＤ１６、キャラクタコードＤ８〜Ｄ１
５）がクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コードＤ２０〜Ｄ２３
は命令信号ＷＤＣＫを発生させるものであり、制御ビッ
トＤ１６は「Ｌ」である。シフトレジスタ（１１）のシ
フト動作が終了すると、信号ＳＣＬ１６Ｂの発生に伴い
命令信号ＷＤＩＭＣＫが命令信号ＷＤＣＫと同じタイミ
ングでインストラクションデコーダ（４０）から発生す
る。図３において、表示用ＲＡＭ（３８）の書き込み用
のアドレスカウンタ（５８）は、命令信号ＷＤＩＭＣＫ
が供給される為、現在のアドレスデータＤＣＷＲＡ０〜
ＤＣＷＲＡ５を＋１インクリメントして出力する。図４
において、切換信号ＤＣＲＷＣＴが「Ｌ」となり、アド
レスカウンタ（５８）の値ＤＣＷＲＡ０〜ＤＣＷＲＡ５
が切換回路（２６−０）〜（２６−５）を介して出力さ
れる。その後、クロック信号ＤＣＬＣＫが「Ｈ」とな
り、アドレスデータＤＣＷＲＡ０〜ＤＣＷＲＡ５がラッ
チ回路（２７−０）〜（２７−５）にラッチされる。即
ち、表示ＲＡＭ（３８）の次アドレス（Ａｎ＋ｍ＋ｌ）
が指定される。その後、書き込み許可信号ＤＣＷＥが命
令信号ＷＤＩＭＣＫの発生に伴い「Ｈ」となり、表示Ｒ
ＡＭ（３８）のアドレス（Ａｎ＋ｍ）に切換回路（６０
−０）〜（６０−７）及び（２９−０）〜（２９−７）
を介してキャラクタコードＤ８〜Ｄ１５が書き込まれ
る。
【００３７】その後、動作許可信号ＣＥが「Ｌ」から
「Ｈ」へ変化し、信号ＩＭＣＫが発生すると、Ｄ型フリ
ップフロップ（４６）の出力は「Ｌ」となり、命令信号
ＷＤＩＭＣＫは発生しなくなり、一連の書き込み動作は
終了する。
「Ｈ」へ変化し、信号ＩＭＣＫが発生すると、Ｄ型フリ
ップフロップ（４６）の出力は「Ｌ」となり、命令信号
ＷＤＩＭＣＫは発生しなくなり、一連の書き込み動作は
終了する。
【００３８】尚、ラッチ回路（６２）がシフトレジスタ
（１１）の値Ｄ０〜Ｄ２３を保持し且つラッチ回路（６
３）が信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂ
を保持する為、表示ＲＡＭ（３８）の書き込み動作は、
シフトレジスタ（１１）が現在の表示に関する各種デー
タＳＤＩのシフト動作を終了した時点から次の表示に関
する各種データＳＤＩのシフト動作を終了する迄の、動
作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って実行さ
れる。
（１１）の値Ｄ０〜Ｄ２３を保持し且つラッチ回路（６
３）が信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂ
を保持する為、表示ＲＡＭ（３８）の書き込み動作は、
シフトレジスタ（１１）が現在の表示に関する各種デー
タＳＤＩのシフト動作を終了した時点から次の表示に関
する各種データＳＤＩのシフト動作を終了する迄の、動
作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って実行さ
れる。
【００３９】図６にアクセサリＲＡＭ（３９）の具体例
を示す。尚、図６において図１２と同一構成には同一番
号を記すと共にその説明を省略する。図６において、
（６１−０）〜（６１−４）は３個のＡＮＤゲート及び
１個のＯＲゲートから成る切換回路であり、各切換回路
（６１−０）〜（６１−４）の右側ＡＮＤゲートの一方
の入力端子は信号ＳＣＬ２４Ｂと接続されると共に他方
の入力端子はラッチ回路（６２）の出力Ｄ０〜Ｄ４と接
続され、中央ＡＮＤゲートの一方の入力端子は信号ＳＣ
Ｌ１６Ｂと接続されると共に他方の入力端子はラッチ回
路（６２）の出力Ｄ８〜Ｄ１２と接続され、左側ＡＮＤ
ゲートの一方の入力端子は信号ＳＣＬ０８Ｂと接続され
ると共に他方の入力端子はラッチ回路（６２）の出力Ｄ
１６〜Ｄ２０と接続される。各切換回路（６１−０）〜
（６１−４）のＯＲゲートの出力端子はバッファ（３３
−０）〜（３３−４）の入力端子と接続される。尚、ア
クセサリＲＡＭ（３９）の基本的な書き込み動作及び読
み出し動作は表示ＲＡＭ（３８）と同様である。
を示す。尚、図６において図１２と同一構成には同一番
号を記すと共にその説明を省略する。図６において、
（６１−０）〜（６１−４）は３個のＡＮＤゲート及び
１個のＯＲゲートから成る切換回路であり、各切換回路
（６１−０）〜（６１−４）の右側ＡＮＤゲートの一方
の入力端子は信号ＳＣＬ２４Ｂと接続されると共に他方
の入力端子はラッチ回路（６２）の出力Ｄ０〜Ｄ４と接
続され、中央ＡＮＤゲートの一方の入力端子は信号ＳＣ
Ｌ１６Ｂと接続されると共に他方の入力端子はラッチ回
路（６２）の出力Ｄ８〜Ｄ１２と接続され、左側ＡＮＤ
ゲートの一方の入力端子は信号ＳＣＬ０８Ｂと接続され
ると共に他方の入力端子はラッチ回路（６２）の出力Ｄ
１６〜Ｄ２０と接続される。各切換回路（６１−０）〜
（６１−４）のＯＲゲートの出力端子はバッファ（３３
−０）〜（３３−４）の入力端子と接続される。尚、ア
クセサリＲＡＭ（３９）の基本的な書き込み動作及び読
み出し動作は表示ＲＡＭ（３８）と同様である。
【００４０】以下、図７のタイムチャートを基にアクセ
サリＲＡＭ（３９）の書き込み動作を説明する。先ず、
インターフェイス回路（１）において動作許可信号ＣＥ
が「Ｈ」となり、２４ビットデータＤＩ即ちＤ０〜Ｄ２
３（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、ア
ドレスデータＤ８〜Ｄ１１、アクセサリデータＤ０〜Ｄ
４）がクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コードＤ２０〜Ｄ２３
は命令信号ＷＡＣＫを発生させるものであり、制御ビッ
トＤ１６は「Ｈ」である。シフトレジスタ（１１）のシ
フト動作が終了すると、信号ＳＣＬ２４Ｂの発生に伴い
命令信号ＷＡＮＲＣＫが命令信号ＷＡＣＫと同じタイミ
ングでインストラクションデコーダ（４０）から発生す
る。尚、この時点ではＤ型フリップフロップ（５３）の
出力が「Ｌ」の為、命令信号ＷＡＩＭＣＫが発生する事
はない。図３において、アクセサリＲＡＭ（３９）の書
き込み用のアドレスカウンタ（５９）は、命令信号ＷＡ
ＮＲＣＫが供給される為、アドレスデータＤ８〜Ｄ１１
をＡＤＷＲＡ０〜ＡＤＷＲＡ３としてそのまま出力す
る。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」とな
り、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤ
ＷＲＡ３が切換回路（３１−０）〜（３１−３）を介し
て出力される。その後、クロック信号ＡＤＬＣＫが
「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲ
Ａ５がラッチ回路（３２−０）〜（３２−３）にラッチ
される。即ち、アクセサリＲＡＭ（３９）の全アドレス
のうちアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３に該
当する書き込み開始アドレスＡｎが指定される。その
後、書き込み許可信号ＡＤＷＥが命令信号ＷＡＮＲＣＫ
の発生に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）
の書き込み開始アドレスに切換回路（６１−０）〜（６
１−４）及び（３３−０）〜（３３−４）を介してアク
セサリデータＤ０〜Ｄ４が書き込まれる。
サリＲＡＭ（３９）の書き込み動作を説明する。先ず、
インターフェイス回路（１）において動作許可信号ＣＥ
が「Ｈ」となり、２４ビットデータＤＩ即ちＤ０〜Ｄ２
３（命令コードＤ２０〜Ｄ２３、制御ビットＤ１６、ア
ドレスデータＤ８〜Ｄ１１、アクセサリデータＤ０〜Ｄ
４）がクロック信号ＣＬに同期してシフトレジスタ（１
１）に転送される。この時、命令コードＤ２０〜Ｄ２３
は命令信号ＷＡＣＫを発生させるものであり、制御ビッ
トＤ１６は「Ｈ」である。シフトレジスタ（１１）のシ
フト動作が終了すると、信号ＳＣＬ２４Ｂの発生に伴い
命令信号ＷＡＮＲＣＫが命令信号ＷＡＣＫと同じタイミ
ングでインストラクションデコーダ（４０）から発生す
る。尚、この時点ではＤ型フリップフロップ（５３）の
出力が「Ｌ」の為、命令信号ＷＡＩＭＣＫが発生する事
はない。図３において、アクセサリＲＡＭ（３９）の書
き込み用のアドレスカウンタ（５９）は、命令信号ＷＡ
ＮＲＣＫが供給される為、アドレスデータＤ８〜Ｄ１１
をＡＤＷＲＡ０〜ＡＤＷＲＡ３としてそのまま出力す
る。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」とな
り、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤ
ＷＲＡ３が切換回路（３１−０）〜（３１−３）を介し
て出力される。その後、クロック信号ＡＤＬＣＫが
「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲ
Ａ５がラッチ回路（３２−０）〜（３２−３）にラッチ
される。即ち、アクセサリＲＡＭ（３９）の全アドレス
のうちアドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３に該
当する書き込み開始アドレスＡｎが指定される。その
後、書き込み許可信号ＡＤＷＥが命令信号ＷＡＮＲＣＫ
の発生に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）
の書き込み開始アドレスに切換回路（６１−０）〜（６
１−４）及び（３３−０）〜（３３−４）を介してアク
セサリデータＤ０〜Ｄ４が書き込まれる。
【００４１】その後、動作許可信号ＣＥが「Ｌ」から
「Ｈ」へ変化すると、信号ＩＭＣＫが発生し、Ｄ型フリ
ップフロップ（５３）の出力は「Ｈ」となる。一方、８
ビットデータＤＩ（実際の転送は４ビットのアクセサリ
データＤ１６〜Ｄ２０）がクロック信号ＣＬに同期して
シフトレジスタ（１１）に転送される。この時、命令コ
ード、制御ビット、アドレスデータは必要ない。シフト
レジスタ（１１）のシフト動作が終了すると、信号ＳＣ
Ｌ０８Ｂの発生に伴い命令信号ＷＡＩＭＣＫが信号ＬＣ
Ｋと同じタイミングでインストラクションデコーダ（４
０）から発生する。尚、信号ＳＣＬ２４Ｂは信号ＳＣＬ
０８Ｂの発生にともない消滅する。図３において、アク
セサリＲＡＭ（３９）の書き込み用のアドレスカウンタ
（５９）は、命令信号ＷＡＩＭＣＫが供給される為、書
き込み開始位置を表す現在のアドレスデータＡＤＷＲＡ
０〜ＡＤＷＲＡ３を＋１インクリメントして出力する。
図６において、切換信号ＡＤＲＷＣＴが「Ｌ」となり、
アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤＷＲ
Ａ３が切換回路（３１−０）〜（３１−３）を介して出
力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」と
なり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３がラ
ッチ回路（３２−０）〜（３２−３）にラッチされる。
即ち、アクセサリＲＡＭ（３９）の書き込み開始アドレ
スの次アドレス（Ａｎ＋１）が指定される。その後、書
き込み許可信号ＡＤＷＥが命令信号ＷＡＩＭＣＫの発生
に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）のアド
レス（Ａｎ＋１）に切換回路（６１−０）〜（６１−
４）及び（３３−０）〜（３３−４）を介してアクセサ
リデータＤ１６〜Ｄ２０が書き込まれる。その後、シフ
トレジスタ（１１）に８ビットのアクセサリデータを転
送すれば、シフトレジスタ（１１）のシフト動作の終了
に伴い信号ＬＣＫが発生し、命令信号ＷＡＩＭＣＫが信
号ＬＣＫと同じタイミングで発生し、アクセサリＲＡＭ
（３９）のアドレスが＋１インクリメントされてアクセ
サリデータＤ１６〜Ｄ２０が書き込まれる。
「Ｈ」へ変化すると、信号ＩＭＣＫが発生し、Ｄ型フリ
ップフロップ（５３）の出力は「Ｈ」となる。一方、８
ビットデータＤＩ（実際の転送は４ビットのアクセサリ
データＤ１６〜Ｄ２０）がクロック信号ＣＬに同期して
シフトレジスタ（１１）に転送される。この時、命令コ
ード、制御ビット、アドレスデータは必要ない。シフト
レジスタ（１１）のシフト動作が終了すると、信号ＳＣ
Ｌ０８Ｂの発生に伴い命令信号ＷＡＩＭＣＫが信号ＬＣ
Ｋと同じタイミングでインストラクションデコーダ（４
０）から発生する。尚、信号ＳＣＬ２４Ｂは信号ＳＣＬ
０８Ｂの発生にともない消滅する。図３において、アク
セサリＲＡＭ（３９）の書き込み用のアドレスカウンタ
（５９）は、命令信号ＷＡＩＭＣＫが供給される為、書
き込み開始位置を表す現在のアドレスデータＡＤＷＲＡ
０〜ＡＤＷＲＡ３を＋１インクリメントして出力する。
図６において、切換信号ＡＤＲＷＣＴが「Ｌ」となり、
アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜ＡＤＷＲ
Ａ３が切換回路（３１−０）〜（３１−３）を介して出
力される。その後、クロック信号ＡＤＬＣＫが「Ｈ」と
なり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲＡ３がラ
ッチ回路（３２−０）〜（３２−３）にラッチされる。
即ち、アクセサリＲＡＭ（３９）の書き込み開始アドレ
スの次アドレス（Ａｎ＋１）が指定される。その後、書
き込み許可信号ＡＤＷＥが命令信号ＷＡＩＭＣＫの発生
に伴い「Ｈ」となり、アクセサリＲＡＭ（３９）のアド
レス（Ａｎ＋１）に切換回路（６１−０）〜（６１−
４）及び（３３−０）〜（３３−４）を介してアクセサ
リデータＤ１６〜Ｄ２０が書き込まれる。その後、シフ
トレジスタ（１１）に８ビットのアクセサリデータを転
送すれば、シフトレジスタ（１１）のシフト動作の終了
に伴い信号ＬＣＫが発生し、命令信号ＷＡＩＭＣＫが信
号ＬＣＫと同じタイミングで発生し、アクセサリＲＡＭ
（３９）のアドレスが＋１インクリメントされてアクセ
サリデータＤ１６〜Ｄ２０が書き込まれる。
【００４２】アクセサリＲＡＭ（３９）の書き込み動作
を終了させる場合、動作許可信号ＣＥが「Ｈ」に変化す
ると、１６ビットデータＤ８〜Ｄ２３（命令コードＤ２
０〜Ｄ２３、制御ビットＤ１６、アクセサリデータＤ８
〜Ｄ１２）がクロック信号ＣＬに同期してシフトレジス
タ（１１）に転送される。この時、命令コードＤ２０〜
Ｄ２３は命令信号ＷＡＣＫを発生させるものであり、制
御ビットＤ１６は「Ｌ」である。シフトレジスタ（１
１）のシフト動作が終了すると、信号ＳＣＬ１６Ｂの発
生に伴い命令信号ＷＡＩＭＣＫが命令信号ＷＡＣＫと同
じタイミングでインストラクションデコーダ（４０）か
ら発生する。図３において、アクセサリＲＡＭ（３９）
の書き込み用のアドレスカウンタ（５９）は、命令信号
ＷＡＩＭＣＫが供給される為、現在のアドレスデータＡ
ＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメントして出
力する。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」
となり、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜
ＡＤＷＲＡ３が切換回路（３１−０）〜（３１−３）を
介して出力される。その後、クロック信号ＡＤＬＣＫが
「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲ
Ａ３がラッチ回路（３２−０）〜（３２−３）にラッチ
される。即ち、アクセサリＲＡＭ（３９）の次アドレス
（Ａｎ＋ｍ＋１）が指定される。その後、書き込み許可
信号ＡＤＷＥが命令信号ＷＡＩＭＣＫの発生に伴い
「Ｈ」となり、アクセサリＲＡＭ（３９）のアドレス
（Ａｎ＋ｍ）に切換回路（６１−０）〜（６１−４）及
び（３３−０）〜（３３−４）を介してキャラクタコー
ドＤ８〜Ｄ１２が書き込まれる。
を終了させる場合、動作許可信号ＣＥが「Ｈ」に変化す
ると、１６ビットデータＤ８〜Ｄ２３（命令コードＤ２
０〜Ｄ２３、制御ビットＤ１６、アクセサリデータＤ８
〜Ｄ１２）がクロック信号ＣＬに同期してシフトレジス
タ（１１）に転送される。この時、命令コードＤ２０〜
Ｄ２３は命令信号ＷＡＣＫを発生させるものであり、制
御ビットＤ１６は「Ｌ」である。シフトレジスタ（１
１）のシフト動作が終了すると、信号ＳＣＬ１６Ｂの発
生に伴い命令信号ＷＡＩＭＣＫが命令信号ＷＡＣＫと同
じタイミングでインストラクションデコーダ（４０）か
ら発生する。図３において、アクセサリＲＡＭ（３９）
の書き込み用のアドレスカウンタ（５９）は、命令信号
ＷＡＩＭＣＫが供給される為、現在のアドレスデータＡ
ＤＷＲＡ０〜ＡＤＷＲＡ３を＋１インクリメントして出
力する。図６において、切換信号ＡＤＲＷＣＴが「Ｌ」
となり、アドレスカウンタ（５９）の値ＡＤＷＲＡ０〜
ＡＤＷＲＡ３が切換回路（３１−０）〜（３１−３）を
介して出力される。その後、クロック信号ＡＤＬＣＫが
「Ｈ」となり、アドレスデータＡＤＷＲＡ０〜ＡＤＷＲ
Ａ３がラッチ回路（３２−０）〜（３２−３）にラッチ
される。即ち、アクセサリＲＡＭ（３９）の次アドレス
（Ａｎ＋ｍ＋１）が指定される。その後、書き込み許可
信号ＡＤＷＥが命令信号ＷＡＩＭＣＫの発生に伴い
「Ｈ」となり、アクセサリＲＡＭ（３９）のアドレス
（Ａｎ＋ｍ）に切換回路（６１−０）〜（６１−４）及
び（３３−０）〜（３３−４）を介してキャラクタコー
ドＤ８〜Ｄ１２が書き込まれる。
【００４３】その後、動作許可信号ＣＥが「Ｌ」から
「Ｈ」へ変化し、信号ＩＭＣＫが発生すると、Ｄ型フリ
ップフロップ（５３）の出力は「Ｌ」となり、命令信号
ＷＡＩＭＣＫは発生しなくなり、一連の書き込み動作は
終了する。
「Ｈ」へ変化し、信号ＩＭＣＫが発生すると、Ｄ型フリ
ップフロップ（５３）の出力は「Ｌ」となり、命令信号
ＷＡＩＭＣＫは発生しなくなり、一連の書き込み動作は
終了する。
【００４４】尚、ラッチ回路（６２）がシフトレジスタ
（１１）の値Ｄ０〜Ｄ２３を保持し且つラッチ回路（６
３）が信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂ
を保持する為、アクセサリＲＡＭ（３９）の書き込み動
作も、シフトレジスタ（１１）が現在の表示に関する各
種データＳＤＩのシフト動作を終了した時点から次の表
示に関する各種データＳＤＩのシフト動作を終了する迄
の、動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って
実行される。
（１１）の値Ｄ０〜Ｄ２３を保持し且つラッチ回路（６
３）が信号ＳＣＬ２４Ｂ、ＳＣＬ１６Ｂ、ＳＣＬ０８Ｂ
を保持する為、アクセサリＲＡＭ（３９）の書き込み動
作も、シフトレジスタ（１１）が現在の表示に関する各
種データＳＤＩのシフト動作を終了した時点から次の表
示に関する各種データＳＤＩのシフト動作を終了する迄
の、動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って
実行される。
【００４５】以上より、本発明の実施の形態によれば、
動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って書き
込み動作を実行できる為、書き込み時間に余裕ができ、
外部装置側のソフトウエア処理の負担を軽減できる。
動作許可信号ＣＥの「Ｌ」及び「Ｈ」期間に亘って書き
込み動作を実行できる為、書き込み時間に余裕ができ、
外部装置側のソフトウエア処理の負担を軽減できる。
【００４６】
【発明の効果】本発明によれば、シフトレジスタ手段が
現在の表示に関する各種データのシフト動作を終了した
時点から次の表示に関する各種データのシフト動作を終
了する迄の、動作許可信号の両レベル期間に亘って書き
込み動作を実行できる為、書き込み時間に余裕ができ、
外部装置側のソフトウエア処理の負担を軽減できる利点
が得られる。特に、本発明は表示速度の速い装置に対し
て有効である。
現在の表示に関する各種データのシフト動作を終了した
時点から次の表示に関する各種データのシフト動作を終
了する迄の、動作許可信号の両レベル期間に亘って書き
込み動作を実行できる為、書き込み時間に余裕ができ、
外部装置側のソフトウエア処理の負担を軽減できる利点
が得られる。特に、本発明は表示速度の速い装置に対し
て有効である。
【図１】本発明の表示駆動回路を示すブロック図であ
る。
る。
【図２】図１のインストラクションデコーダの詳細を示
す図面である。
す図面である。
【図３】図１のアドレスカウンタの詳細を示す図面であ
る。
る。
【図４】図１の表示ＲＡＭの詳細を示す図面である。
【図５】図１の表示ＲＡＭの書き込み動作を示すタイム
チャートである。
チャートである。
【図６】図１のアクセサリＲＡＭの詳細を表す図面であ
る。
る。
【図７】図１のアクセサリＲＡＭの書き込み動作を示す
タイムチャートである。
タイムチャートである。
【図８】従来の表示駆動回路を示すブロック図である。
【図９】図１及び図８のインターフェイス回路の詳細を
示す図面である。
示す図面である。
【図１０】図８のインストラクションデコーダの詳細を
示す図面である。
示す図面である。
【図１１】図８の表示ＲＡＭの詳細を示す図面である。
【図１２】図８のアクセサリＲＡＭの詳細を示す図面で
ある。
ある。
（１１） シフトレジスタ （１２） キャラクタジェネレータＲＯＭ （１３） キャラクタジェネレータＲＡＭ （３５） セグメント駆動回路 （３６） コモン駆動回路 （３８） 表示ＲＡＭ （３９） アクセサリＲＡＭ （６２）（６３） ラッチ回路
Claims (1)
- 【請求項１】 表示パネルに所定キャラクタを表示させ
る為の回路であって、キャラクタを表す表示データが格
納される表示メモリ手段と、前記表示メモリ手段から読
み出された表示データに基づいて前記表示パネルに前記
表示データと対応するキャラクタを表示させるパネル駆
動手段と、動作許可信号が一方の論理レベルの期間、前
記表示メモリ手段の書き込み用のアドレスデータ及び表
示データがシリアル入力されるシフトレジスタ手段と、
を有する表示駆動回路において、 前記シフトレジスタ手段の出力と前記表示メモリ手段の
入力との間に介在し、前記動作許可信号の他方の論理レ
ベルへの変化タイミングに同期して前記シフトレジスタ
手段の値をラッチするラッチ手段を備え、前記シフトレ
ジスタ手段が次の表示の為のシフト動作を実行している
期間に前記表示メモリ手段に対し前の表示データの書き
込み動作を並行処理できる様にしたことを特徴とする表
示駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13212198A JP3663049B2 (ja) | 1998-05-14 | 1998-05-14 | 表示駆動回路 |
| TW088106688A TW512294B (en) | 1998-05-14 | 1999-04-27 | Display drive device |
| US09/309,035 US6246388B1 (en) | 1998-05-14 | 1999-05-10 | Display driving circuit for displaying character on display panel |
| KR1019990017064A KR100355987B1 (ko) | 1998-05-14 | 1999-05-13 | 표시 구동 회로 |
| EP99303727A EP0957468A3 (en) | 1998-05-14 | 1999-05-13 | Driving circuit for displaying characters on a display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13212198A JP3663049B2 (ja) | 1998-05-14 | 1998-05-14 | 表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11327528A true JPH11327528A (ja) | 1999-11-26 |
| JP3663049B2 JP3663049B2 (ja) | 2005-06-22 |
Family
ID=15073911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13212198A Expired - Lifetime JP3663049B2 (ja) | 1998-05-14 | 1998-05-14 | 表示駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6246388B1 (ja) |
| EP (1) | EP0957468A3 (ja) |
| JP (1) | JP3663049B2 (ja) |
| KR (1) | KR100355987B1 (ja) |
| TW (1) | TW512294B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002297080A (ja) * | 2001-03-30 | 2002-10-09 | Sanyo Electric Co Ltd | 表示駆動回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194085B2 (en) * | 2000-03-22 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| US20020034930A1 (en) * | 2000-09-11 | 2002-03-21 | Shunpei Yamazaki | Electronic device and method of usage thereof |
| US6573901B1 (en) * | 2000-09-25 | 2003-06-03 | Seiko Epson Corporation | Video display controller with improved half-frame buffer |
| JP3821111B2 (ja) * | 2003-05-12 | 2006-09-13 | セイコーエプソン株式会社 | データドライバ及び電気光学装置 |
| US8994763B2 (en) | 2011-03-25 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method of the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1603836A (en) | 1978-05-30 | 1981-12-02 | Gen Electric Co Ltd | Communicatiion display apparatus |
| US4692859A (en) | 1983-05-16 | 1987-09-08 | Rca Corporation | Multiple byte serial data transfer protocol |
| JP2724053B2 (ja) * | 1991-03-29 | 1998-03-09 | 沖電気工業株式会社 | Ｌｃｄ駆動回路 |
| JP3050474B2 (ja) | 1993-12-01 | 2000-06-12 | シャープ株式会社 | モニタ画面一体型ビデオカメラ |
| JP3610418B2 (ja) | 1995-08-08 | 2005-01-12 | カシオ計算機株式会社 | 液晶駆動方法及び液晶表示装置 |
| JP4086925B2 (ja) * | 1996-12-27 | 2008-05-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクスディスプレイ |
| KR100242443B1 (ko) * | 1997-06-16 | 2000-02-01 | 윤종용 | 도트 반전 구동을 위한 액정 패널 및 이를 이용한 액정 표시 장치 |
| KR100239413B1 (ko) * | 1997-10-14 | 2000-01-15 | 김영환 | 액정표시소자의 구동장치 |
-
1998
- 1998-05-14 JP JP13212198A patent/JP3663049B2/ja not_active Expired - Lifetime
-
1999
- 1999-04-27 TW TW088106688A patent/TW512294B/zh active
- 1999-05-10 US US09/309,035 patent/US6246388B1/en not_active Expired - Lifetime
- 1999-05-13 KR KR1019990017064A patent/KR100355987B1/ko not_active IP Right Cessation
- 1999-05-13 EP EP99303727A patent/EP0957468A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002297080A (ja) * | 2001-03-30 | 2002-10-09 | Sanyo Electric Co Ltd | 表示駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3663049B2 (ja) | 2005-06-22 |
| KR100355987B1 (ko) | 2002-10-18 |
| US6246388B1 (en) | 2001-06-12 |
| KR19990088242A (ko) | 1999-12-27 |
| EP0957468A3 (en) | 2000-11-15 |
| EP0957468A2 (en) | 1999-11-17 |
| TW512294B (en) | 2002-12-01 |
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