JPH11327530A - 表示駆動回路 - Google Patents
表示駆動回路Info
- Publication number
- JPH11327530A JPH11327530A JP10132122A JP13212298A JPH11327530A JP H11327530 A JPH11327530 A JP H11327530A JP 10132122 A JP10132122 A JP 10132122A JP 13212298 A JP13212298 A JP 13212298A JP H11327530 A JPH11327530 A JP H11327530A
- Authority
- JP
- Japan
- Prior art keywords
- character
- display
- data
- memory
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 電源投入から定常状態へ至る迄の時間短縮を
図る。 【解決手段】 フラッシュメモリは書き換え可能な特性
を有する為、表示パネルに表示し得るキャラクタの内、
変更の可能性が高いキャラクタを表す表示データはフラ
ッシュメモリに外部装置側から書き込み、一方、変更の
可能性が低いキャラクタを表す表示データは従来と同様
にキャラクタジェネレータＲＯＭに集積回路の製造段階
で書き込む様にすれば良い。この結果、電源投入時にお
ける煩わしい表示データ書き込み動作を省略でき、電源
投入から定常状態までの時間短縮を図ることができる。
図る。 【解決手段】 フラッシュメモリは書き換え可能な特性
を有する為、表示パネルに表示し得るキャラクタの内、
変更の可能性が高いキャラクタを表す表示データはフラ
ッシュメモリに外部装置側から書き込み、一方、変更の
可能性が低いキャラクタを表す表示データは従来と同様
にキャラクタジェネレータＲＯＭに集積回路の製造段階
で書き込む様にすれば良い。この結果、電源投入時にお
ける煩わしい表示データ書き込み動作を省略でき、電源
投入から定常状態までの時間短縮を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示駆動回路に関
する。
する。
【０００２】
【従来の技術】図２は従来の表示駆動回路を示すブロッ
ク図であり、単一の半導体チップ上に集積された形態と
する。
ク図であり、単一の半導体チップ上に集積された形態と
する。
【０００３】図２において、（１）は外部装置（例えば
マイクロコンピュータ）との間でデータ通信を行うイン
ターフェイス回路であり、外部装置から動作許可信号Ｃ
Ｅ、クロック信号ＣＬ、キャラクタ表示の為の各種デー
タＤＩの供給を受ける。先ず、インターフェイス回路
（１）は、外部装置からクロック信号ＣＬに同期して送
信されて来る図２回路を動作させる為の鍵となるアドレ
スデータ（各種データＤＩの先頭データ）が正常値であ
るか否かを判断する。インターフェイス回路（１）は、
アドレスデータが正常値であると判断した時、動作許可
信号ＣＥを「Ｈ」としてクロック信号ＣＬ及びその後の
各種データＤＩの通過を許可し、一方、アドレスデータ
が正常値でないと判断した時、動作許可信号ＣＥを
「Ｈ」としてもクロック信号ＣＬの通過は禁止される。
マイクロコンピュータ）との間でデータ通信を行うイン
ターフェイス回路であり、外部装置から動作許可信号Ｃ
Ｅ、クロック信号ＣＬ、キャラクタ表示の為の各種デー
タＤＩの供給を受ける。先ず、インターフェイス回路
（１）は、外部装置からクロック信号ＣＬに同期して送
信されて来る図２回路を動作させる為の鍵となるアドレ
スデータ（各種データＤＩの先頭データ）が正常値であ
るか否かを判断する。インターフェイス回路（１）は、
アドレスデータが正常値であると判断した時、動作許可
信号ＣＥを「Ｈ」としてクロック信号ＣＬ及びその後の
各種データＤＩの通過を許可し、一方、アドレスデータ
が正常値でないと判断した時、動作許可信号ＣＥを
「Ｈ」としてもクロック信号ＣＬの通過は禁止される。
【０００４】（２）はｎビットのシフトレジスタであ
り、インターフェイス回路（１）からクロック信号ＣＬ
及び各種データＤＩが供給されるものである。即ち、シ
フトレジスタ（２）は、前記アドレスデータが正常の場
合はクロック信号ＣＬに同期した各種データＤＩのシフ
ト動作を行い、一方、前記アドレスデータが正常でシフ
ト動作を終了した場合又は前記アドレスデータが異常の
場合はクロック信号ＣＬの供給が断たれてシフト動作を
停止する。尚、各種データＤＩは、後段の表示ＲＡＭの
書き込みに関する命令コード、アドレスデータ、キャラ
クタコードを含む。
り、インターフェイス回路（１）からクロック信号ＣＬ
及び各種データＤＩが供給されるものである。即ち、シ
フトレジスタ（２）は、前記アドレスデータが正常の場
合はクロック信号ＣＬに同期した各種データＤＩのシフ
ト動作を行い、一方、前記アドレスデータが正常でシフ
ト動作を終了した場合又は前記アドレスデータが異常の
場合はクロック信号ＣＬの供給が断たれてシフト動作を
停止する。尚、各種データＤＩは、後段の表示ＲＡＭの
書き込みに関する命令コード、アドレスデータ、キャラ
クタコードを含む。
【０００５】（３）はキャラクタジェネレータＲＯＭで
あり、表示パネル（図示せず）に表示すべきキャラクタ
を表すキャラクタデータ（例えばフォントが横５Ｘ縦７
ドット）が格納されたものである。尚、キャラクタジェ
ネレータＲＯＭ（３）はマスクＲＯＭ等の不揮発性メモ
リであり、変更の可能性が低いキャラクタデータが集積
回路の製造段階で格納される。（４）はキャラクタジェ
ネレータＲＡＭであり、キャラクタジェネレータＲＯＭ
（３）と同様、表示パネルに表示すべき他のキャラクタ
を表すキャラクタデータが格納されるものである。尚、
キャラクタジェネレータＲＡＭ（４）はＳＲＡＭ等の揮
発性メモリであり、変更の可能性が高いキャラクタデー
タが外部装置からの制御の基で必要に応じてその都度格
納される。（５）は表示ＲＡＭであり、キャラクタジェ
ネレータＲＯＭ（３）及びキャラクタジェネレータＲＡ
Ｍ（４）をアドレス指定する為のキャラクタコードが表
示パネルの各桁に対応するアドレスに格納されるもので
ある。例えば、表示パネルが６４桁の場合、１桁目に対
応する表示ＲＡＭ（５）のアドレスが００Ｈ（Ｈ：ヘキ
サデシマル）ならば６４桁目に対応する表示ＲＡＭ
（５）のアドレスは＋１ずつ加算されて３ＦＨとなる。
あり、表示パネル（図示せず）に表示すべきキャラクタ
を表すキャラクタデータ（例えばフォントが横５Ｘ縦７
ドット）が格納されたものである。尚、キャラクタジェ
ネレータＲＯＭ（３）はマスクＲＯＭ等の不揮発性メモ
リであり、変更の可能性が低いキャラクタデータが集積
回路の製造段階で格納される。（４）はキャラクタジェ
ネレータＲＡＭであり、キャラクタジェネレータＲＯＭ
（３）と同様、表示パネルに表示すべき他のキャラクタ
を表すキャラクタデータが格納されるものである。尚、
キャラクタジェネレータＲＡＭ（４）はＳＲＡＭ等の揮
発性メモリであり、変更の可能性が高いキャラクタデー
タが外部装置からの制御の基で必要に応じてその都度格
納される。（５）は表示ＲＡＭであり、キャラクタジェ
ネレータＲＯＭ（３）及びキャラクタジェネレータＲＡ
Ｍ（４）をアドレス指定する為のキャラクタコードが表
示パネルの各桁に対応するアドレスに格納されるもので
ある。例えば、表示パネルが６４桁の場合、１桁目に対
応する表示ＲＡＭ（５）のアドレスが００Ｈ（Ｈ：ヘキ
サデシマル）ならば６４桁目に対応する表示ＲＡＭ
（５）のアドレスは＋１ずつ加算されて３ＦＨとなる。
【０００６】（６）はキャラクタコードを読み出す為の
アドレスカウンタであり、外部装置からの指示に従い、
表示ＲＡＭ（５）に対し所定ビット数のアドレスデータ
を供給する。
アドレスカウンタであり、外部装置からの指示に従い、
表示ＲＡＭ（５）に対し所定ビット数のアドレスデータ
を供給する。
【０００７】（７）はインストラクションデコーダであ
り、外部装置からインターフェイス回路（１）を介して
シフトレジスタ（２）へ転送されたｎビットデータの内
の命令コードを解読し、その解読結果に従って表示ＲＡ
Ｍ（５）を書き込み状態に設定するものである。シフト
レジスタ（２）に保持されるｎビットデータは表示ＲＡ
Ｍ（５）の１アドレスにキャラクタコードを書き込む為
の情報である。即ち、シフトレジスタ（２）のｎビット
値の内、命令コードはインストラクションデコーダ
（７）に供給され、アドレスデータ及びキャラクタコー
ドは表示ＲＡＭ（５）に供給される。詳しくは、表示Ｒ
ＡＭ（５）は、命令コードの解読結果に従って書き込み
状態となった後、特定の１アドレスに対しキャラクタコ
ードが書き込まれる。従って、表示ＲＡＭ（５）の全ア
ドレス数と同じ回数だけシフトレジスタ（２）にｎビッ
トデータを転送すれば、表示ＲＡＭ（５）の書き換えが
終了する。
り、外部装置からインターフェイス回路（１）を介して
シフトレジスタ（２）へ転送されたｎビットデータの内
の命令コードを解読し、その解読結果に従って表示ＲＡ
Ｍ（５）を書き込み状態に設定するものである。シフト
レジスタ（２）に保持されるｎビットデータは表示ＲＡ
Ｍ（５）の１アドレスにキャラクタコードを書き込む為
の情報である。即ち、シフトレジスタ（２）のｎビット
値の内、命令コードはインストラクションデコーダ
（７）に供給され、アドレスデータ及びキャラクタコー
ドは表示ＲＡＭ（５）に供給される。詳しくは、表示Ｒ
ＡＭ（５）は、命令コードの解読結果に従って書き込み
状態となった後、特定の１アドレスに対しキャラクタコ
ードが書き込まれる。従って、表示ＲＡＭ（５）の全ア
ドレス数と同じ回数だけシフトレジスタ（２）にｎビッ
トデータを転送すれば、表示ＲＡＭ（５）の書き換えが
終了する。
【０００８】さて、表示パネルは、例えば６０本のセグ
メント電極及び８本のコモン電極をマトリクス配置した
ものである。即ち、キャラクタフォントが横５Ｘ縦７ド
ットの場合、表示パネルは１２キャラクタを表示可能と
なる。（８）はラッチ回路であり、表示パネルの横１行
に表示すべき情報を、キャラクタジェネレータＲＯＭ
（３）又はキャラクタジェネレータＲＡＭ（４）から取
り込みラッチするものである。（９）はセグメント駆動
回路であり、出力端子ＳＥＧ１〜ＳＥＧ６０が表示パネ
ルの６０本のセグメント電極と接続され、ラッチ回路
（８）の値に応じて、セグメント電極に対し点灯又は消
灯の為の駆動信号を出力するものである。（１０）はコ
モン駆動回路であり、出力端子ＣＯＭ１〜ＣＯＭ８が表
示パネルの８本のコモン電極と接続され、セグメント電
極を活性化する為の駆動信号を予め定められた周波数で
順次出力するものである。（１１）はタイミング信号発
生回路であり、各ブロックを同期させ、表示パネルにキ
ャラクタ情報を確実に表示させるものである。
メント電極及び８本のコモン電極をマトリクス配置した
ものである。即ち、キャラクタフォントが横５Ｘ縦７ド
ットの場合、表示パネルは１２キャラクタを表示可能と
なる。（８）はラッチ回路であり、表示パネルの横１行
に表示すべき情報を、キャラクタジェネレータＲＯＭ
（３）又はキャラクタジェネレータＲＡＭ（４）から取
り込みラッチするものである。（９）はセグメント駆動
回路であり、出力端子ＳＥＧ１〜ＳＥＧ６０が表示パネ
ルの６０本のセグメント電極と接続され、ラッチ回路
（８）の値に応じて、セグメント電極に対し点灯又は消
灯の為の駆動信号を出力するものである。（１０）はコ
モン駆動回路であり、出力端子ＣＯＭ１〜ＣＯＭ８が表
示パネルの８本のコモン電極と接続され、セグメント電
極を活性化する為の駆動信号を予め定められた周波数で
順次出力するものである。（１１）はタイミング信号発
生回路であり、各ブロックを同期させ、表示パネルにキ
ャラクタ情報を確実に表示させるものである。
【０００９】
【発明が解決しようとする課題】しかしながら、キャラ
クタジェネレータＲＡＭ（４）は揮発性の特性を有する
ＳＲＡＭ等で構成されている為、キャラクタジェネレー
タＲＡＭ（４）の内容は電源の遮断に伴い不定となって
しまう。従って、電源投入時の初期設定動作として、外
部装置からの指示の基でキャラクタジェネレータＲＡＭ
（４）の書き込み動作を必ず実行しなければならない
為、電源投入から定常状態に至る迄の時間が長くなる問
題があった。
クタジェネレータＲＡＭ（４）は揮発性の特性を有する
ＳＲＡＭ等で構成されている為、キャラクタジェネレー
タＲＡＭ（４）の内容は電源の遮断に伴い不定となって
しまう。従って、電源投入時の初期設定動作として、外
部装置からの指示の基でキャラクタジェネレータＲＡＭ
（４）の書き込み動作を必ず実行しなければならない
為、電源投入から定常状態に至る迄の時間が長くなる問
題があった。
【００１０】そこで、本発明は、電源投入から定常状態
に至る迄の時間を短縮でき、更に外部装置の負担を軽減
できる表示駆動回路を提供することを目的とする。
に至る迄の時間を短縮でき、更に外部装置の負担を軽減
できる表示駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は前記問題点を解
決する為に成されたものであり、表示パネルに表示し得
る全キャラクタの内、変更の可能性が高いキャラクタを
表す表示データが格納される第１メモリ手段と、変更の
可能性が低いキャラクタを表す表示データが格納される
第２メモリ手段と、前記第１又は第２メモリ手段をアド
レス指定するアドレス手段と、前記第１又は第２メモリ
手段からの読み出しデータに基づいて前記表示パネルに
キャラクタ表示を行う駆動手段と、を有する表示駆動回
路において、前記第１メモリ手段を、データの書き換え
が可能な不揮発性メモリとしたことを特徴とする。特
に、前記不揮発性メモリは、データの一括又は部分的な
電気消去及びデータの書き込み読み出しが可能な特性を
有するフラッシュメモリであることを特徴とする。
決する為に成されたものであり、表示パネルに表示し得
る全キャラクタの内、変更の可能性が高いキャラクタを
表す表示データが格納される第１メモリ手段と、変更の
可能性が低いキャラクタを表す表示データが格納される
第２メモリ手段と、前記第１又は第２メモリ手段をアド
レス指定するアドレス手段と、前記第１又は第２メモリ
手段からの読み出しデータに基づいて前記表示パネルに
キャラクタ表示を行う駆動手段と、を有する表示駆動回
路において、前記第１メモリ手段を、データの書き換え
が可能な不揮発性メモリとしたことを特徴とする。特
に、前記不揮発性メモリは、データの一括又は部分的な
電気消去及びデータの書き込み読み出しが可能な特性を
有するフラッシュメモリであることを特徴とする。
【００１２】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１３】図１は本発明の表示駆動回路を示すブロッ
ク図である。尚、図１において図２と同一ブロックにつ
いては同一番号を記すと共にその説明を省略する。
ク図である。尚、図１において図２と同一ブロックにつ
いては同一番号を記すと共にその説明を省略する。
【００１４】図１において、（１２）はフラッシュメモ
リであり、データを一括又は部分的に電気消去でき更に
データを書き込み及び読み出しできる不揮発性の特性を
有する。フラッシュメモリ（１２）は図２に示す揮発性
の特性を有するキャラクタジェネレータＲＡＭ（４）と
置換されるものであり、キャラクタジェネレータＲＡＭ
（４）と同等の記憶容量を有する。フラッシュメモリ
（１２）は書き換え可能な特性を有する為、表示パネル
に表示し得るキャラクタの内、変更の可能性が高いキャ
ラクタを表す表示データはフラッシュメモリ（１２）に
外部装置側から書き込み、一方、変更の可能性が低いキ
ャラクタを表す表示データは従来と同様にキャラクタジ
ェネレータＲＯＭ（５）に集積回路の製造段階で書き込
む様にすれば良い。
リであり、データを一括又は部分的に電気消去でき更に
データを書き込み及び読み出しできる不揮発性の特性を
有する。フラッシュメモリ（１２）は図２に示す揮発性
の特性を有するキャラクタジェネレータＲＡＭ（４）と
置換されるものであり、キャラクタジェネレータＲＡＭ
（４）と同等の記憶容量を有する。フラッシュメモリ
（１２）は書き換え可能な特性を有する為、表示パネル
に表示し得るキャラクタの内、変更の可能性が高いキャ
ラクタを表す表示データはフラッシュメモリ（１２）に
外部装置側から書き込み、一方、変更の可能性が低いキ
ャラクタを表す表示データは従来と同様にキャラクタジ
ェネレータＲＯＭ（５）に集積回路の製造段階で書き込
む様にすれば良い。
【００１５】従って、フラッシュメモリ（１２）に表示
データを１度書き込んでしまえば、電源が遮断した場合
であってもフラッシュメモリ（１２）の内容は消えない
為、電源投入時の初期設定動作の１つであった、変更の
可能性が高いキャラクタを表す表示データを書き込むと
いう煩わしい動作が省略され、この結果、電源投入から
定常状態へ至る迄の時間を短縮でき更に外部装置の負担
も軽減できることになる。
データを１度書き込んでしまえば、電源が遮断した場合
であってもフラッシュメモリ（１２）の内容は消えない
為、電源投入時の初期設定動作の１つであった、変更の
可能性が高いキャラクタを表す表示データを書き込むと
いう煩わしい動作が省略され、この結果、電源投入から
定常状態へ至る迄の時間を短縮でき更に外部装置の負担
も軽減できることになる。
【００１６】また、表示内容等の変更に伴い、一部の表
示データを変更する場合であっても、変更の可能性が高
いキャラクタを表す表示データはフラッシュメモリ（１
２）に書き込む様にしている為、フラッシュメモリ（１
２）の内容を新たに１度だけ書き換えるだけで済む。
示データを変更する場合であっても、変更の可能性が高
いキャラクタを表す表示データはフラッシュメモリ（１
２）に書き込む様にしている為、フラッシュメモリ（１
２）の内容を新たに１度だけ書き換えるだけで済む。
【００１７】
【発明の効果】本発明によれば、フラッシュメモリに表
示データを１度書き込んでしまえば、電源が遮断した場
合であってもフラッシュメモリの内容は消えない為、電
源投入時の初期設定動作の１つであった、変更の可能性
が高いキャラクタを表す表示データを書き込むという煩
わしい動作が省略され、この結果、電源投入から定常状
態へ至る迄の時間を短縮でき更に外部装置の負担も軽減
できることになる。
示データを１度書き込んでしまえば、電源が遮断した場
合であってもフラッシュメモリの内容は消えない為、電
源投入時の初期設定動作の１つであった、変更の可能性
が高いキャラクタを表す表示データを書き込むという煩
わしい動作が省略され、この結果、電源投入から定常状
態へ至る迄の時間を短縮でき更に外部装置の負担も軽減
できることになる。
【００１８】更に、表示内容等の変更に伴い、一部の表
示データを変更する場合であっても、変更の可能性が高
いキャラクタを表す表示データはフラッシュメモリに書
き込む様にしている為、フラッシュメモリの内容を新た
に１度だけ書き換えるだけで済む等の利点が得られる。
示データを変更する場合であっても、変更の可能性が高
いキャラクタを表す表示データはフラッシュメモリに書
き込む様にしている為、フラッシュメモリの内容を新た
に１度だけ書き換えるだけで済む等の利点が得られる。
【図１】本発明の表示駆動回路を示すブロック図であ
る。
る。
【図２】従来の表示駆動回路を示すブロック図である。
（３）キャラクタジェネレータＲＯＭ （５） 表示ＲＡＭ （９） セグメント駆動回路 （１０） コモン駆動回路 （１２） フラッシュメモリ
Claims (2)
- 【請求項１】 表示パネルに表示し得る全キャラクタの
内、変更の可能性が高いキャラクタを表す表示データが
格納される第１メモリ手段と、変更の可能性が低いキャ
ラクタを表す表示データが格納される第２メモリ手段
と、前記第１又は第２メモリ手段をアドレス指定するア
ドレス手段と、前記第１又は第２メモリ手段からの読み
出しデータに基づいて前記表示パネルにキャラクタ表示
を行う駆動手段と、を有する表示駆動回路において、 前記第１メモリ手段を、データの書き換えが可能な不揮
発性メモリとしたことを特徴とする表示駆動回路。 - 【請求項２】 前記不揮発性メモリは、データの一括又
は部分的な電気消去及びデータの書き込み読み出しが可
能な特性を有するフラッシュメモリであることを特徴と
する請求項１記載の表示駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132122A JPH11327530A (ja) | 1998-05-14 | 1998-05-14 | 表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132122A JPH11327530A (ja) | 1998-05-14 | 1998-05-14 | 表示駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11327530A true JPH11327530A (ja) | 1999-11-26 |
Family
ID=15073932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132122A Pending JPH11327530A (ja) | 1998-05-14 | 1998-05-14 | 表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11327530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002297080A (ja) * | 2001-03-30 | 2002-10-09 | Sanyo Electric Co Ltd | 表示駆動回路 |
-
1998
- 1998-05-14 JP JP10132122A patent/JPH11327530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002297080A (ja) * | 2001-03-30 | 2002-10-09 | Sanyo Electric Co Ltd | 表示駆動回路 |
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