JP2517371B2

JP2517371B2 - マイクロコンピュ―タの表示装置

Info

Publication number: JP2517371B2
Application number: JP63284476A
Authority: JP
Inventors: 博小山
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1988-11-10
Filing date: 1988-11-10
Publication date: 1996-07-24
Anticipated expiration: 2011-07-24
Also published as: JPH02130589A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、マイクロコンピュータの表示装置に関する
ものである。

（ロ）従来の技術従来、表示用RAMを内蔵した１チップマイクロコンピ
ュータにおいて、該表示用RAMには、コモン電極及びセ
グメント電極をドットマトリクス状に配置した液晶表示
回路（LCD）に表示される文字の文字データが記憶され
ており、また表示用RAMの読み出し側は液晶表示回路の
セグメント電極を駆動するセグメント駆動回路の入力側
とダイレクトに接続されている。

そして、液晶表示回路の各コモン電極がコモン駆動回
路によって順次選択される夫々の場合において、CPUに
よってアクセスされた表示用RAMの所定アドレスに、該C
PUからの文字データが書き込まれると、該文字データは
表示用RAMから何もすることなく自動的に読み出されて
セグメント駆動回路に印加され、該文字データに基づく
セグメント電極がセグメント駆動回路によって選択され
ることになる。以上より液晶表示回路に文字表示が為さ
れることになる。

（ハ）発明が解決しようとする課題しかしながら前記従来の技術の場合、１チップマイク
ロコンピュータ内部において、コモン駆動回路及びセグ
メント駆動回路は、外部の液晶表示回路と接続される関
係上、チップ周辺に固定配置されており、更に前記した
様に表示用RAMはセグメント駆動回路とダイレクトに接
続されている。従って１チップ上において、表示用RAM
をセグメント駆動回路の近傍に、即ち１チップ上におけ
る絶対的な固定位置に配置せざるを得ず、これより表示
用RAMの自由なパターンレイアウトが困難となる問題点
があった。

また表示用RAMとセグメント駆動回路との間に表示デ
ータラッチ回路を介在させた場合、即ち表示用RAMから
の表示データを該表示データラッチ回路にラッチし、該
表示データラッチ回路からのラッチデータをセグメント
駆動回路に印加する様にした場合、表示用RAMとセグメ
ント駆動回路との直接接続が解除されることから、１チ
ップ上における表示用RAMの配置については、自由なパ
ターンレイアウトが可能となる。ところがこの場合、CP
Uによる負担を軽減する為に、表示用RAMの書き込みアド
レスの指定のみをCPUによって行ない、該表示用RAMの読
み出しアドレスの指定は新たに液晶コントローラによっ
て行なわなければならない。そこで表示用RAMにシング
ルポートを使用してしまうと、表示用RAMの書き込み／
読み出しを同時に行なうことができないことから、液晶
表示回路に文字表示を行なうのに時間の遅れが生じ、ま
たアドレス値に拘らず、表示用RAMの書き込みアドレス
及び読み出しアドレスのアクセスを競合した時、液晶表
示回路による文字表示にちらつきが生じてしまう等の問
題点があった。

（ニ）課題を解決するための手段本発明は前記問題点を解決するために為されたもので
あり、コモン電極及びセグメント電極をドットマトリク
ス状に配置した液晶表示回路の前記コモン電極を駆動す
るコモン駆動回路と、前記液晶表示回路のセグメント電
極を駆動するセグメント駆動回路と、前記各コモン電極
のドットに対応する表示データを記憶し、該表示データ
を前記セグメント駆動回路に印加する表示データ記憶手
段と、前記コモン駆動回路の駆動タイミング及び前記表
示データ記憶手段の動作タイミングを制御する液晶表示
制御回路と、マイクロコンピュータの動作を制御するた
めのCPUと、前記CPUによって所定アドレスをアクセスさ
れると共に、前記CPUによるアクセスのタイミングとは
非同期で前記液晶表示制御回路によって所定アドレスを
アクセスされるデュアルポート表示用RAMとを備え、前
記CPUによってアクセスされた前記デュアルポート表示
用RAMの所定アドレスに、前記CPUからの表示データを書
き込み、前記液晶表示制御回路によってアクセスされた
前記デュアルポート表示用RAMの所定アドレスから、前
記表示データを読み出して前記表示データ記憶手段に記
憶させることを特徴としたマイクロコンピュータの表示
装置である。

（ホ）作用本発明は、マイクロコンピュータの表示装置に設けて
以下の如く有効である。即ち前記（ニ）項記載の手段に
おいて、表示用RAMはデュアルポートで構成されてい
て、CPU及び液晶表示制御回路が該表示用RAMの所定アド
レスを非同期でアクセスできる様になっている。更にこ
のデュアルポート表示用RAMから読み出された表示デー
タは表示データ記憶手段を介してセグメント駆動回路に
印加される様になっている。

従って１チップ上において、表示用RAMをセグメント
駆動回路の近傍に配置することが不要となって、表示用
RAMの自由なパターンレイアウトが可能となる。更に表
示用RAMの書き込みアドレス及び読み出しアドレスを非
同期にアクセスできることによって、液晶表示回路によ
る文字表示が迅速に行なわれると共に、該液晶表示回路
による文字表示のちらつきが解消されることになる。

（ヘ）実施例本発明の詳細を図示の実施例に基づいて具体的に説明
する。

第１図は本発明のマイクロコンピュータの表示装置を
示すブロック図、第２図は第１図におけるデュアルポー
ト表示用RAMの１ビット分を示す回路図である。

第１図について符号及び構成を説明すると、（１）は
CPU、（２）は40×８ビットのデュアルポートの表示用R
AMであり、該表示用RAM（２）にデータを書き込む場
合、前記CPU（１）によって前記表示用RAM（２）の所定
アドレスを指定し、前記CPU（１）によって前記表示用R
AM（２）の指定アドレスにデータを書き込めばよく、ま
た該表示用RAM（２）からデータを読み出す場合、前述
と同様に前記CPU（１）によって前記表示用RAM（２）の
所定アドレスを指定し、該表示用RAM（２）の指定アド
レスからデータを読み出し、該読み出しデータに基づい
て前記CPU（１）の動作を制御すればよい。（３）は１
チップのマイクロコンピュータに外付けされる液晶表示
回路（LCD）であり、該液晶表示回路（３）は横40ドッ
ト×縦８ドットのドットマトリクスより成るものとす
る。（４）はキャラクタジェネレータ用ROMであり、該
キャラクタジェネレータ用ROM（４）に記憶される文字
パターンの内容はマスクオプションによってユーザーに
開放されており、最大横５ドット×縦７ドットの文字フ
ォントの任意文字パターンがマスクによって該キャラク
タジェネレータ用ROM（４）に160種類設定できるものと
する。（５）は液晶表示制御回路であり、ここで前記表
示用RAM（２）に８ビット毎の文字コードが記憶されて
いる場合、該液晶表示制御回路（５）によって前記表示
用RAM（２）の所定アドレスが前記CPU（１）によるアド
レス指定とは非同期に指定されると、該指定アドレスに
対応する８ビットの文字コードが前記表示用RAM（２）
から読み出され、更に該液晶表示制御回路（５）によっ
て前記文字コードに対応する前記キャラクタジェネレー
タ用ROM（４）の所定アドレスが指定されると、詳細す
れば前記キャラクタジェネレータ用ROM（４）の所定ア
ドレスに設定されている文字パターンの縦方向が最大７
ドット分順次指定されると、前記文字コードが前記キャ
ラクタジェネレータ用ROM（４）によってドットパター
ンに展開される。

一点鎖線の（６）は、ANDゲート（７）（８）及びOR
ゲート（９）より成る切換ゲートであり、前記液晶表示
制御回路（５）から出力される切換信号によって切り換
えられる。即ち前記表示用RAM（２）に記憶されている
１ビットのデータが前記液晶表示回路（３）の１ドット
分の点灯／消灯に対応する様に、該表示用RAM（２）に
データが記憶されているグラフィックモードの場合、前
記液晶表示制御回路（５）からの「１」の切換信号によ
って前記ANDゲート（７）を動作させると共に前記ANDゲ
ート（８）を遮断状態とする。また前述した様に前記表
示用RAM（２）に８ビット毎の文字コードが記憶されて
いるキャラクタモードの場合、前記液晶表示制御回路
（５）からの「０」の切換信号によって前記ANDゲート
（８）を動作させると共に前記ANDゲート（７）を遮断
する。尚、前記表示用RAM（２）から読み出されるデー
タはパラレル８ビットであることから、グラフィックモ
ードで使用される前記ANDゲート（７）は８個必要であ
り、且つ前記キャラクタジェネレータ用ROM（４）から
１度に読み出される最大データ数は文字パターンの横５
ドットに対応するパラレル５ビットであることから、キ
ャラクタモードで使用される前記ANDゲート（８）は５
個必要であり、即ち両者より前記切換ゲート（６）は８
個設けられていることになる（但し、図面には前記切換
ゲート（６）は１個しか示されていない）。そしてグラ
フィックモードで使用される８個の前記ANDゲート
（７）の合計８入力端子は前記表示用RAM（２）の読み
出し側とパラレル接続されており、またキャラクタモー
ドで使用される５個の前記ANDゲート（８）の合計５入
力端子は前記キャラクタジェネレータ用ROM（４）の読
み出し側とパラレル接続されている。

一点鎖線の（15）は表示データ記憶手段であり、該表
示データ記憶手段は、後述のパラレル／シリアル変換回
路（10）、シフトレジスタ（11）、及び表示データラッ
チ回路（12）より構成される。（10）は前述したパラレ
ル／シリアル変換回路であり、該パラレル／シリアル変
換回路（10）の入力側は、８個の前記切換ゲート（６）
内部の８個の前記ORゲート（９）の合計８出力端子とパ
ラレル接続されている。そして前記切換ゲート（６）を
介した前記表示用RAM（２）からの８ビットデータ出力
又は前記キャラクタジェネレータ用ROM（４）からの５
ビットデータ出力は、前記液晶表示制御回路（５）から
のタイミング制御信号に基づいて該パラレル／シリアル
変換回路（10）に取り込まれる。（11）は前述した40ビ
ットのシフトレジスタであり、該シフトレジスタ（11）
には、前記パラレル／シリアル変換回路（10）から出力
された、前記液晶表示回路（３）の横40ドットを点灯／
消灯するための40ビットのシリアルデータ、即ち前記液
晶表示回路（３）の１行分の表示量が、前記液晶表示制
御回路（５）からのクロック信号CLK1に基づいてセット
される。（12）は40ビットの表示データラッチ回路であ
り、該表示データラッチ回路（12）に前記液晶表示制御
回路（５）からのクロック信号CLK2が印加されると、即
ち前記シフトレジスタ（11）への40ビット分のシリアル
データの転送が終了した後にクロック信号CLK2が発生す
ると、前記シフトレジスタ（11）にセットされていた40
ビットのデータは該表示データラッチ回路（12）にラッ
チされることになる。（13）はセグメント駆動回路であ
り、該セグメント駆動回路（13）は、前記表示データラ
ッチ回路（12）のラッチデータに基づいて前記液晶表示
回路（３）の縦40本のセグメント電極の何れかを駆動す
る。（14）はコモン駆動回路であり、該コモン駆動回路
（14）は、前記液晶表示制御回路（５）からの制御出力
に基づいて前記液晶表示回路（３）の横８本のコモン電
極の何れかを駆動する。以上の構成によって前記液晶表
示回路（３）に表示が為されることになる。

次に第２図に示す表示用RAM（２）の１ビット分につ
いて符号及び構成を説明すると、（16）は入出力ポー
ト、（17）は入出力制御回路であり、該入出力制御回路
（17）にはWE1（書き込み制御信号）及びOE1（出力制御
信号）が印加される。即ち前記入出力ポート（16）を入
力状態とするには、WE1＝「１」且つOE1＝「０」とすれ
ばよく、また前記入出力ポート（16）を出力状態とする
には、WE1＝「０」且つOE1＝「１」とすればよい。（1
8）はセンスアンプであり、相補型のビット線BL1,▲
▼が該センスアンプ（18）と接続されている。（1
9）はアドレスデコーダであり、該アドレスデコーダ（1
9）は前記CPU（１）からのアドレスデータをデコード
し、また該アドレスデコーダ（19）にはワード線WL1が
接続されている。一転鎖線の（20）はメモリセルであ
り、該メモリセル（20）は双方の入出力端子同士が接続
されたインバータ（21）（22）より成る。（23）はMOS
トランジスタであり、該MOSトランジスタ（23）のゲー
トは前記ワード線WL1と接続され、ドレイン・ソース路
の一端は前記ビット線BL1と接続され、該ドレイン・ソ
ース路の他端は前記メモリセル（20）の一方の入出力端
子と接続されている。（24）はMOSトランジスタであ
り、該MOSトランジスタ（24）のゲートは前記ワード線W
L1と接続され、ドレイン・ソース路の一端は前記ビット
線▲▼と接続され、該ドレイン・ソース路の他端
は前記メモリセル（20）の他方の入出力端子と接続され
ている。

そして前記表示用RAM（２）の書き込みアドレスが前
記CPU（１）によってアクセスされ、即ち前記CPU（１）
からのアドレスデータが前記アドレスデコーダ（19）に
よって解読されて前記ワード線WL1が選択され、且つ前
記入出力ポート（16）が入力状態となると、前記CPU
（１）から該入出力ポート（16）に印加された８ビット
の内の１ビット分のデータが前記入出力制御回路（17）
を介した前記センスアンプ（18）によって増幅され、該
センスアンプ（18）から前記ビット線BL1に重畳した１
ビット分のデータは前記MOSトランジスタ（23）を介し
て前記メモリセル（20）の一方の入出力端子に印加さ
れ、同様に前記センスアンプ（18）から前記ビット線▲
▼に重畳した１ビット分の反転データは前記MOS
トランジスタ（24）を介して前記メモリセル（20）の他
方の入出力端子に印加され、これより該メモリセル（2
0）に１ビット分のデータが記憶されたことになる。ま
た前記表示用RAM（２）の読み出しアドレスが前記CPU
（１）によってアクセスされて前記ワード線WL1が選択
され、且つ前記入出力ポート（16）が出力状態になる
と、前記メモリセル（20）に記憶されている１ビット分
のデータが前記MOSトランジスタ（23）（24）を介して
前記センスアンプ（18）によって増幅され、その後前記
入出力制御回路（17）を介して前記入出力ポート（16）
から出力されることになる。

また同様に（25）は入出力ポート、（26）は入出力制
御回路であり、該入出力制御回路（26）にはWE2（書き
込み制御信号）及びOE2（出力制御信号）が印加され
る。ここで前記入出力ポート（25）を読み出し専用とし
て使用することから、WE2＝「０」且つOE2＝「１」とす
る。（27）はセンスアンプであり、ビット線BL2,▲
▼が該センスアンプ（27）と接続されている。（28）
はアドレスデコーダであり、該アドレスデコーダ（28）
は前記液晶表示制御回路（５）からのアドレスデータを
デコードし、また該アドレスデコーダ（28）にはワード
線WL2が接続されている。（29）はMOSトランジスタであ
り、該MOSトランジスタ（29）のゲートは前記ワード線W
L2と接続され、ドレイン・ソース路の一端は前記ビット
線BL2と接続され、該ドレイン・ソース路の他端は前記
メモリセル（20）の一方の入出力端子と接続されてい
る。（30）はMOSトランジスタであり、該MOSトランジス
タ（30）のゲートは前記ワード線WL2と接続され、ドレ
イン・ソース路の一端は前記ビット線▲▼と接続
され、該ドレイン・ソース路の他端は前記メモリセル
（20）の他方の入出力端子と接続されている。

そして前記表示用RAM（２）の読み出しアドレスが前
記液晶表示制御回路（５）によってアクセスされてワー
ド線WL2が選択されると、前記メモリセル（20）に記憶
されている１ビット分のデータが前記MOSトランジスタ
（29）（30）を介して前記センスアンプ（27）によって
増幅され、その後前記入出力制御回路（26）を介して前
記入出力ポート（25）から出力され、後段の表示データ
記憶手段（15）に記憶されることになる。

尚、アドレスデコーダ（19）（28）は８ビット分づつ
のデータをデコードできるものとし、またWE1及びOE1は
８ビット分の入出力制御回路（17）の共通印加されるも
のとし、同様にWE2及びOE2も８ビット分の入出力制御回
路（26）に共通印加されているものとする。

以上より表示用RAM（２）がデュアルポートで構成さ
れていて、CPU（１）及び液晶表示制御回路（５）が表
示用RAM（２）の所定アドレスを非同期でアクセスでき
ることから、液晶表示回路（３）による文字表示が迅速
に行なわれると共に、該液晶表示回路（３）による文字
表示のちらつきが解消されることになる。例えば液晶表
示回路（３）において、表示文字が右から左へ流れて逐
次表示の変わるスクロール表示等においては、表示用RA
M（２）の内容を常に書き換えなければならない。そこ
でシングルポート表示用RAMでは液晶表示制御回路
（５）の制御タイミングを考慮したプログラムによって
該表示用RAMの内容を書き換えなければならないことか
ら、プログラムステップが煩雑になってしまっていた
が、この点に関しても、本発明でデュアルポートの表示
用RAM（２）を使用することによって、液晶表示制御回
路（５）の制御タイミングを無視して該表示用RAM
（２）の表示データの書き換えが行なえ、これよりプロ
グラムステップが簡単となる。

また表示用RAM（２）及びセグメント駆動回路（13）
はダイレクトには接続されないことから、１チップ上に
おいて、表示用RAM（２）をセグメント駆動回路（13）
近傍に配置することが不要となり、表示用RAM（２）の
自由なパターンレイアウトが可能になる。

（ト）発明の効果本発明によれば、表示用RAMがデュアルポートで構成
されていて、CPU及び液晶表示制御回路が該表示用RAMの
所定アドレスを非同期でアクセスできることから、液晶
表示回路による文字表示が迅速に行なわれると共に、該
液晶表示回路による文字表示のちらつきが解消されるこ
とになる。また液晶表示制御回路の制御タイミングに関
係なく、表示用RAMのデータの書き換えを行なえること
から、該表示用RAMにデータを書き込ませるプログラム
ステップが簡単となる。更に、表示用RAM及びセグメン
ト駆動回路間に表示データ記憶手段を介在させたことか
ら、１チップ上において、表示用RAMをセグメント駆動
回路近傍に配置することが不要となり、これより表示用
RAMの自由なパターンレイアウトが可能となる等の利点
が得られる。

【図面の簡単な説明】

第１図は本発明のマイクロコンピュータの表示装置を示
すブロック図、第２図は第１図におけるデュアルポート
表示用RAMの１ビット分を示す回路図である。（１）……CPU、（２）……表示用RAM、（５）……液晶
表示制御回路、（13）……セグメント駆動回路、（14）
……コモン駆動回路、（15）……表示データ記憶手段。

Claims

(57)【特許請求の範囲】

【請求項１】コモン電極及びセグメント電極をドットマ
トリクス状に配置した液晶表示回路の前記コモン電極を
駆動するコモン駆動回路と、前記液晶表示回路のセグメント電極を駆動するセグメン
ト駆動回路と、前記各コモン電極のドットに対応する表示データを記憶
し、該表示データを前記セグメント駆動回路に印加する
表示データ記憶手段と、前記コモン駆動回路の駆動タイミング及び前記表示デー
タ記憶手段の動作タイミングを制御する液晶表示制御回
路と、マイクロコンピュータの動作を制御するためのCPUと、前記CPUによって所定アドレスをアクセスされると共
に、前記CPUによるアクセスのタイミングとは非同期で
前記液晶表示制御回路によって所定アドレスをアクセス
されるデュアルポート表示用RAMとを備え、前記CPUによってアクセスされた前記デュアルポート表
示用RAMの所定アドレスに、前記CPUからの表示データを
書き込み、前記液晶表示制御回路によってアクセスされ
た前記デュアルポート表示用RAMの所定アドレスから、
前記表示データを読み出して前記表示データ記憶手段に
記憶させることを特徴としたマイクロコンピュータの表
示装置。
【請求項２】前記表示データ記憶手段は、前記表示用RAMから読み出された表示データをパラレル
／シリアル変換するパラレル／シリアル変換回路と、該パラレル／シリアル変換回路からシリアル出力された
表示データが、前記各コモン電極のドットと等しいビッ
ト数だけシリアル入力されるシフトレジスタと、該シフトレジスタからパラレル出力された表示データを
ラッチし、該ラッチデータを前記セグメント駆動回路に
印加する表示データラッチ回路と、より成ることを特徴とした請求項（１）記載のマイクロ
コンピュータの表示装置。