JPS617884A

JPS617884A - デ−タ処理装置

Info

Publication number: JPS617884A
Application number: JP59127365A
Authority: JP
Inventors: 室井　克巳
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1984-06-22
Filing date: 1984-06-22
Publication date: 1986-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、マイクロプログラム制御方式のデータ処理
装置に関する。

〔従来技術〕

近年、電子時計においてもマイクロプログラム制御方式
でデータを処理し、かつドツトマトリックス表示装置を
用いたものが知られている。この種の電子時計において
は、ドツトマトリックス表示装置でデータを下から上へ
スクロール表示することが行なわれている。

この場合、例えば、第１図に示す如く、ドツトマトリッ
クス表示装置１の表示１ドツトに対応して１ピツトの表
示用ＲＡＭ（ランダム・アクセス・メモリ）２が設けら
れている。この場合、表示用ＲＡＭ２には、上側の８×
５０表示ドツトに対応して８×５０ビツトのメモリ２人
と、下側の８×３０表示ドツトに対応して８×３０ビツ
トのメモリ２Ｂｆｆｉ設け、１列８ビツトで１デジツト
のデータ（Ｄｏ　−Ｄｔ　　）として取扱い、スクロー
ル表示時に下側のメモリ２Ｂの８ビツトデータを上側の
メモリ２人に１ピツトずつシフトして対応する列アドレ
スに転送するよう圧している。而して、表示用ＲＡＭ２
の内容を読み出して表示駆動回路３に送り、ドツトマト
リックス表示装置１で下から上へとデータを転送するよ
うにしている。

このような場合、例えば、第１図で示す如く、Ａ、ＬＭ
（アラーム）モード、ＤＵＡＬ（別時計）モード、ＴＭ
Ｒ（タイマー）モード、ＣＲＯ（クロノグラフ）モード
、Ｔ、ＡＰ（ラップ）モードを指示表示するためのモー
ド表示だけは、スクロール表示時に移動させないように
するために、次のような処理が必要であった。いま、メ
モ１Ｊ２Ｂの列アドレスｒ１００Ｊのデータをメモリ２
Ａの列アドレスｒｏｏｏＪに転送するものとすると、列
アドレス「１００」の８ビツトデータとｒ’　ｏ　ｏ　
。

０００−０１　ＪとのＡＮＤ　（論理積）を取り、この
ＡＮＤ出力をＡレジスタにセットしたのち、列アドレス
「１００」の８ピットデータｆ、最下位ビット側に１ビ
ツトシフトする。そして、列アドレス「０００」とｒｏ
ｏｏｏｏｏｏｌ」とのＡＮＤ（論理積）を取り、このＡ
ＮＤ出力をＢレジスタにセットする。続いて、列アドレ
スｒ００’ＤＪの８ビツトデータをその最下位ビット側
に１ピツトシフトすると共に、このシフトした内容とＡ
レジスタの・内容とのＯＲ（論理和）を取り、更に、と
のオア出力とＢレジスタの内容とのＯＲ（論理和）を取
り、このＯＲ出力を列アドレスｒｏｏｏＪにセットする
処理が必要であった。

１〔従来技術の問題点〕しかしながら、マイクロプログラム制御方式の電子時計
では、消費電力の都合上、基本周波数は３２＋ｌｚ程度
である為、データの転送速度が遅くなり、したがって、
スクロール表示の処理時間が遅くなり、表示がちらつい
て表示品質が劣化するという難点があった。

〔発明の目的〕

この発明は、上述した事情を背景になされたもので、そ
の目的とするところは、データ転送速度を大幅に速くす
ることができるデータ処理装置を提供することにある。

〔発明の要点〕

この発明は、上述した目的を達成するために、マイクロ
プログラム制御方式のデータ処理装置において、複数ビ
ットのデータを記憶する記憶部と、この記憶部のデーレ
が転送されるレジスタとを有し、このレジスタの所定ビ
ットのデータを所定ビットのデータとして出力すると共
に、前記レジスタの前記所定ビット以外のビットめデー
タを隣接するビットのデータとして出力し、これら出力
された夫々のデータを前記記憶部へ書き込むことにより
、データの転送をマイクロプログラム処理とは別個に処
理するようにした点を要旨とするものである。

【実施例〕

以下、この発明を第２図乃至第７図に示す一実施例に基
づいて具体的に説明する。第２図は、電子時計のシステ
ム構成図で、この電子時計は、８ビット並列処理可能な
マイクロプログラム制御方式で動作するものである。Ｒ
ＯＭ（リード・オンリ・メモリ）１１には、この電子時
計の動作を制御するためのアドレス、データ、命令コー
ドが記憶されており、２４ビツトのデータを並列出力し
、ラッチ１２に取り込まれる。このラッチ１２から８ビ
ット並列出力されるアドレス、デーぞは、対応するゲー
ト回路ＧＨＩ　ＧＨから送出されたのち、同一のデータ
バスを介して各回路、例えば、ステップカウンタ１３、
アドレスＸレジスタ１４、アドレスＸレジスタ１５に対
応するゲート回路Ｇ３゜Ｇ、、Ｇ、−を介してに送られ
る。また、ラッチ１２から・８ピット並列出力される命
令コードは、命令デコーダ１６に供給されて解読され、
各回路およびゲート回路に夫々制御信号’　”’　（１
％転送命令Ｎ（Ｎ　Ｏｍ　ａｌ　）、Ｒ（、Ｒ５ｈｉｆ
ｔ）、Ｌ（ＬＳｈｔｒｔ）、ｘを与える。

ステップカウンタ１３は、同一演算を繰り返す場合の演
算回数を記憶すると共に、この演算処理−回の処理時間
を周期とするパルス信号を発生し、このパルス信号が発
生される毎に演算回数を減算してゆき、その値がゼロに
なった際に、ＲＯＭ１１のネクストアドレスを記憶する
アドレスＸレジスタ１７にゼロ検出信号を、出力してア
ドレスを変更して次の処理に移行させるようになってい
る。

アドレスＸレジスタ１４、アドレスＹレジスタ１５は、
ＲＯＭＩ　１から出力されるアドレスを記憶するだめの
レジスタで、とのＸ、Ｙレジスタに記憶されたアドレス
は、対応するゲート回路Ｇ、。

Ｇ７を介して送出されると共に夫々ゲート回路Ｇ８を介
してＲＡＭ１８のアドレス入力端ＡＤに与えられ、ＲＡ
Ｍ１８の所定の番地をアドレス指定する。

ＲＡＭ１８には、時刻データや他の機能のデータを記憶
しておく記憶部を有する他、第１図で示した表示用ＲＡ
Ｍ（表示バッファ）１８Ａが設けられている。ＲＡＭ１
８はアドレスＸレジスタ１４、アドレスＸレジスタ１５
からのアドレスの他、ラッチ１２からゲート回路Ｇｏ　
、Ｇｓ　ｆｆ：順次介してそのアドレス入力端ＡＤに与
えられるアドレス、また、アドレスカウンタ１９からゲ
ート回路Ｇ、。

を介してそのアドレス入力端ＡＤに与えられるアドレス
によって選択的にアドレス指定されるようになっている
。

アト、レスカウンタ１９は、所定周波数のクロッフグ。

を計数することにより、表示バッファ１８Ａｅダイレク
トアクセスするだめのアドレスを記憶するもので、表示
バッファ１８Ａのデータを１デジツト（１列）毎に読み
出す。これによって読み出された表示バッファ１８Ａの
データは、ゲート回路ＧＩ、を介して表示駆動回路２０
に４見られ、ドツトマトリックス表示装置２１に表示さ
れる。

この場合、ＲＡＭ１８がラッチ１２、アドレスＸレジス
タ１４、アドレスＸレジスタ１５によってアドレス指定
されていない時に、常に１デツド毎に表示バッファ１８
Ａのデータが読み出され、表示駆動回路２０に送出源れ
る。なお、ドツトマトリックス表示装置１５は表示バッ
ファ１８Ａのデータにしたがってスフ０−ル表示さ、れ
るようになっている。

ＲＡＭＩ　８のデータ出力端Ｄｏｕｔから読み出された
データは、ゲート回路Ｇ、、’（ｉ＝介して送出される
と共に、ゲート回路Ｇｌｌ　、Ｇ１４　’に介して対応
する演算Ａレジスタ２２、演”算Ｂレレスタ２３に送ら
れる。演算Ａ、Ｂレジスタ２２．２３は、演算時に、演
算数と被演算数が記憶されるレジスタであって、このＡ
、Ｂレジスタ２２，２３のデータは、演算回路２４で演
算されてＲＡＭ１８のデータ入力端り工Ｎに与えられ、
その所定記憶領域に読み込まれると共に、ゲート回路Ｇ
＋ｓｋ介してアドレスＸ、Ｙレジスタ１４．１５に与え
られ、また、アドレスＺレジスタ１７に与えられる。演
算回路２４には、命令デコーダ１６から出力されるデー
タ転送命令ＮＯｒｍａ１、Ｌ　　５ｈｔｆｔ。

Ｒ５ｈｉｆｔ　　、Ｘにしたがってデータ処理部（第４
〜５図において後述する）２４Ａが設けられている。

アドレスＺレジスタ１７には、発振回路２５がらの基準
クロック信号が分周回路２６で分周ざ九で得られた３２
Ｈｚの信号が入力されており、この３２Ｆｌｚの信号に
したがって１７３２秒毎に１回ずつ割込みで計時処理が
実行されるようになっている。また、アドレスＺレジス
タ１７に記憶されているアドレスは、Ｉ’ｔＯＭ１１に
供給される他、ゲー　ト回路Ｇ１．　ｉ介してアドレス
バッファ２７に供給される。このアドレスバッファ２７
は、割込み処理のときにサブルーチンリターン用のアド
レスを記憶するもので、そのアドレスは、ゲート回路Ｇ
Ｉ７を介してアドレスＺレジスタ１７に送られる。

なお、入力部２８は、各種のキーを有するもので、操作
キーに対応して出力されるキー人力データは、演ＫＡ、
Ｂレジスタ２２．２３に送られ、演算回路２４１入力処
理が実行されたのち、ＲＡＭ２．８に読み込まれる。ま
た、上述した各ゲート回路Ｇｌ　”Ｇ１８は、命令デコ
ーダ１６から出力される制御（ｕ号ａ　−ｑ　Ｖｃｌ、
たがって開成される。

第６図は、演算回路２４に設けられたデータ処理部２４
Ａの動作原理を示している。すなわち、いま、表示バッ
ファ１８Ａが第ｆ図に示す表示用ＲＡ　ｒｖｆの如く構
成されているものとすると、第５図は、下側のメモＩＪ
　Ｂの１列８ビツトデータ（Ｄ。

〜Ｄｏ）と上側のメモリＡの１列８ビツトデータ（Ｄ７
〜Ｄｏ）とが転送命令ＲＳ　ｈ　ｉ　ｆ　ｔｓ　ＬＳｈ
ｔｆｔ、ｘに応じて転送される状態を示している。ここ
で、第３図（Ａ）〜０は、転送命令Ｒ８ｈｉｆｔに対応
する動作原理、第３図〔Ａ／）〜（Ｄ’）ｆｄ転送命令
Ｌ　　５ｈｉｆｔに対応する動作原理、第３図囚、■お
よび（Ａ′）、（Ｃ′）は、転送命令Ｘが論理値”１′
に対応する動作原理、第３図（Ｃ’ｌ、■および（Ｂ′
）、（Ｔ）’）は、転送命令Ｘが論理値″′０″に対応
する動作原理である。　　　　。

而して、データ処理部２４Ａを上述のように動作させる
ように、データ処理部２４Ａは、第４図乃至第６図に示
す如く構成されている。すなわち、第３図から明らかな
ように、メモリＡのデータＤ２〜Ｄ、は、右あるいは左
に１ビツトシフトされるシフト処理だけである。データ
Ｄ、は第３図■、（２）、（ＡＦ）〜（Ｄ′）でシフト
処理が実行されるが、その他に、第３図０、（至）では
メモリＢからのデータの書き込み処理が実行される。同
様に、データＤ１は、第３図（２）〜０、（Ａ′）、（
Ｂ′）でシフト処理が実行されるが、その他に、第３図
（ｃ’）、（１３）ではメモＩＪ　Ｂからのデータの書
き込み処理が実行される。更に、データＤ、　Ｆｉ、第
５図（Ａ’）、（Ｃつでシフト処理が実行されるが、そ
の他に、第３図（Ａ、■ではメモリＢからのデータの書
き込み処理が実行されると共に、第３図（０、■、（Ｂ
’）　、（Ｄ’）ではデータを循環保持する処理が実行
される。同様にデータＤ０は、第３図代）、Ｃ）でシフ
ト処理が実行されるが、第３図（Ａ’）、ＣＢ’）では
メモリＢからのデータの書き込み処理が実行されると共
に第５図（ト）、（２）、（Ｃ′）、（Ｄ／）ではデー
タを循環保持する処理が実行される。この場合、第４図
乃至第６図は、上述したデータ込〜Ｄ６、データＤ６　
とＤ１１データＤ、とＤＯに夫々対応する３種類の処理
回路を示している。ここで、上記データＤ、〜Ｄ５は上
述した如くシフト処理だけで同様の処理が実行されるも
のであるから、第４図においては、データＤ、の処理回
路のみについて示し、その他のデータＤ！〜Ｄ４の処理
回路は図示省略する。第４図において、演算Ａレジスタ
２２のデータＤ、、Ｄ、、Ｄ４は、対応するアンドゲー
ト３１〜３３に入力される。アンドゲート３１〜３３は
、対応する転送命令Ｒ８ｈｉｆｔ、Ｎｏｍａｌ、Ｌ　　
５ｈ１ｒｔに応じて開成され、その出力データは夫々オ
アゲート３４を介してデータＤ５として送出される。し
たがって転送命令Ｒ５ｈｉｆｔでＦｉｒＤ、Ｊ→「Ｄ！
　Ｊ　、Ｎ　ｏ　ｍ　ａ　１では「Ｄｓ」→ｒＤ、Ｊ、
Ｔ。

５ｈｔｒｔでは「Ｄ４」→「Ｄ、」となる。

また、上記データＤ６とり、は上述した如くシフト処理
と書き込み処理の２つの処理が実行されるものであるか
ら、第５図においては、データＤ６の処理回路のみにつ
いて示し、その他のデータＤ。

の処理・回路は図示省略する。第５図において、Ａレジ
スタ２２のデータＤｔ　、Ｄｓ　、Ｄｓは、対応するア
ンドゲート３５〜３７に入力される。また、Ｂレジスタ
２３のデータＤ。は、アンドゲート３８に入力される。

そして、アンドゲート３５は転送命令Ｘが直接、またア
ンドゲート３８はインバータ３９を介して入力されるこ
とにより開成され、また、アントゲ−）３６．３７Ｆｉ
対応する転送命令Ｎｏｍａｌ、Ｌ　　５ｈ１ｒｔが入力
されることによシ開成される。而して、アンドゲート３
５゜３８の出力データは、オアゲート４０を介してアン
ドゲート４１に入力される。　　　゛恰六寺李れ姿テア
ンドゲート４１は転送命令Ｒ８ｈｔ’ｒｔが入力される
ことによシ開成される。

アントゲ−）３６，３７．４１の出力データはオアゲー
ト４２を介してデータＤ６として送出される。したがっ
て、転送命令Ｘが１１″で、転送命令Ｒ５ｈ１ｒｔの出
力時には、データＤ、がデータＤ６として送出されるの
で、第３図Ｑ％■の処理が実行される。また、転送命令
Ｉが”０″で転送命令Ｒ５ｈｉｒｔの出力時には、デー
タＤ０がデータＤ６として送出されるので、第３図（Ｏ
Ｘｏの処理が実行される。また、転送命令Ｌ　　５ｈｉ
ｆｔ出力時には、データＤＩｌがデータＤ６　として送
出されるので、第３図（Ａ′）〜（Ｄ′）が実行される
。なお、転送命令Ｎ　ｍ　ｍ　ａ　ｌ出力時ＶＣ＃Ｌｉ
、データＤ６がデータＤ６として送出される＠また、上
記データＤ、とり。は上述した如くシフト処理、書き込
み処理、循環保持処理の３つの処理が実行されるもので
あるから、第６図においては、データＤ、の処理回路の
みについて示し、その他のデータＤ０の処理回路は図示
省略する。

第６図において、Ａレジスタ２２のデータＤ？はアンド
ゲート４３〜４５に夫々入力され、またデータＤ０はア
ンドゲート４６に入力される。また、Ｂレジスタ２３の
データＤ０はアンドゲート４７に入力される。そして、
転送命令Ｘはアントゲ−）４６．４７には直接、アント
ゲ−）４４．４５にはインバータ４８を介して夫々ゲー
ト制御信号として入力され、各アンドゲート４４〜４７
を開・、　　成させる。アンドゲート４４，４６の出力
データは、オアゲート４８を介してアントゲ−）　４９
　Ｋ入力され、また、アンドゲート４５，４７の出力デ
ータは、オアゲー）５０に一介してアンドゲート５１に
入力される。而して、アンドゲート４３゜４９．５１は
、対応する転送命令Ｎ　ｌ：Ｉｍ　ａ　１、ＬＳｈｉｆ
ｔ、Ｒ５ｈｉｆｔにしたがって開成され、これらの出力
データは、オアゲート５２を介してデータＤ、として送
出される。したがって、給送命令Ｒ８・、；　ｉ　ｆ　
を出力時において、転送命令ｘ　ｉｆｉ″１″のときに
は、データＤ。がデータＤ。

として送出されるので、第３図（４）、０の処理が実行
され、また、転送命令Ｘがｎ　ｏ　Ｉｌｌのときにはデ
ータＤ、がデータＤ、として送出されるので、第３図０
、■の処理が実行される。また、転送命令Ｌ　　５ｈ１
ｒｔ出力時において、転送命令Ｘが”１″のときには、
データＤ６がデータＤ、として送出されるので、ａＥ３
図（八つ、（Ｃつの処理が実行され、また、転送命令Ｘ
が０２のときには、データＤ、がデータＤ、として送出
されるので、第５図（Ｂ′）、（Ｄ′）の処理が実行さ
れる。なお、転送命令Ｎｏｍａｌ出力時に出力−タＤ７
がデータＤ７として送出される。

次に、スクロール表示を行う場合の動作について第７図
に示す７０−チャートを参照して説明する。ここで、表
示バッファ１８Ａのメモリ番地を第１図に示すように表
現するものとすると、先ず、アドレスＸレジスタ１４に
列アドレスｒｏ　００Ｊ、また、アドレスＸレジスタ１
５に列アドレス「１００」をセットする（ステップ８１
　　）。次で、ステップカウンタ１３に同一演算回数「
３０」をセットする（ステップＳｔ　　）。そして、ア
ドレスＸレジスタ１４にしたがって表示バッファｉ８Ａ
の内容音読み出して演算Ａレジスタ２２に記憶させると
共に、アドレスＸレジスタ１５にしたがって表示バッフ
ァ１８Ａの内容を読み出して演算Ｂレジスタ２３に記憶
きせる（ステップＳｓ　　）。このＡ、Ｂレジスタ２２
．２３の内容にしたがって演算回路２４で演算する（ス
テップＳ４）。こくで、第１図に示すようにモード表示
だけはスクロール表示しないものとすると、命令デコー
ダ１６からは、転送命令Ｒ８ｈｉｒｔが出力されると共
に、１′の転送命令Ｘが出力される。したがって、デー
タ処理部２４Ａでは、第６図■に示すような処理が実行
される。これによって得られたデータＣは、アドレスＸ
レジスタでアドレス指定される表示バッファ１８Ａの列
゛アドレスｒｏｏｏ、、１に転送これる（ステップＳ５
　　）。而して、アドレスＸ。

Ｙレジスタ１４．１５の内容は、次のステップＳ。

で＋１するインクリメント処理が実行され、その結果、
Ｘレジスタ１４の内容はｌ”００１Ｊ、Ｙレジスタ１５
の内容は「ｌ’０１Ｊとなる。その後、ステップＳ、に
復帰して上述した各ステップＳ。

〜Ｓｃｌが繰り返し実行される。ここで、ステップカウ
ンタ１３は、ステップＳ３からステップＳ６の時間間隔
でその値が一１減算されてゆき、この値がゼロとなるま
で上記ステップＳ、〜Ｓ６が繰り返される。これによっ
て表示バッファ１８Ａの内容にしたがってドツトマトリ
ックス表示装置２１では下から上へのスクロール表示が
行なわれる。

この場合、第１図に示すモード表示は、第３図（Ｂの処
理によシ、データＤ０が循環保持されるため、スクロー
ルされない。

なお、この発明は、上記実施例に限定されず、この発明
を逸脱しない練囲において種々変形応用可能である。例
えば、電子時計に限らず、小型電子式計算機等にも適用
可能であ一６Ｊ・ｇ〔発明の効果〕この発明は、以上詳細に説明したように、マイクロプロ
グラム制御方式のデータ処理装置において、複数ビット
のデータを記憶する記憶部と、この記憶部のデータが転
送されるレジスタとを有し、このレジスタの７７Ａ足ビ
ットのデータを所定ビットのデータとして出力すると共
に、前記レジスタの前記所定ビット以外のビットのデー
タを隣設するビットのデータとして出力し、これら出力
された夫々のデータ全前記記憶部へ書き込むようにした
から、データの転送をマイクロプログラム処理と′は別
個に処理することができ、したがって、データの転送速
度が大幅に速くなり、特に基本周波数が３２１］ｚ程度
でその実行速度が限りかあるものにおいては、極めて有
効である。また、ドツトマトリックス表示装置でスクロ
ール表示を行う場合、表示のちらつきがなくなり、表示
品質が向−ヒする。

【図面の簡単な説明】

第１図は、ドツトマトリックス表示装置と表示用ＲＡＭ
の関係を示す図、第２図乃至第７図はこの発明の゛一実
施例を示し、第２図はこの発明を適用した電子時計のシ
ステム構成図、第３図（ト）〜（Ｄ（八′）〜（Ｄっは
、第２図で示した演算回路２４内に設けられたデータ処
理部ｆｉｔ、　２４　Ａの動作原理図、第４図乃至第６
図は第６図に示す動作を実行させるだめのデータ処理部
２４Ａの具体的構成を示し、第４図はデータＤ、　、第
５図はデータＤ６、第６図はデータＩ）７の回路構成図
、第７図はデータ転送動作を説明するフローチャートで
ある。１１・・・・・・ＲＯＭ、１８・・・・・・ＲＡＭ、１
８Ａ・・・・・・表示バッファ、２２，２３・・・・・
・レジスタ、２４・・・・・・演算回路、２４Ａ・・・
・・・データ処理部。第３図第４図りぢ第５図第６図第７図

Claims

【特許請求の範囲】

マイクロプログラム制御方式のデータ処理装置において
、複数ビットのデータを記憶する記憶部と、この記憶部
のデータが転送されるレジスタと、このレジスタの所定
ビットのデータを所定ビットのデータとして出力する第
１の出力ゲート手段と、前記レジスタの前記所定ビット
以外のビットのデータを隣接するビットのデータとして
出力する第２の出力ゲート手段と、前記第１、第２の出
力ゲート手段からのデータを夫々前記記憶部へ書き込む
書き込み制御手段とを具備したことを特徴とするデータ
処理装置。