JPS6026236B2

JPS6026236B2 - 表示制御方式

Info

Publication number: JPS6026236B2
Application number: JP52044660A
Authority: JP
Inventors: 幹雄柳川
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1977-04-19
Filing date: 1977-04-19
Publication date: 1985-06-22
Also published as: JPS53129681A

Description

【発明の詳細な説明】この発明は計数演算を実行して、その計数演算結果を認
識表示せしめる機能部を有する電子機器に用いられるも
ので、特に小容量の内部電源で駆動される装置に用いて
好適する表示制御方式に関する。

近年では電子腕時計、計時機能付電子式計算機等、計時
並びに計時表示機能を有する小型電子機器が広く普及し
ている。

これらの小型電子機器は、消費電力の低減、並びに４・
型，軽量化を計るため、回磯をＣ−ＭＯＳ（相補対称形
ＭＯＳ）ＬＳＩで構成し、表示部に液晶を用いたものが
一般的である。このＣ−ＭＯＳ・ＬＳＩでは各種動作用
パルスの削減を計ることが消費電力の低減に大きく寄与
することは周知である。然るに従釆のこの種電子機器に
於いては、或る一桁の内容が変更される際に、表示用バ
ッファの全桁の内容とその都度更新する構成としており
、従って計数更新の度に表示用バッファの全桁をドライ
ブ制御するための表示制御用信号となる制御用動作パル
スを必要としていた。このため従来ではこの種の表示制
御系パルスドライブにより、かなり無駄の電力が消費さ
れてしまうという下都合が生じていた。この発明は上記
実情に鑑みてなされたもので、表示動作に支障をきたす
ことなく、表示制御用信号の発生数を低く抑えて消費電
力の低減が計れる表示制御方式を提供することを目的と
する。

以下図面を参照して本発明の一実施例を説明する。第１
図は、本発明の一実施例を示す回路ブロック図で、図中
１１は各種マイクロ命令がストアされているＲＯＭであ
る。そして、該ＲＯＭＩＩからは、後述するＲＡＭ１
２の被演算数を記憶しているレジスタの行アドレスを指
定する信号Ｆｕ、演算数を記憶しているレジスタの行ア
ドレスを指定する信号ＳＵ、上記ＲＡＭ１２の被演算数
を記憶しているレジスタの列アドレスあるいは処理開始
列アドレスを指定する信号ＦＬ及び演算数を記憶してい
るレジスタの列アドレスあるいは処理終了列を指定する
信号ＳＬ。演算命令、転送命令等のィンストラクション
信号ＩＮＳ及び上記信号ＦＬ，ＳＬのモードを切換るモ
ード設定信号Ｍ。自己の次アドレスを指定する信号ＮＡ
。各種数値コード信号ＣＯＤＥ等が各々バスラインａ〜
ｇを介して並列的に出力している。そして、バスライン
ｆを介して出力する信号ＮＡは、アドレスレジスタ１３
に一時的に記憶される。アドレスレジスタ１３の出力は
、アドレスコーダ１４に入力する。このアドレスデコー
ダ１４は、入力した信号を各アドレスにデコードして上
記虫ＯＭＩＩに供給し、ＲＯＭＩＩのアドレス指定を
行なう。また、信号ＩＮＳ及びＭは各々バスラインｅを
介してィンストラクションデコーダ１５に印加される。
このインストラクションデコーダ１５は、タイミングデ
コーダ１７から入力される３相のタイミング信号ｔ，，
ら，Ｗこ同期して制御信号○，〜０８等を出力する。上
記タイミングデコーダ１７は、計時パルス発生部１６の
少，，Ｊ２出力をデコードして上記タイミング信号ｔ，
〜ｔ３を出力する。上記計時パルス発生部１６は、基準
パルス信号を発生する発振回路１６，、この発振回路１
６，の出力を分周してクロックパルス◇，，で２及び周
期１秒の信号を得る分周回路１６２、この分周回路１６
２の出力端に接続されるワンショツト回路１６３、この
ワンショツト回路１６３の出力によってセットされると
共にインストラクションデコーダ１５から与えられるセ
ットパルスでリセットされるラツチ回路１６４からなり
、このラツチ回路１６４の出力が上記アドレスレジスタ
１３に供給される。また、上詐取ＡＭ１２のレジスタの
行アドレスを指定する信号ＦＵ及びＳＵは、各々バスラ
ィンａ，ｂを介してゲート回路○，，Ｇ２に印加され、
これらゲート回路Ｃ，，Ｇ２の出力は、バスラインｈを
介してＲＡＭ１２の行アドレス入力端子ＲＡＵに入力す
る。

なお、上記ゲート回路Ｇ，には、タイミングデコーダ１
７から出力するタイミング信号しかィンバー夕１８を介
して供給され、ゲート回路○２にはタイミング信号ｔ，
が直接供給されて、このタイミング信号により開閉制御
されている。第１表また、上記信号ＦＬ及びＳＬは、上
記第１表に示す如く、モード信号Ｍが“１”の場合は被
演算数及び演算数の記憶されているレジスタの列アドレ
ス指定、モード信号Ｍが“０”の場合は処理の開始及び
終了列アドレス指定を行なうものであり、その各出力は
、各々バスラィンｅ，ｄを介してィンストラクションデ
コーダ１５の出力信号０，，０２により開閉制御され
るゲート回路Ｇ３及びＧ４に印放される。

しかして、このゲート回路○３，Ｇ４の出力は、共に入
出力共通バスラインｉに出力され、上詐取ＡＭ１２の列
アドレス入力端子ＲＡＬに入力すると共に、アダー回路
２２に入力する。一方、上訴ＲＡＭ１２は、例えばＸ，
Ｙ，Ｚのアキュムレータレジス夕及びその他種々のレジ
スタが行方向に配設されており、これら各レジスタは、
上記行アドレス入力端子ＲＡＵの入力により、また、各
レジスタの桁は上記列アドレス入力端子ＲＡＬの入力に
より夫々指定される。しかして、上記行及び列アドレス
によりアドレス指定された演算数、被演算数あるいは転
送、等の為に読み出されたデータはＲＡＭ１２内に設け
られているラッチ回路に一旦読み込まれ、出力端子ＯＵ
Ｔより並列ビットのデータとして出力される。この出力
されたデータはバスラインｊを介してタイミング信号ち
，ぐ，で読み込み制御され◇２で書き出されるバッフ
ァレジスタ２０に入力される。このバッファレジスタ２
川こ貯えられたデータは、タイミング信号Ｌ及びインス
トラクションデコーダ１５から出力される信号０４によ
って制御されるゲート回路Ｇ６を介して並列加減算動作
するアダー回路２２へ送られる。また上記ＲＡＭ１２の
出力端子ＯＵＴからバスラィンｊに出力されるデータお
よびバスラインｇを介してＲＯＭＩＩから出力される
コード信号「ＣＯＤＥ」は、タイミング信号ち及びイン
ストラクションデコーダ１５から出力される信号０５に
よって制御されるゲート回路Ｇ７を介してアダー回路２
２へ送られる。なお、本実施例では、演算数を記憶して
いるレジスタの行アドレスを指定する信号Ｓｕはゲート
回路Ｇ２によりちのタイミングで出力し、被演算数を記
憶しているレジスタの行アドレスを指定する信号ＦＵは
ゲート回路Ｇ，によりｔ２及びｔ３のタイミングで出力
するよう設定されているので、上記バスラィンｊに出力
するデータのうち、演算数はバッファレジスタ２０‘こ
貯えられた後、ら及びｔ３のタイミングでゲート回路Ｇ
６を介してアダー回路２２へ送られ、被演算数はそのま
まｔ２及びらのタイミングでゲート回路Ｇ７を介してア
ダ」回路２２へ送られる。このアダー回路２２における
演算結果は、ＲＡＭ１２のデ−タ入力端子ＩＮ‘こ送ら
れら・？・１のターィミングでＲＡＭ１２の所定のレ
ジスタに書き込まれると共にｔ，，◇，のタイミングで
バッファレジスタ１９に諺込まれる。このバッファレジ
スタ１９に読込まれたデータは、ｔ・・ぐ２のタイミン
グで謙出され、インストラクションデコーダ１５から出
力される信号０３によって制御されるゲート回路Ｇ５を
介して出力される。このバッファレジスタ１９からゲー
ト回路Ｇ３を介して出力されるデータは、ＲＡＭ１２の
列アドレス入力端子「ＲＡＬ」に入力されると共にアダ
ー回路２２へ入力され、更にＲＯＭＩＩから出力される
列アドレスＳＬと共に一致回路２‐３に入力される。こ
のＲＡＭ１２におけるタイミング信号ｔ，〜ｔ３に対す
る動作関係は次の第２表に示す通りである。第２表また、ＲＡＭ１２の読み出し及び書き込みは、インスト
ラクションデコーダ１５の出力０６及びタイミング信号
ｔ３がゲート回路Ｇ８を介してＲＡＭ１２のＲ／Ｗ端子
に印加されることによって制御される。

しかして、上記一致回路出力は、タイミング信号らと共
にアンド回路２４に加えられ、このアンド回路２４の出
力はｔ３・で．のタイミングで動作するフリップフロツ
プ２５へ加えられると共にアンド回路２６へ加えられる
。

そしてこのアンド回路２６より得られるアドレス制御信
号ＯＲｏＭ＾，‘まインストラクシヨンデコーダ１５か
らのアドレス制御信号ＯＲｏｗ＾２とともに、ノア回路
２７に供給され、このノア回路２７より得られるアドレ
ス読み込み制御信号ＯＲ肌＾が上話アドレスレジスタ１
３の制御端に供鎌舎される。また上記フリップフロツプ
２５の出力はインバータ２８を介してアンド回路２９へ
供艶貧される。このアンド回路２９にはさらにタイミン
グ信号ｔ，及びインストラクションデコーダ１５から出
力されるアドレス歩進命令Ｑが供給され、その出力信号
はァダー回路２２のキャリ一入力端に入力される。この
アダー回路２２では、データのキヤリーに対してはその
キヤリー信号を内部で一時保持してアダー回路内にてキ
ヤリー演算処理を実行する。また、アダー回路２２の出
力はオア回路３０および表示処理回路３１に入力される
とともに、表示制御用バッファレジスタ３２に入力され
る。而して上記オア回路３０およびアダー回路２２のキ
ャリー出力は判定回路３３に送られ、この判定回路３３
より出力されるジャッジ信号ＪＬ，ＪＨが上記アドレス
レジスタ１３に送られてこのジャッジ信号ＪＬ，ＪＨの
内容によりＲＯＭＩＩのブランチアドレスが決定される
ものである。また表示制御用バッファレジスタ３２では
、表示動作モードに於いて表示処理回路３１に入力され
た表示桁内容に従うアドレス信号（列アドレス）を貯え
るもので、この表示制御用バッファレジスタ３２に貯え
られたアドレス信号が表示クロック発生部３４に送られ
る。この表示クロック発生部３４ではィンストラクショ
ンデコーダ１５から出力される表示命令０８およびｔ３
・ぐ，信号を受けて上記アドレス信号をデコードし、ア
ドレス信号に固有の表示制御用信号０ｏ，〜め。８を出
力するものである。

また、表示処理回路３１では入力された桁単位の表示デ
ータをデコードした後、セグメントェンコーダにより表
示セグメント信号に変換して出力するものである。而し
て表示処理回路３１より出力された表示セグメント信号
はスタティック形バッファ３５の各桁のデータ入力端に
送られ、表示クロツク発生部３４により出力される表示
制御用信号で。，〜◇。８は上記表示バッファ３５の対
応桁の制御端にそれぞれ別個に送られるもので、この表
示制御用信号０ｏｉを受けた表示バッファ３６の対応桁
に上記表示処理回路３１により出力された表示セグメン
ト信号が書込まれる。

すなわち、表示バッファ３５はスタティック形であるた
め、表示制御用信号０ｏｉを受けていない各桁の内容は
そのまま保持しており、表示制御用信号０ｏｉを受けた
桁の内容のみが更新記憶される。而して表示バッファ３
５の各桁出力は表示ドライバ３６を介して表示部（ここ
では８桁構成）３７に送られる。第２図はこの表示制御
系の具体的な構成を示すもので、アダー回路２２を介し
て得られる４ビットの表示データは表示処理回路３１の
データデコーダ３１、でデコードされた後、セグメント
エンコーダ３１２に入力され、このセグメントヱンコー
ダ３１２の出力ａ〜ｇがスタティック形表示バッファ３
５の各桁データ入力端に入力される。一方、アダー回路
２２を介して、得られるアドレスデータはＬ・で，信号
で表示制御用バッファレジスタ３２に論込まれ、０２信
号で表示クロック発生部３４のデコーダ３４，に送られ
てデコードされた後、ら・Ｊ，信号に同期して出力制御
用ゲートＡ，〜Ａ８により出力されるもので、この出力
制御ゲートＡ．〜Ａ８より出力されるアドレスデータに
固有の表示制御用信号Ｊｏ．・・・が表示バッファ３５
の対応する桁の制御端に供給されるものである。しかし
て表示バッファ３５の各桁の夫々の出力は例えば排他的
論理和回路等で構成され表示部（液晶）３７をＡＣ駆動
する表示ドライバ３６に入力される。

また、この表示部３７にはダイナミック駆動用のスキャ
ニング信号ＳＳが印加されている。次にこのように構成
された本発明の動作を第３図乃至第５図を参照して説明
する。

先ず計時パルス発生部１６からの１秒信号に基づいて基
本時計モードの動作を行なっている際の表示制御方式を
説明すると、計時パルス発生部１６では、発振回路１６
、から出力される基準パルス信号を分周回路１６２で分
周してクロツクパルス０２，０１および１秒信号を出力
し、１秒信号はワンショット回路１６３を介してラッチ
回路１６４に送られる。而してラッチ回路１６４がセッ
ト状態となるまではＲＯＭＩＩが第３図ステップＡ，並
びに第４図ａに示す如くハルト（ＨＡＬＴ）状態にあり
、ノア回路２７からはィンストラクションデコーダＩ６
の信号◇Ｒｏｗ＾２に基づくアドレス制御信号ＪＲｏＮ
＾が出力されてラツチ回路１６４からのセット出力信号
を持つ。この際、ＲＡＭ１２のＹレジスタには、一例と
して第４図ａに示すように既に計時された秒データ「３
９斑９Ｊが貯えられているものとする。而して計時パル
ス発生部１６の分周回路１６２により１秒信号が出力さ
れ、これによってラツチ回路１６４がセット状態となる
と、これがアドレスレジスタ１３に送られてアドレスレ
ジスタ１３のＲＯＭアドレス内容が更新され、この更新
されたＲＯＭアドレスデコーダ１４でデコードされた後
ＲＯＭＩＩのアドレス入力端に供給される。これによっ
てＲＯＭＩ１のプログラムステップが進行し、ＯＲＭＩ
ＩからはＹレジスタを指定する信号ＳＵ、レジスタの第
１〜第８桁目を指定する信号ＦＬ，ＳＬ、インストラク
ション信号瓜Ｓ等が出力される。而してタイミングデコ
ーダ１７により出力されるタイミング信号ｔ，でゲート
回路Ｇ２が開き、ィンストラクションデコーダ１５よ
り出力される制御信号○，でゲート回路○３が開いてＲ
ＡＭ１２からはしタイミングでＹレジスタの第１行目「
Ｙｏ」の内容が議出され、このＹｏの内容「９」力私・
ぐ，のタイミングでバッファレジスタ２０１こ貯えられ
る。更にこのｔ，期間に於いてはゲート回路Ｇ３を介し
たＦＬの内容がバスラィンｉを介してアダー回路２２に
送られ、この際、フリップフロップ２５はまだリセット
状態にあり、且つィンストラクションデコーダ１５から
は信号０７が出力されてることによりアンド回路２９で
はタイミング信号ｔ，を受けてキャリー信号をアダー回
路２２に出力する。これによってアダー回路２２に入力
されたＦＬの内容は十１されて出力され、この列アドレ
ス信号「１」がバッファレジスタ１９に貯えられる。次
にタイミングデコーダ１７よりタイミングらが出力され
ると、ＲＯＭＩＩから出力されるコード「１」がゲート
回路Ｇ７を介してアダー回路２２に入力されるとともに
、バッファレジスタ２０に貯えられえいるＹｏの内容「
９Ｊがゲート回路Ｃ６を介してアダー回路２２に入力さ
れ、更にィンストラクションデコーダ１５から出力され
る加算命令がアダー回路２２に送られて、「９Ｊ十「１
」の加算が実行される。この加算ではキヤリーが発生し
てこれがアダー回路２２内に貯えられる。次にタイミン
グデコーダ１７よりタイミング信号らが出力されると、
ゲート回路Ｃ８より誓込み制御信号がＲＡＭ１２に送ら
れ、アダー回路２２より出力された演算結値「０」がＲ
ＡＭ１２のＹｏに書込まれる。

このｔ，〜ｔ３のタイミング信号によってＲＡＭ１２Ｙ
レジスタ第１桁目すなわちＹｏの演算並びに更新が終了
する。次にタイミングデコーダ１７より再びタイミング
信号ｔ，が出力されると、これに伴ってインストラクシ
ョンデコーダ１５から制御信号０３が出力されてバッフ
ァレジスターｉ９に貯えられている内容すなわち列アド
レス信号「１」がゲート回路Ｇ３を介してＲＡＭ１２
の列アドレス入力端子ＲＡＬに供給され、この際も上記
した第１桁演算時と同様にＹレジスタを指定する信号Ｓ
Ｕがゲート回路Ｇ２に介してＲＡＭ１２の行アドレス‐
入力端子ＲＡＵに供給されるため、ここではＹレジスタ
の第２桁目「Ｙ，一の内容「８」が読出されてバッファ
レジスタ２０に貯えられる。更にこのｔ，期間に於いて
は上記した第１桁演算時と同様にアンド回路２９から信
号が出力されて、バスラィンｉを介してアダー回路２２
に入力された列アドレス信号「１」が十１加算され、そ
の＋１加算された列アドレス信号「２」がバッファレジ
スタ１９に貯えられる。次にタイミングデコーダ１７よ
りタイミング信号ｔ２が出力されると、バッファレジス
タ２０に貯えられているＹ，の内容「８Ｊがゲート回路
Ｑを介してアダー回路２２に送られ、第１桁目のデータ
演算時に発生したキャリ−と加算されてアダー回路２２
からは演算結果データ「９」が出力される。而してこの
データ「９Ｊはタイミング信号らに同期してＲＡＭ１
２のＹ，に書込まれる。このようにしてＲＡＭ１２のＹ
レジスタに貯えられた秒データの更新演算が下位桁が。
より順次実行される。而してバッファレジスタ１９の内
容が「７」となり、この内容すなわち列アドレス信号「
７」がゲート回路○５を介してＲＡＭ１２の列アドレ
ス入力端子ＲＡＬに供給されると、Ｙ７（Ｙレジスタの
第８桁目）の内容がち，少，信号でバッファレジスタ２
０に貯えられて上記した動作と同機にｔ２でアダー回路
２２に送られ、ｔ３でＲＡＭ１２のＹ７に旨込まれるも
のであるが、この際ゲート回路Ｇ５より出力される列ア
ドレス信号「７」はＲＯＭＩＩからのＳＬの内容と一
致するため、一致回路２３の出力が“１”となり、更に
アンド回路２４の出力がタイミング信号ら‘こ同期して
（上記Ｙ７への書込み時）“１”となる。これによりフ
リツプフロップ２５がセット状態となってアンド回路２
９が閉じららるとともに、クロックパルスヱ」に同期し
てアンド回路２６が開き、ノア回路２７からは次のステ
ップへ進むべくアドレス制御信号ＪＲｏＭ＾が出力され
る。以上の動作により第３図ステップＡ２に示すＹレジ
スタの十１（秒）演算が終了し、Ｙレジスタには第４図
ａに示す如く秒データ「３９５９０」が貯えられて、上
記アドレス制御信号ＪＲｏＭ＾により次のステップ動作
（第３図ステップん）に移る。

なお、このステップＡ３に於いてはラツチ回路１６４は
オペレーションデコーダ１５の出力によりセットされる
。而してＹレジスタ更新終了時に於ける一致回路２３の
一致検出出力によって発生されるアドレス制御信号ＪＲ
。Ｍ＾がアドレスレジスタ１３に供給されることにより
、ＲＯＭＩＩから説出された次アドレスＮＡがアドレス
レジスタ１３に貯えられる。而してアドレスレジスタ１
３に貯えられたＲＯＭアドレスデータはアドレスデコー
ダ１４でデコ−ドされた後、ＲＯＭＩＩに供給され、こ
れによってＲＯＭＩＩでは新たなマイクロ命令を出力し
、ＳＵおよびＳＬによりＲＡＭ１２内のモードフラグ桁
を指定する。而してＲＡＭ１２から謙出されたモードフ
ラグ桁の内客はバッファレジス夕２０１こ貯えられた後
、ゲート回路Ｇ６を介してアダー回路２２に送られる。
一方、ＲＯＭＩＩからはモード判定のための固有の数値
コードが出力されてゲート回路Ｇ７を介し上記モードフ
ラッグ桁の内容と共にアダー回路２２に送られる。而し
てアダー回路２２の演算出力が判定回路３３に送られ、
この判定回路３３から出力されるジャッジ信号ＪＬ，
ＪＨがアドレスレジスタ１３に送られることによってモ
ードフラグ桁の内容に基づくアドレス更新が行なわれる
（第３図ステップん）。ここでフラグ桁の内容が基本時
計モードを示している場合は第３図ステップＡ４および
第４図ａに示すＹｏの内容判定ステップに移る。このス
テップ動作は、先ずＲＯＭＩＩからＹｏを指定する信号
ＳＵ，ＳＬが出力され、タイミング信号らでゲート回路
Ｇ２が開くとともにこれに伴う制御信号０２でゲート回
路Ｇ４が開いてＲＭＡ１２からＹ。の内容「０」が謙出
される。このＹｏの内容は「０」はＬ・ぐ，のタイミン
グでバッファレジスタ２川こ貯えられる。このバッファ
レジスタ２０１こ貯えられたＹｏの内容「０」はら・Ｃ
２のタイミングでアダー回路２２をスルーして判定回
路３３に送られる。而して判定回路３３より出力される
「Ｙ。＝０」を示すジャッジ信号ＪＬ，ＪＨがアドレ
スレジス夕１３に送られ、更にタイミング信号ら・Ｊ，
に同期してィンストラクションデコーダ１５からの信号
ＯＲｏｗ＾，に基づくアドレス制御信号ＪＲｏ肌が／ア
回路２７より出力されることによりアドレスレジスタ１
３のＲＯＭアドレスデータがジャッジ信号に基づいて更
新され、ＲＯＭＩＩは表示形変換のための処理に移る
（第３図処理虫，）。この処理動作はＹレジスタに貯え
られている秒データ「３９５９０」を「３６００ハ「６
０」の固有数値で順次除算して商及び余りを得「時」「
分」「秒」単位のデータに変換し、これをＲＡＭ１２内
のＺレジスタに第４図ａに示すような形態で記憶させる
ものであるが、この処理（第３図の処理Ｂ，）はこの発
明の要旨とするところでないため詳細な動作説明は省略
する。而してこの表示形変換動作が終了すると再び／ア
回路２７からアドレス制御信号ＯＲｏ肌が出力されてＲ
ＯＭＩＩのアドレスが指定され、Ｙｏ＝「０」の際の表
示制御動作（第３図ステップＢ２）に移る。このＹｏ＝
「０」の際は下位桁Ｖ，の内容が変換されたことを意味
するもので、従ってここでは全ての表示桁に対する表示
用データの更新が行なわれる。この動作は、先ずＲＯＭ
ＩＩからＺレジスタを指定するための信号ＳＵが出力さ
れるとともに第１〜第８桁を指定するための信号ＦＬ「
０ハＳＬ「７」が出力され、更にィンストラクション
デコーダ１５からアドレス歩進命令０７及び表示命令０
８が出力される。而してタイミングｔ，期間に於いては
ＲＡＭ１２内のＺレジスタの第１桁すなわちＺの内容「
０」が読出されて、これがバッファレジスタ２０に貯え
られる。一方、バスラィンｉのＦＬ「０」はアダ−回路
２２に送られアンド回路２９からＬのタイミングで出力
される信号によって十１３れた後、バッファレジスタ１
９に貯えられるとともに、表示制御用バッファレジスタ
３２に貯えられる。次にタイミングらが出力されること
により、バッファレジスタ２０に貯えられているＺｏの
内容「０」がアダー回路２２をスルーして表示処理回路
３１のデータデコーダ３１，に送られてデコードされた
後、セグメントェンコーダ３１２で表示セグメント信号
ａ〜ｇに変換される。更にこの表示処理回路３１より出
力される乙の表示セグメント信号は表示バッファ３５の
各桁データ入力端に供ｇ脅される。一方、表示制御用バ
ッファレジスタ３２に貯えられた列アドレス信号「１」
はら・Ｊ２のタイミングで表示クロック発生部３４のデ
コーダ３４，に送られてデコードされ、「１」に対応す
るこのデコード出力Ｄ，が出力されて、これがら・ぐ・
のタイミングで出力制御用ゲートＡ，より表示制御用信
号◇。，として取出される。而してこの信号ぐｏ，が表
示バッファ３５の対応桁すなわち第１桁目の制御端に送
られて、上託るの表示セグメント信号（「０」表示）が
表示バッファ３５の第１桁目に書込まれる。次に再びタ
イミング信号らが出力されることにより、バッファレジ
スタ１９に貯えられている列アドレス信号「１」がＲＡ
Ｍ１２の入力端子ＲＡＵこ供給されて次はＺレジスタの
第２桁目すなわちＺ，の内容「５」がＲＡＭ１２より謙
出され、この内容がバッファレジスタ２０１こ貯えられ
る。更に上記列アドレス信号「１」がアダー回路２２に
送られてアンド回路２９からの出力信号が加算され、こ
の加算された列アドレス信号「２」がバッファレジスタ
１９に貯えられるとともに、表示制御用バッファレジス
タ３２に貯えられる。而してタイミング信号ｔ２が出力
されることにより、バッファレジスタ２０に貯えられて
いるＺの内容「５」がァダ−回路２２をスルーして表示
処理回路３１に送られ、表示セグメント信号に変換され
て表示バッファ３５の各桁データ入力端に供給される。
更にｔ２・で，のタイミングに同期して表示クロック発
生部３４からは列アドレス信号「２」に対応する表示制
御用信号Ｊｏ２が出力されて、これが表示バッファ３５
の第２桁目の制御機へ送られ、表示バッファ３５の第２
桁目に「５」の表示セグメント信号が書込まれる。この
ようにして表示バッファ３５にはＺレジスタの内容が下
位桁よ仇頃次更新記憶されるので、この際の表示制御用
信号ＪＤ，〜ぐ。８の出力状態を第５図ａに示す。

このような動作によって表示バッファ３５の内容は全桁
に亘つて書換え制御され、表示バッファ３５には第４図
ａに示す如くＺレジスタの内容が全て新たに記憶されて
、この表示バッファ３５の各桁に記憶された表示セグメ
ント信号が表示ドライバ３６を介して表示部３７に送ら
れ、認識表示される。一方、この表示バッファ３５への
最終桁（第８桁目）の書込み時に於いてはバッファレジ
スタ１９に貯えられている列アドレス信号ｒ７」がｔ，
のタイミングでＲＡＭ１２に供給されて、ＲＡＭ１２か
らはＺの内容が謙出され、この内容がバッファレジスタ
２０に貯えられるが、この際、列アドレス信号「７」が
ＲＯＭＩＩのＳＬの内容と一致するため、一致回路２
３の出力が“１”となり、更にｔ３・ぐ，のタイミング
に同期してノア回路２７よりアドレス制御信号ＯＲｏＭ
＾が出力される。これによってアドレスレジスタ１３の
内容が更新され、ＲＯＭＩＩは再びハルト状態（第３
図ステップＡ，）となり、ィンストラクションデコーダ
１５から信号ＯＲｏＭ＾２が出力されてＲＯＭＩＩは再
びラッチ回路１６４のセット出力信号の入力待ち状態と
なる。このようにして第３図ステップＡ，Ｂの動作が終
了し、再びステップＡ，に戻る。而して再び計時パルス
発生部１６のラツチ回路１６４がセット状態になると、
上記した如くアドレスレジスタ１３の内容が更新されて
Ｙｏの内容が十１加算される。

この時はＹレジスタの内容が第４図ｂに示す如く「３９
５９１」となり、上記したＹｏの内容判定ステップ（第
３図ステップＡ４、第４図ｂにて、判定回路３３のジャ
ッジ信号ＪＬ，ＪＨが「Ｙｏ≠０」を示し、このジャッ
ジ信号ＪＬ，ＪＨによつてアドレスレジスター３のＲＯ
Ｍアドレスデータが更新される。すなわちジャッジ信号
ＪＬ，ＪＨの内容に固有のプログラムステップにジャッ
ジする。この際の動作は、先ずＲＯＭＩＩからＹｏ，乙
を指定するための信号ＦＵ，Ｓｕ，ＦＬ，ＳＬが出力さ
れる。すなわちＳｕがＹレジスタを指定し、ＦｕがＺレ
ジスタを指定し、ＦＬ，ＳＬが「０」すなわち第１桁目
を指定する。更にィンストラクションデコーダ１５から
は転送命令、１ディジツト処理モードＭ等が出力される
。更にこの転送命令時に於いてはゲート回賂Ｇ？が閉じ
られる。而してｔ，タイミングでＳＵ，ＳＬのＲＡＭに
より１２からはＹレジスタ第１桁目、すなわちＹｏの内
容が読出されて、このＹｏの内容「１」がＬ・で，タイ
ミングでバッファレジスタ２川こ貯えられる。次のｔ２
タイミングで、その内容「１」がアダー回路２２をスル
ーし、ｔ３のタイミングでＦＵの指定によるＺレジスタ
の第１桁目すなわち乙に転送される。更にｔ３・０．タ
イミングでィンストラクションデコーダ１６からアドレ
ス制御信号ＯＲｏＭ＾２力ミ出力される。これにより、
第３図ステップＡ５に示すＹｏ→乙の転送が終了する。

すなわち、ここではＹｏがｒｏ」でないため、第２桁目
（Ｙ，）以後の内容変更は伴わず、従ってＹｏの内容を
Ｚｏに転送するのみでよい。従ってＺレジスタの内容は
第４図ａの状態から同図ｂの状態に変わる。なお、第４
図ｂに点線で示されているデータは第４図ａに示した処
理によりすでに書き込まれているデータを表わしている
。而してｔ３・Ｊ，タイミングでィンストラクシヨンデ
コーダ１５からＯＲｏＭ＾２が出力されることにより、
アドレスレジスタ１３には次アドレスが謙込まれて、次
のステップ動作（第３図ステップＣ，）に入る。このス
テップ動作はＺｏの内容のみを表示バッファ３５の対応
桁に更新記憶させるもので、先ずＲＯＭＩＩのＳＵが
Ｚレジスタを指定し、ＳＬが第１桁目すなわち「０」を
指定する。これによってｔ，タイミングでＺｏの内容「
１」がバッファレジスタ２川こ貯えられる。更にこのち
タイミングではＳしの内容「０」がゲート回路Ｇ４、バ
スラインｉを介してアダ−回路２２に送られ、アンド回
路２９からの出力信号によって十１加算される。而して
十１加算された列アドレス信号「１」はＬ・Ｊ，タイミ
ングで表示制御用バッファレジスタ３２に貯えられる。
次のらタイミングではバッファレジスタ２川こ貯えられ
ているろの内容「１」が表示処理回路３１に送られて表
示セグメント信号に変換され、表示バッファ３５の各桁
データ入力端に送られるとともに、ｔ２・Ｊ２タイミ
ングで、表示制御用バッファレジスタ３２の列アドレス
信号「１」が表示クロツク発生部３４に送られて、ｔ２
・ぐ，タイミングで列アドレス信号「１」に対応した表
示制御用信号Ｊ。，が出力される。これによって表示バ
ッファ３５の第１桁目の内容が更新される（第３図ステ
ップＣ，）。その後、ら・ぐ，タイミングでィンストラ
クションデコーダ１５より信号ＪＲｏＭ＾２が出力され
、これによってＲＯＭＩＩが再びハルト状態（第３図ス
テップＡ，）になる。この際の表示制御用信号の出力状
態を第５図ｂに示す。このように、基本時計モードの際
は、Ｙｏの内容が「１」〜「９」である場合、Ｙ，から
上位桁の記憶内容には変更がないことにより（Ｙの内容
に基づいて表示部に変換されたデータも同様）表示制御
用信号は１桁分のみが出力されて、表示バッファ３５の
対応桁のみが書換え制御される。従がつて第４図ｂから
第４図ｃの間の、即ちＹｏの内容が「１」〜「９」の間
の動作は上記Ｙｏ＝「１」になった際の動作と同様の動
作を行なうものであるため詳細な説明は省略する。また
第４図ｄは同図ａの場合と同様にＹ。＝「０」となった
際の表示制御状態を示すものであり、この例で示す如く
Ｚレジスタの全桁の内容が変更される場合があるので、
Ｙｏ＝「０」である際は表示バッファ３５の全ての桁に
対する表示制御用信号◇ｏ，〜？Ｄ８を出力して表示バ
ッファ３５の全桁内容を更新制御せしめるものである。
また第３図に於いて、モード判定ステップＡ３でアップ
カウントモードが判定された際は同図ステップへ・Ａ７
・ん。に示される如くＲＡＭ１２内の×レジス外こ計数
値（秒データ）が貯えられ、Ｘｏ＝「０」が否かの判断
により表示制御方式が決定されるもので、その際の動作
は前記した基本時計モードと殆ど同様であるため詳細な
説明は省略する。また第３図に於いて、モード判定ステ
ップＡ３でタイマ動作等のダウンカウントモードが判定
された際は、同図ステップん，Ａ９，Ａ，ｏに示される
如く、ＲＡＭ１２内のＸレジスタに計数値（秒データ）
が貯えられ、この際はダウンカウントであるため、Ｘｏ
＝「９」が否かの判断により表示制御方式が決定される
。なお、上記実施例では計時パルス発生部を設け計時動
作を行なわせる場合につき説明したが、本発明は計時動
作のみに限られるものではなく、例えばオペレータのキ
ー操作により順次カウントする計数演算あるいは時刻と
は直接関係ない計数演算等に幅広く適用できるものであ
り、従がつて本願では計時演算も計数演算と同様な意味
で扱っている。

．また、本発明の処理の順
は上誌実施例に限定されるものではなく任意に変更し得
るものであり、要は、計数演算の結果桁上りあるいは桁
下り等により複数桁の内容が変更される場合と、特定桁
のみが変更される場合とを判定して、所定の表示制御用
信号を出力するようなものであれば良い。

以上詳記したようにこの発明によれば、計数演算を実行
して計数演算結果を認識表示せしめる機能部の表示制御
方式に於いて、計数演算された複数桁内容のうちの特定
の桁内容が池桁の内容変更を伴うか否かを判断して、池
桁の内容変更を伴うことが判定された際には少くとも内
容変更される桁全てに対する表示制御用信号を出力し、
他桁の内容変更を伴わないことが判定された際には更新
桁に対する表示制御用信号のみを出力して、この世力さ
れた表示制御用信号に基づき対応桁の表示データをスタ
ティック形の表示バッファに更新記憶する機能構成とし
たことにより、表示動作に支障をきたすことなく、表示
制御用信号の発生数を低く抑えて消費電力を低減せしめ
ることのできる表示制御方式が提供できる。図面の簡単
な説明第１図はこの発明の一実施例を示す回路ブロック
図、第２図は上記実施例の要部を示す回路ブロック図、
第３図、第４図ａ乃至ｄ、および第６図ａ，ｂは上記実
施例の動作説明図である。

１１・・・ＲＯＭ、１２・・・ＲＡＭ、１３・・
・アドレスレジスタ、１４…アドレスデコーダ、１５…
インストラクションデコーダ、１６…計時パルス発生部
、１７…タイミングデコーダ、１９，２０，３２・・・
バッファレジスタ、２２・・・アダー回路、２３・・・
一致回路、３１・・・表示処理回路、３３・・・判定回
路、３４・・・表示クロック発生部、３５…表示バッフ
ァ、３６・・・表示ドライバ、３７…表示部。

図縦図Ｎ船第３図第４図第４図第５図

Claims

【特許請求の範囲】

１計数演算された複数桁内容のうち特定の桁内容が他
桁の内容変更を伴うか否かを判断する判断機能部と、こ
の判断機能部で他桁の内容変更を伴うことが判定された
際に少くとも内容変更される桁全てに対する表示制御用
信号を出力制御し、他桁の内容変更を伴わないことが判
定された際に更新桁に対する表示制御用信号のみを出力
制御する表示制御用信号発生手段と、この表示制御用信
号発生手段によつて得られる表示制御用信号に基づいて
桁単位の表示データを更新記憶する表示用データバツフ
アの記憶内容を認識表示せしめる表示体とを備え、計数
演算された桁内容が他桁の内容変更を伴わない際は計数
演算された桁に対応する表示用データバツフア内の記憶
領域のみのデータを更新制御せしめることを特徴とした
表示制御方式。