JPH11298539A - 重畳変調装置，重畳復調装置，データ中継装置及び液晶表示装置 - Google Patents
重畳変調装置，重畳復調装置，データ中継装置及び液晶表示装置Info
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- JPH11298539A JPH11298539A JP10245998A JP24599898A JPH11298539A JP H11298539 A JPH11298539 A JP H11298539A JP 10245998 A JP10245998 A JP 10245998A JP 24599898 A JP24599898 A JP 24599898A JP H11298539 A JPH11298539 A JP H11298539A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
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- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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Abstract
(57)【要約】
【課題】 本発明は高周波数のデータを低周波数信号に
変調するのに適した重畳変調装置を提供する。 【解決手段】 この重畳変調装置では、データクロック
(DCLK)より低い周波数のキークロック(KCLK)によって、
データビットストリーム(VDS)を２ビットづつ並列に羅
列するレジスタ５２，５４を備え、抵抗R1,R2により羅
列された２ビットのデータをアナログ信号に変換する。
このように生成されたアナログ信号はビットストリーム
の周波数の1/2以下になる。消費電力が減少するととも
に、電磁波妨害(EMI)の影響を軽減できる。
変調するのに適した重畳変調装置を提供する。 【解決手段】 この重畳変調装置では、データクロック
(DCLK)より低い周波数のキークロック(KCLK)によって、
データビットストリーム(VDS)を２ビットづつ並列に羅
列するレジスタ５２，５４を備え、抵抗R1,R2により羅
列された２ビットのデータをアナログ信号に変換する。
このように生成されたアナログ信号はビットストリーム
の周波数の1/2以下になる。消費電力が減少するととも
に、電磁波妨害(EMI)の影響を軽減できる。
Description
【０００１】
【発明が属する技術分野】本発明は、直列ビットストリ
ームを振幅信号の形態で圧縮変調する重畳変調装置に関
するものである。また、本発明は重畳変調された振幅信
号を復調する重畳復調装置に関するものである。さら
に、本発明は重畳変復調を利用したデータ中継器と、こ
の中継器を利用した液晶表示装置に関するものである。
ームを振幅信号の形態で圧縮変調する重畳変調装置に関
するものである。また、本発明は重畳変調された振幅信
号を復調する重畳復調装置に関するものである。さら
に、本発明は重畳変復調を利用したデータ中継器と、こ
の中継器を利用した液晶表示装置に関するものである。
【０００２】
【従来の技術】音声情報が伝送され始めて以来、伝送媒
体を通して伝送されるテキスト情報（Text Informatio
n）及びビデオ情報（Video Information）等は音声情
報に比べてその量が大きくなっている。特に、ビデオ情
報は高品質の映像に対する利用者の欲求を充足させるた
めにその量が益々大きくなっている実状である。これに
併せて、最近の情報は利用者が適切な時期に利用するこ
とができるように高速で伝送されている。これによっ
て、情報が占有するようになる周波数帯域は情報の量に
つれて高くなるしかない。
体を通して伝送されるテキスト情報（Text Informatio
n）及びビデオ情報（Video Information）等は音声情
報に比べてその量が大きくなっている。特に、ビデオ情
報は高品質の映像に対する利用者の欲求を充足させるた
めにその量が益々大きくなっている実状である。これに
併せて、最近の情報は利用者が適切な時期に利用するこ
とができるように高速で伝送されている。これによっ
て、情報が占有するようになる周波数帯域は情報の量に
つれて高くなるしかない。
【０００３】実際に、図１でのように液晶表示装置（Li
quid Crystal Display；以下″LCD″という）を利用
するコンピュータシステム（Computer System）の場合
にコンピュータ本体（１０）内のビデオカード（１２）
からLCD（２０）方に伝送されるビデオデータは画像の
解像度モードが高くなることにつれて、則ち、画素数が
多くなることによってその周波数が高くなるしかない。
これを詳細に説明すると、画像の解像図モードが既存の
VGAモードからXGAあるいはSXGAモードに代置されること
によって液晶パネル（Liquid Crystal Panel）（２
２）では益々多い画素等が含まれるようになるから一つ
の画像分のビデオデータの量が多くなってくる。これに
よって、コンピュータ本体（１０）のビデオカード（１
２）からLCD（２０）方に伝送されるビデオデータの周
波数は高くなってくる。このようにビデオデータの周波
数が高くなることにつれて、LCD（２０）では電磁波妨
害（Electromagnetic Interference、以下″EMI″とい
う）が酷くなり、タイミングエラーがよく発生されるよ
うになる。これに併せてLCDでは高周波数信号に応答す
ることのできるドライバ集積回路（Driver Integrated
Circuit、以下″D-IC″という）（２４）と制御器
（２６）が使用されなければならない。
quid Crystal Display；以下″LCD″という）を利用
するコンピュータシステム（Computer System）の場合
にコンピュータ本体（１０）内のビデオカード（１２）
からLCD（２０）方に伝送されるビデオデータは画像の
解像度モードが高くなることにつれて、則ち、画素数が
多くなることによってその周波数が高くなるしかない。
これを詳細に説明すると、画像の解像図モードが既存の
VGAモードからXGAあるいはSXGAモードに代置されること
によって液晶パネル（Liquid Crystal Panel）（２
２）では益々多い画素等が含まれるようになるから一つ
の画像分のビデオデータの量が多くなってくる。これに
よって、コンピュータ本体（１０）のビデオカード（１
２）からLCD（２０）方に伝送されるビデオデータの周
波数は高くなってくる。このようにビデオデータの周波
数が高くなることにつれて、LCD（２０）では電磁波妨
害（Electromagnetic Interference、以下″EMI″とい
う）が酷くなり、タイミングエラーがよく発生されるよ
うになる。これに併せてLCDでは高周波数信号に応答す
ることのできるドライバ集積回路（Driver Integrated
Circuit、以下″D-IC″という）（２４）と制御器
（２６）が使用されなければならない。
【０００４】D-IC等（２４）の応答周波数を低くさせる
ために、LCDではD-IC等（２４）と制御器（２６）の間
のバスラインを図１でのように二重化する方案が採択さ
れている。この場合、ビデオカード（１２）と制御器
（２６）の間に１８個のビットライン等に成ったメイン
バスライン（１１）が接続され、制御器（２６）とD-IC
等（２６）の間ではそれぞれ１８個のビットライン等に
構成された第１及び第２サブバスライン（２１、２３）
が接続されるようになる。第１サブバスライン（２１）
は奇数番目D-IC等（２４A）に共通的に接続され、第２
サブバスライン（２３）は偶数番目D-IC（２４B）に共
通的に接続される。また、ビデオカード（１２）と制御
器（２６）の間にメインクロックライン（１３）が接続
されて制御器（２６）とD-IC等(２４)の間ではサブクロ
ックラインが（２５）が接続されている。制御器（２
６）はメインクロックライン（１３）上のデータクロッ
ク（DCLK）の半周期ごとにメインバスライン（１１）か
らビデオデータを１８ビットづつ入力するようになる。
奇数番目D-IC等（２４A）は制御器（２６）からサブク
ロックライン（２５）を経由し、印加されるデータクロ
ック（DCLK）の上昇エッジごとに第１サブバスライン
（２１）から１８ビットのビデオデータを入力するよう
になり、反面偶数番目D-IC（２４B）はサブクロックラ
イン（２５）上のデータクロック(DCLK）の下降エッジ
ごとに第２サブバスライン（２３）から１８ビットのビ
デオデータを入力するようになる。このような二重バス
ラインによりD-IC等（２４）の応答周波数が低くなる。
ために、LCDではD-IC等（２４）と制御器（２６）の間
のバスラインを図１でのように二重化する方案が採択さ
れている。この場合、ビデオカード（１２）と制御器
（２６）の間に１８個のビットライン等に成ったメイン
バスライン（１１）が接続され、制御器（２６）とD-IC
等（２６）の間ではそれぞれ１８個のビットライン等に
構成された第１及び第２サブバスライン（２１、２３）
が接続されるようになる。第１サブバスライン（２１）
は奇数番目D-IC等（２４A）に共通的に接続され、第２
サブバスライン（２３）は偶数番目D-IC（２４B）に共
通的に接続される。また、ビデオカード（１２）と制御
器（２６）の間にメインクロックライン（１３）が接続
されて制御器（２６）とD-IC等(２４)の間ではサブクロ
ックラインが（２５）が接続されている。制御器（２
６）はメインクロックライン（１３）上のデータクロッ
ク（DCLK）の半周期ごとにメインバスライン（１１）か
らビデオデータを１８ビットづつ入力するようになる。
奇数番目D-IC等（２４A）は制御器（２６）からサブク
ロックライン（２５）を経由し、印加されるデータクロ
ック（DCLK）の上昇エッジごとに第１サブバスライン
（２１）から１８ビットのビデオデータを入力するよう
になり、反面偶数番目D-IC（２４B）はサブクロックラ
イン（２５）上のデータクロック(DCLK）の下降エッジ
ごとに第２サブバスライン（２３）から１８ビットのビ
デオデータを入力するようになる。このような二重バス
ラインによりD-IC等（２４）の応答周波数が低くなる。
【０００５】
【発明が解決しようとする課題】しかし、このような二
重バスライン構造では信号ラインの数が増加されるので
LCDの設計が制限されるだけではなくLCDの製造費用が上
昇するようになる。また、二重バスライン構造のLCDで
は制御器及びD-IC等に供給されるビデオデータの周波数
が相変わらず高いのでEMIとタイミングエラーが減少し
なくなる。だから、多い量のデータを低い周波数信号で
伝送するのに適した変調技術が要求され、併せて多い量
のデータを低い周波数で伝送するのに適した中継技術が
要求される。
重バスライン構造では信号ラインの数が増加されるので
LCDの設計が制限されるだけではなくLCDの製造費用が上
昇するようになる。また、二重バスライン構造のLCDで
は制御器及びD-IC等に供給されるビデオデータの周波数
が相変わらず高いのでEMIとタイミングエラーが減少し
なくなる。だから、多い量のデータを低い周波数信号で
伝送するのに適した変調技術が要求され、併せて多い量
のデータを低い周波数で伝送するのに適した中継技術が
要求される。
【０００６】従って、本発明の目的は高周波数のデータ
を低周波数信号へ変調するのに適した重畳変調装置を提
供することにある。
を低周波数信号へ変調するのに適した重畳変調装置を提
供することにある。
【０００７】本発明の他の目的は前記変調装置によって
変調された低周波数信号から高周波数のデータを復調す
るのに適した重畳復調装置を提供することにある。
変調された低周波数信号から高周波数のデータを復調す
るのに適した重畳復調装置を提供することにある。
【０００８】本発明のまた、他の目的は高周波数のデー
タを低周波数へ中継するのに適したデータ中継装置を提
供することにある。
タを低周波数へ中継するのに適したデータ中継装置を提
供することにある。
【０００９】本発明のまた、他の目的はコンピュータ本
体からの高周波数のビデオデータを低周波数信号の形態
に入力するのに適した液晶表示装置を提供することにあ
る。
体からの高周波数のビデオデータを低周波数信号の形態
に入力するのに適した液晶表示装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明による重畳変調装置はデータクロックに同期
されたデータビットストリームを入力する入力手段と、
データクロックより低い周波数のキークロックを発生す
るキークロック発生手段と、キークロックによりデータ
ビットストリームでの少なくとも２ビット以上のデータ
を並列に羅列するデータ羅列手段と、羅列された少なく
とも２ビット以上のデータをアナログ信号に変換する信
号変換手段とを具備する。
に、本発明による重畳変調装置はデータクロックに同期
されたデータビットストリームを入力する入力手段と、
データクロックより低い周波数のキークロックを発生す
るキークロック発生手段と、キークロックによりデータ
ビットストリームでの少なくとも２ビット以上のデータ
を並列に羅列するデータ羅列手段と、羅列された少なく
とも２ビット以上のデータをアナログ信号に変換する信
号変換手段とを具備する。
【００１１】本発明による重畳復調装置は少なくとも２
ビット以上のデータが圧縮された一つのアナログ信号と
その信号と同期されたキークロックを入力する入力手段
と、入力手段からの前記アナログ信号を量子化する量子
化手段と、量子化されたアナログ信号を符号化すること
で前記少なくとも２ビット以上の並列データを復元する
符号化手段と、少なくとも２ビット以上の並列データを
前記キークロックによって一列に整列させる逆整列手段
とを具備する。
ビット以上のデータが圧縮された一つのアナログ信号と
その信号と同期されたキークロックを入力する入力手段
と、入力手段からの前記アナログ信号を量子化する量子
化手段と、量子化されたアナログ信号を符号化すること
で前記少なくとも２ビット以上の並列データを復元する
符号化手段と、少なくとも２ビット以上の並列データを
前記キークロックによって一列に整列させる逆整列手段
とを具備する。
【００１２】本発明によるデータ中継装置はデータソー
スからのデータビットストリームを少なくとも２ビット
以上づつ重畳させてアナログ信号へ変調する重畳変調手
段と、データターミナルに設置され重畳変調手段からの
アナログ信号を少なくとも２ビット以上のデータに展開
することでデータビットストリームを復調する重畳復調
手段とを具備する。
スからのデータビットストリームを少なくとも２ビット
以上づつ重畳させてアナログ信号へ変調する重畳変調手
段と、データターミナルに設置され重畳変調手段からの
アナログ信号を少なくとも２ビット以上のデータに展開
することでデータビットストリームを復調する重畳復調
手段とを具備する。
【００１３】本発明による液晶表示装置は少なくとも２
ビット以上のビデオデータにより液晶パネルを分割駆動
するためのD-IC等と、外部からデータビットストリーム
が少なくとも２ビット以上づつ重畳・変調された一つの
アナログ信号を引入するための信号引入手段と、信号引
入手段からのアナログ信号を少なくとも２ビット以上の
データに展開することでデータビットストリームを復調
してそのビットストリームを前記D-IC等に供給する重畳
復調手段とを具備する。
ビット以上のビデオデータにより液晶パネルを分割駆動
するためのD-IC等と、外部からデータビットストリーム
が少なくとも２ビット以上づつ重畳・変調された一つの
アナログ信号を引入するための信号引入手段と、信号引
入手段からのアナログ信号を少なくとも２ビット以上の
データに展開することでデータビットストリームを復調
してそのビットストリームを前記D-IC等に供給する重畳
復調手段とを具備する。
【００１４】前記した構成により、本発明の重畳変調器
では時間軸で隣接した２ビットデータが振幅信号の形態
で重畳されることで伝送データの周波数が低くなること
に併せてデータ伝送に消耗される電力が１/４に小さく
なる。これによって、本発明による重畳変調器により発
生される重畳変調信号ではEMIが小さくなる。また、重
畳変調器及び重畳復調器を利用する本発明による中継器
でも時間軸上の少なくとも２ビット以上のデータが振幅
信号の形態で重畳される状態で伝送されることで伝送周
波数帯域が低くなることに併せて消耗電力が小さくな
る。これにより、本発明による中継器によって伝送され
るデータはEMI影響をほとんど受けなくなる。前記した
中継器を利用する本発明によるLCDでも同様にデータ伝
送周波数帯域が低くなるようになり、データ伝送に消耗
される電力が小さくなる。この結果、本発明によるLCD
はEMI影響を最小化することができるようになる。これ
に併せて、本発明によるLCDでは重畳復調器がD-ICに内
蔵されることと併せてデータ伝送線路（３６）及びキー
伝送ラインがD-ICに共通的に接続されるとビデオカード
からD-ICまで伝送されるビデオデータではEMI影響が極
小化されることは勿論配線構造までも簡素化されるよう
になる。
では時間軸で隣接した２ビットデータが振幅信号の形態
で重畳されることで伝送データの周波数が低くなること
に併せてデータ伝送に消耗される電力が１/４に小さく
なる。これによって、本発明による重畳変調器により発
生される重畳変調信号ではEMIが小さくなる。また、重
畳変調器及び重畳復調器を利用する本発明による中継器
でも時間軸上の少なくとも２ビット以上のデータが振幅
信号の形態で重畳される状態で伝送されることで伝送周
波数帯域が低くなることに併せて消耗電力が小さくな
る。これにより、本発明による中継器によって伝送され
るデータはEMI影響をほとんど受けなくなる。前記した
中継器を利用する本発明によるLCDでも同様にデータ伝
送周波数帯域が低くなるようになり、データ伝送に消耗
される電力が小さくなる。この結果、本発明によるLCD
はEMI影響を最小化することができるようになる。これ
に併せて、本発明によるLCDでは重畳復調器がD-ICに内
蔵されることと併せてデータ伝送線路（３６）及びキー
伝送ラインがD-ICに共通的に接続されるとビデオカード
からD-ICまで伝送されるビデオデータではEMI影響が極
小化されることは勿論配線構造までも簡素化されるよう
になる。
【００１５】
【発明の実施態様】以下、本発明の実施例を添付した図
２乃至図７を参照して詳細に説明することにする。
２乃至図７を参照して詳細に説明することにする。
【００１６】図２を参照すると、本発明の実施例による
重畳変調方式中継装置が適用されたコンピュータシステ
ムを図示する。このコンピュータシステムはビデオカー
ド（３２）と重畳変調器（３４）が内蔵されたコンピュ
ータ本体（３０）と、重畳変調器（３４）に接続された
LCD等（４０）を具備する。ビデオカード（３２）はテ
キスト及び映像などを含む情報がLCD（４０）によって
画像で表示されるようにビデオデータへ変換する機能を
担当する。このビデオカード（３２）で発生されたビデ
オデータは画面を構成する画素等それぞれに対する赤色
（Red、以下″R″という）、緑色（Green、以下″G″と
いう）及び青色（Blue、以下″B″という）データを含
む。これらR、G、Bデータ等それぞれは６ビットの長さを
とり、これによってビデオデータは画素別に１８ビット
の長さをとるようになる。このようなビデオデータ(V
D）は１８個のビットライン等に成った第１バスライン
（３１）を経由して重畳変調器（３４）に供給されるよ
うになる。この時、ビデオデータ(VD）はビデオカード
（３２）から第１クロックライン（３３）を経由して重
畳変調器（３４）に供給されるデータクロック（DCLK）
に合わせて伝送されるようになる。重畳変調器（３４）
はクロックライン（３３）からのデータクロック(DCL
K）を分周して少なくとも一つ以上の分周クロック発生
する。少なくとも一つ以上の分周クロックはデータクロ
ック(DCLK）に対して1/2ｎ倍に変ずる周波数を有するよ
うになる。重畳変調器（３４）は第１バスライン（３
１）を構成するビットライン等それぞれに対して、少な
くとも一つ以上の分周クロックを利用してそのビットラ
インを通して順次的に入力されるビデオストリームを重
畳変調するようになる。これを詳細に説明すると、重畳
変調器（３４）は２分周されたクロックの半周期ごと、
則ちデータクロック(DCLK）周期ごと少なくとも２ビッ
ト以上の時間軸上のデータ、則ち現在のビットデータと
少なくとも一つ以上のビットデータを含むマルチビット
データを振幅へ変換することで重畳変調信号を発生する
ようになる。この重畳変調信号は２分周されたクロック
半周期ごとマルチビットデートの論理の値に従って、そ
の振幅が変ずるようになる。このような重畳変調によっ
て、重畳変調器（３４）では１８個の重畳変調信号（以
下、″重畳変調データ″という）が発生されるようにな
るが、この重畳変調データは重畳変調されたビデオデー
タとして提供されるようになる。重畳変調器（３４）で
発生された重畳変調データは１８個のビット伝送ライン
等に成ったデータ伝送線路（３６）を通して伝送される
ようになる。また、重畳変調器（３４）は２分周された
クロックを重畳変調信号が復調されるが、使用される″
キークロック(KCLK）″としてキー伝送ライン（３８）
を通して伝送するようになる。このキークロック(KCL
K）によって重畳変調信号のデータ周期が指示されるよ
うになる。このように１８個の重畳変調信号を発生する
ために、重畳変調器（３４）は第１バスライン（３１）
を構成する１８個のビットライン等それぞれに接続され
る１８個の重畳変調セル等を具備するようになる。
重畳変調方式中継装置が適用されたコンピュータシステ
ムを図示する。このコンピュータシステムはビデオカー
ド（３２）と重畳変調器（３４）が内蔵されたコンピュ
ータ本体（３０）と、重畳変調器（３４）に接続された
LCD等（４０）を具備する。ビデオカード（３２）はテ
キスト及び映像などを含む情報がLCD（４０）によって
画像で表示されるようにビデオデータへ変換する機能を
担当する。このビデオカード（３２）で発生されたビデ
オデータは画面を構成する画素等それぞれに対する赤色
（Red、以下″R″という）、緑色（Green、以下″G″と
いう）及び青色（Blue、以下″B″という）データを含
む。これらR、G、Bデータ等それぞれは６ビットの長さを
とり、これによってビデオデータは画素別に１８ビット
の長さをとるようになる。このようなビデオデータ(V
D）は１８個のビットライン等に成った第１バスライン
（３１）を経由して重畳変調器（３４）に供給されるよ
うになる。この時、ビデオデータ(VD）はビデオカード
（３２）から第１クロックライン（３３）を経由して重
畳変調器（３４）に供給されるデータクロック（DCLK）
に合わせて伝送されるようになる。重畳変調器（３４）
はクロックライン（３３）からのデータクロック(DCL
K）を分周して少なくとも一つ以上の分周クロック発生
する。少なくとも一つ以上の分周クロックはデータクロ
ック(DCLK）に対して1/2ｎ倍に変ずる周波数を有するよ
うになる。重畳変調器（３４）は第１バスライン（３
１）を構成するビットライン等それぞれに対して、少な
くとも一つ以上の分周クロックを利用してそのビットラ
インを通して順次的に入力されるビデオストリームを重
畳変調するようになる。これを詳細に説明すると、重畳
変調器（３４）は２分周されたクロックの半周期ごと、
則ちデータクロック(DCLK）周期ごと少なくとも２ビッ
ト以上の時間軸上のデータ、則ち現在のビットデータと
少なくとも一つ以上のビットデータを含むマルチビット
データを振幅へ変換することで重畳変調信号を発生する
ようになる。この重畳変調信号は２分周されたクロック
半周期ごとマルチビットデートの論理の値に従って、そ
の振幅が変ずるようになる。このような重畳変調によっ
て、重畳変調器（３４）では１８個の重畳変調信号（以
下、″重畳変調データ″という）が発生されるようにな
るが、この重畳変調データは重畳変調されたビデオデー
タとして提供されるようになる。重畳変調器（３４）で
発生された重畳変調データは１８個のビット伝送ライン
等に成ったデータ伝送線路（３６）を通して伝送される
ようになる。また、重畳変調器（３４）は２分周された
クロックを重畳変調信号が復調されるが、使用される″
キークロック(KCLK）″としてキー伝送ライン（３８）
を通して伝送するようになる。このキークロック(KCL
K）によって重畳変調信号のデータ周期が指示されるよ
うになる。このように１８個の重畳変調信号を発生する
ために、重畳変調器（３４）は第１バスライン（３１）
を構成する１８個のビットライン等それぞれに接続され
る１８個の重畳変調セル等を具備するようになる。
【００１７】LCD（４０）は液晶パネル（４２）上の画
素等を分割駆動するための多数のD-IC等（４４）と、キ
ー伝送ライン（３８）からキークロック(KCLK）を共通
的に入力する重畳復調器（４６）及び制御器（４８）で
構成される。重畳復調器（４６）はデータ伝送線路（３
６）から１８個の重畳変調信号等を含む重畳変調データ
を入力するようになる。こういう重畳変調データを復調
するために、重畳復調器（４６）は重畳変調データを構
成する１８個の重畳変調信号等別に応答する１８個の重
畳復調セル等（図示しない）が含まれる。この重畳復調
セル等それぞれは重畳変調信号を量子化して、量子化さ
れた重畳変調信号を少なくとも２ビット以上のマルチビ
ット信号に符号化してからキークロック(KCLK）を利用
してそのマルチビット信号をビットストリームの形態に
羅列することでビデオビットストリームを発生するよう
になる。このように復調されたビデオビットストリーム
は重畳変調信号より少なくとも２倍以上高い周波数、キ
ークロック周波数の２倍に該当する周波数を有するよう
になる。これら１８個の重畳復調セル等によって復調さ
れた１８個のビデオビットストリームが集まることで１
８ビットのデータが構成されるようになる。このように
復調された高周波数のビデオデータは１８個のビットラ
イン等に成った第２バスライン（４１）を経由して多数
のD-IC（４４）に共通的に供給されるようになる。一
方、キー伝送ライン（３８）からキークロック(KCLK）
を入力する制御器（４８）はキークロック(KCLK）を利
用して多数のD-IC等（４４）の入力動作が順次的に進行
されるようにする制御信号(CTLS）を発生するようにな
る。この制御信号（CTLS）は制御ライン（４３）を経由
して多数のD-IC等（４４）に共通的に供給されるように
なる。多数のD-IC（４４）は制御ライン（４３）からの
制御信号(CTLS）によって順次的に第２バス（４１）か
らのビデオデータを一定量づつ入力するようになる。多
数のD-IC等（４４）それぞれに一定量づつ分散入力され
る１ライン分のビデオデータは液晶パネル（４２）に同
時に供給され、１ラインの画素等を駆動するようにな
る。このようなD-IC等（４４）と液晶パネル（４２）の
動作が液晶パネル（４２）の画素ラインの数ほど繰り返
されることで一つの画像が表示されるようになる。
素等を分割駆動するための多数のD-IC等（４４）と、キ
ー伝送ライン（３８）からキークロック(KCLK）を共通
的に入力する重畳復調器（４６）及び制御器（４８）で
構成される。重畳復調器（４６）はデータ伝送線路（３
６）から１８個の重畳変調信号等を含む重畳変調データ
を入力するようになる。こういう重畳変調データを復調
するために、重畳復調器（４６）は重畳変調データを構
成する１８個の重畳変調信号等別に応答する１８個の重
畳復調セル等（図示しない）が含まれる。この重畳復調
セル等それぞれは重畳変調信号を量子化して、量子化さ
れた重畳変調信号を少なくとも２ビット以上のマルチビ
ット信号に符号化してからキークロック(KCLK）を利用
してそのマルチビット信号をビットストリームの形態に
羅列することでビデオビットストリームを発生するよう
になる。このように復調されたビデオビットストリーム
は重畳変調信号より少なくとも２倍以上高い周波数、キ
ークロック周波数の２倍に該当する周波数を有するよう
になる。これら１８個の重畳復調セル等によって復調さ
れた１８個のビデオビットストリームが集まることで１
８ビットのデータが構成されるようになる。このように
復調された高周波数のビデオデータは１８個のビットラ
イン等に成った第２バスライン（４１）を経由して多数
のD-IC（４４）に共通的に供給されるようになる。一
方、キー伝送ライン（３８）からキークロック(KCLK）
を入力する制御器（４８）はキークロック(KCLK）を利
用して多数のD-IC等（４４）の入力動作が順次的に進行
されるようにする制御信号(CTLS）を発生するようにな
る。この制御信号（CTLS）は制御ライン（４３）を経由
して多数のD-IC等（４４）に共通的に供給されるように
なる。多数のD-IC（４４）は制御ライン（４３）からの
制御信号(CTLS）によって順次的に第２バス（４１）か
らのビデオデータを一定量づつ入力するようになる。多
数のD-IC等（４４）それぞれに一定量づつ分散入力され
る１ライン分のビデオデータは液晶パネル（４２）に同
時に供給され、１ラインの画素等を駆動するようにな
る。このようなD-IC等（４４）と液晶パネル（４２）の
動作が液晶パネル（４２）の画素ラインの数ほど繰り返
されることで一つの画像が表示されるようになる。
【００１８】このように、時間軸に配列された少なくと
も２ビットのデータが重畳変調器（３４）により振幅信
号の形態に重畳されることでデータ伝送線路（３６）を
通して伝送されるビデオデータの周波数が少なくとも1/
2以下に低くなることと併せてビデオデータの伝送に所
要される電力が減少されるようになる。この結果、ビデ
オデータでのEMIが減るようになる。
も２ビットのデータが重畳変調器（３４）により振幅信
号の形態に重畳されることでデータ伝送線路（３６）を
通して伝送されるビデオデータの周波数が少なくとも1/
2以下に低くなることと併せてビデオデータの伝送に所
要される電力が減少されるようになる。この結果、ビデ
オデータでのEMIが減るようになる。
【００１９】さらに、重畳復調器（４６）が多数のD-IC
等（４４）それぞれに内蔵されることと併せてデータ伝
送線路（３６）及びキー伝送ライン（３８）が多数のD-
IC等（４４）に共通的に接続されるようになると、ビデ
オカード（３２）から多数のD-IC等（４４）まで伝送さ
れるビデオデータで発生されるEMIが極小化されるよう
になることは勿論制御器（４８）とD-IC間の配線構造ま
でも簡素化されるようになる。
等（４４）それぞれに内蔵されることと併せてデータ伝
送線路（３６）及びキー伝送ライン（３８）が多数のD-
IC等（４４）に共通的に接続されるようになると、ビデ
オカード（３２）から多数のD-IC等（４４）まで伝送さ
れるビデオデータで発生されるEMIが極小化されるよう
になることは勿論制御器（４８）とD-IC間の配線構造ま
でも簡素化されるようになる。
【００２０】図３は図２での重畳変調器（３４）に含ま
れた重畳変調セルを詳細に図示する。図３でのように、
重畳変調セルではクロックライン（３３）からのデータ
クロック(DCLK）に応答する第１フリップフロップ（５
０）と、ビットライン（３３）からのビデオビットスト
リーム(VBS）を共通的に供給を受ける第２及び第３フリ
ップフロップ（５２、５４）が含まれている。これら第
１乃至第３フリップフロップ（５０、５２、５４）はコ
ンピュータシステムの初期起動の時に自分らのクリア端
子等(CLR）の方に印加されるリセット信号(RS）によっ
て初期化されることで初期に発生されることのある誤動
作を防ぐようになる。第１フリップフロップ（５０）は
図４でのようなデータクロック(DCLK）の下降エッジご
とに自分の出力端子（Ｑ）上の論理状態をハイ（High）
からロー（Low）あるいは、その反対に反転させること
で自分のクロック端子(CLK）方に印加されるデータクロ
ック(DCLK）を２分周するようになる。この第１フリッ
プフロップ（５０）により２分周された信号はキークロ
ック(KCLK）に使用されることでキー伝送ライン（３
８）、第２及び第３フリップフロップ（５２、５４）の
クロック端子等(CLK）に供給されるようになる。
れた重畳変調セルを詳細に図示する。図３でのように、
重畳変調セルではクロックライン（３３）からのデータ
クロック(DCLK）に応答する第１フリップフロップ（５
０）と、ビットライン（３３）からのビデオビットスト
リーム(VBS）を共通的に供給を受ける第２及び第３フリ
ップフロップ（５２、５４）が含まれている。これら第
１乃至第３フリップフロップ（５０、５２、５４）はコ
ンピュータシステムの初期起動の時に自分らのクリア端
子等(CLR）の方に印加されるリセット信号(RS）によっ
て初期化されることで初期に発生されることのある誤動
作を防ぐようになる。第１フリップフロップ（５０）は
図４でのようなデータクロック(DCLK）の下降エッジご
とに自分の出力端子（Ｑ）上の論理状態をハイ（High）
からロー（Low）あるいは、その反対に反転させること
で自分のクロック端子(CLK）方に印加されるデータクロ
ック(DCLK）を２分周するようになる。この第１フリッ
プフロップ（５０）により２分周された信号はキークロ
ック(KCLK）に使用されることでキー伝送ライン（３
８）、第２及び第３フリップフロップ（５２、５４）の
クロック端子等(CLK）に供給されるようになる。
【００２１】第２及び第３フリップフロップ（５２、５
４）はキークロック(KCLK）に応答してビットライン
（３１A）からのビデオビットストリーム(VBS）のビッ
トデータを先行のビットデータと後続のビットデータと
キークロック(KCLK）の半周期ほどづつ重畳させる。こ
のために、第２フリップフロップ（５２）はキークロッ
ク(KCLK）の上昇エッジごとビットライン（３１A）から
のビデオビットストリーム(VBS）を自分の出力端子(Q）
方に伝送して反面に第３フリップフロップ（５４）はキ
ークロック(KCLK）の下降エッジごとビットライン（３
１A）からのビデオビットストリーム(VBS）を自分の出
力端子(Q）方に伝送するようになる。この結果、第２フ
リップフロップ（５２）の出力端子(Q）には奇数番目ビ
デオビットデータ(Dn）が、そして、第３フリップフロ
ップ（５４）の出力端子(Q）には偶数番目ビデオビット
データ（Dn＋１）が連続的に出力されるようになる。こ
れら奇数番目ビデオビットデータ（Dn）と偶数番目ビデ
オビットデータ（Dn＋１）はキークロック(KCLK）と同
一の周波数をとる反面、相互に１８０゜の位相差を有す
るようになる。
４）はキークロック(KCLK）に応答してビットライン
（３１A）からのビデオビットストリーム(VBS）のビッ
トデータを先行のビットデータと後続のビットデータと
キークロック(KCLK）の半周期ほどづつ重畳させる。こ
のために、第２フリップフロップ（５２）はキークロッ
ク(KCLK）の上昇エッジごとビットライン（３１A）から
のビデオビットストリーム(VBS）を自分の出力端子(Q）
方に伝送して反面に第３フリップフロップ（５４）はキ
ークロック(KCLK）の下降エッジごとビットライン（３
１A）からのビデオビットストリーム(VBS）を自分の出
力端子(Q）方に伝送するようになる。この結果、第２フ
リップフロップ（５２）の出力端子(Q）には奇数番目ビ
デオビットデータ(Dn）が、そして、第３フリップフロ
ップ（５４）の出力端子(Q）には偶数番目ビデオビット
データ（Dn＋１）が連続的に出力されるようになる。こ
れら奇数番目ビデオビットデータ（Dn）と偶数番目ビデ
オビットデータ（Dn＋１）はキークロック(KCLK）と同
一の周波数をとる反面、相互に１８０゜の位相差を有す
るようになる。
【００２２】また、重畳変調セルは第２フリップフロッ
プ（５２）の出力端子(Q）とビット伝送ライン（３６
A）間に接続された第１抵抗(R１）と、第３フリップフ
ロップ（５４）の出力端子(Q）とビット伝送ライン（３
６A）間に接続された第２抵抗(R２）を具備する。第１
抵抗(R１）は第２フリップフロップ（５２）の出力端子
(Q）からの電圧信号を1/3に降下させ、その降下された
電圧信号をビット伝送ライン（３６A）方に伝送するよ
うになる。第２抵抗（R２）は第３フリップフロップ
（５４）の出力端子(Q）からの電圧信号を2/3に降下さ
せ、その降下された電圧信号をビット伝送ライン（３６
A）方に伝送するようになる。これにより、ビット伝送
ライン（３６A）では第１及び第２抵抗（R１、R２）に
よって降下された電圧信号の合成電圧を有する重畳変調
信号(TFMS）が表れるようになる。この重畳変調信号(TF
MS）は第２及び第３フリップフロップ（５２、５４）に
貯蔵された２ビットのデータの論理の値につれてキーク
ロック(KCLK）の半周期ごとに、データクロック(DCLK）
の一の周期ごと変化される振幅を有するようになる。ま
た、重畳変調信号(TFMS）はビデオビットストリーム(VB
S）の1/2に該当する平均電圧を有するようになり、ビデ
オビットストリーム(VBS）に比べ1/4に該当する電力だ
けを消耗するようになる。結果的に、第１及び第２抵抗
(R１、R２）は２ビットの並列データを振幅信号に変換
する機能を遂行するようになり、このために第１及び第
２抵抗（R１、R２）は２：１の抵抗の値を有するように
設定される。
プ（５２）の出力端子(Q）とビット伝送ライン（３６
A）間に接続された第１抵抗(R１）と、第３フリップフ
ロップ（５４）の出力端子(Q）とビット伝送ライン（３
６A）間に接続された第２抵抗(R２）を具備する。第１
抵抗(R１）は第２フリップフロップ（５２）の出力端子
(Q）からの電圧信号を1/3に降下させ、その降下された
電圧信号をビット伝送ライン（３６A）方に伝送するよ
うになる。第２抵抗（R２）は第３フリップフロップ
（５４）の出力端子(Q）からの電圧信号を2/3に降下さ
せ、その降下された電圧信号をビット伝送ライン（３６
A）方に伝送するようになる。これにより、ビット伝送
ライン（３６A）では第１及び第２抵抗（R１、R２）に
よって降下された電圧信号の合成電圧を有する重畳変調
信号(TFMS）が表れるようになる。この重畳変調信号(TF
MS）は第２及び第３フリップフロップ（５２、５４）に
貯蔵された２ビットのデータの論理の値につれてキーク
ロック(KCLK）の半周期ごとに、データクロック(DCLK）
の一の周期ごと変化される振幅を有するようになる。ま
た、重畳変調信号(TFMS）はビデオビットストリーム(VB
S）の1/2に該当する平均電圧を有するようになり、ビデ
オビットストリーム(VBS）に比べ1/4に該当する電力だ
けを消耗するようになる。結果的に、第１及び第２抵抗
(R１、R２）は２ビットの並列データを振幅信号に変換
する機能を遂行するようになり、このために第１及び第
２抵抗（R１、R２）は２：１の抵抗の値を有するように
設定される。
【００２３】図５は図２での重畳復調器（４６）に含ま
れた重畳復調セルを詳細に図示する回路図であり、図６
は図５に図示された重畳復調セルの各部分に対する動作
タイミング図である。図５において、重畳復調セルはビ
ット伝送線路（３６A）に共通的に接続された第１乃至
第３レベル検出器（６０、６２、６４）と、これらレベ
ル検出器等（６０、６２、６４）の出力信号等を符号化
するための符号化部（６６）を具備する。第１乃至第３
レベル検出器（６０、６２、６４）はビット伝送ライン
（３６A）からの図６でのような重畳変調信号(TFMS）の
電圧レベル（則ち、振幅）を検出するようになる。第１
レベル検出器（６０）は重畳変調信号(TFMS）が第１所
定の電圧レベル（例えば、Vh/３）以上である場合にロ
ー論理の第１振幅検出信号（ADI）、第２レベル検出器
（６２）は重畳変調信号(TFMS）が第２所定の電圧レベ
ル（例えば、Vh/２）以上である場合にロー論理の第２
振幅検出信号(AD２）を、そして、第３レベル検出器
（６４）は重畳変調信号(TFMS）が第３所定の電圧レベ
ル（例えば、Vh）以上である場合にロー論理の第３振幅
検出信号(AD３）をそれぞれ発生するようになる。これ
ら第１乃至第３レベル検出信号（AD１乃至AD３）は重畳
変調信号(TFMS）の振幅値（則ち、量子化された値）を
指示するようになる。結果的に、第１乃至第３レベル検
出器（６０、６２、６４）は重畳変調信号(TFMS）を量
子化する機能を遂行する。符号化部（６６）は第１乃至
第３レベル検出器（６０、６２、６４）からの第１乃至
第３振幅検出信号（AD１乃至AD３）が指定する振幅値を
２ビットデータに符号化するようになる。この符号化部
（６６）により符号化された下位ビットデータと上位ビ
ットデータは奇数番目ビットデータ(Dn）と偶数番目ビ
ットデータ（Dn＋１）で使用されるようになる。偶数番
目ビットデータ（Dn＋１）には第２レベル検出器（６
２）で発生される第２レベル検出信号（AD２）が使用さ
れる反面、奇数番目ビットデータ（Dn）は第１乃至第３
レベル検出信号（AD１乃至AD３）が論理組み合わせにな
るから生成されるようになる。このために、符号化部
（６６）は第１及び第２ANDゲート（AND１、AND２）と
一つの不論理バッファ（NB１）で構成されるようにな
る。
れた重畳復調セルを詳細に図示する回路図であり、図６
は図５に図示された重畳復調セルの各部分に対する動作
タイミング図である。図５において、重畳復調セルはビ
ット伝送線路（３６A）に共通的に接続された第１乃至
第３レベル検出器（６０、６２、６４）と、これらレベ
ル検出器等（６０、６２、６４）の出力信号等を符号化
するための符号化部（６６）を具備する。第１乃至第３
レベル検出器（６０、６２、６４）はビット伝送ライン
（３６A）からの図６でのような重畳変調信号(TFMS）の
電圧レベル（則ち、振幅）を検出するようになる。第１
レベル検出器（６０）は重畳変調信号(TFMS）が第１所
定の電圧レベル（例えば、Vh/３）以上である場合にロ
ー論理の第１振幅検出信号（ADI）、第２レベル検出器
（６２）は重畳変調信号(TFMS）が第２所定の電圧レベ
ル（例えば、Vh/２）以上である場合にロー論理の第２
振幅検出信号(AD２）を、そして、第３レベル検出器
（６４）は重畳変調信号(TFMS）が第３所定の電圧レベ
ル（例えば、Vh）以上である場合にロー論理の第３振幅
検出信号(AD３）をそれぞれ発生するようになる。これ
ら第１乃至第３レベル検出信号（AD１乃至AD３）は重畳
変調信号(TFMS）の振幅値（則ち、量子化された値）を
指示するようになる。結果的に、第１乃至第３レベル検
出器（６０、６２、６４）は重畳変調信号(TFMS）を量
子化する機能を遂行する。符号化部（６６）は第１乃至
第３レベル検出器（６０、６２、６４）からの第１乃至
第３振幅検出信号（AD１乃至AD３）が指定する振幅値を
２ビットデータに符号化するようになる。この符号化部
（６６）により符号化された下位ビットデータと上位ビ
ットデータは奇数番目ビットデータ(Dn）と偶数番目ビ
ットデータ（Dn＋１）で使用されるようになる。偶数番
目ビットデータ（Dn＋１）には第２レベル検出器（６
２）で発生される第２レベル検出信号（AD２）が使用さ
れる反面、奇数番目ビットデータ（Dn）は第１乃至第３
レベル検出信号（AD１乃至AD３）が論理組み合わせにな
るから生成されるようになる。このために、符号化部
（６６）は第１及び第２ANDゲート（AND１、AND２）と
一つの不論理バッファ（NB１）で構成されるようにな
る。
【００２４】重畳復調等セルにはキー伝送ライン（３
８）からのキークロック(KCLK）に共通的に応答する第
４乃至第７フリップフロップ等（６８、７０、７２、７
４）が含まれている。第４及び第５フリップフロップ
（６８、７０）は符号化部（６６）により、符号化され
た奇数番目及び偶数番目ビットデータ（Dn、Dn＋１）を
キークロック（KCLK）に同期化させるようになる。これ
を詳細にすると、第４フリップフロップ（６８）はキー
クロック(KCLK）の上昇エッジごと第２ANDゲート（AND
２）からの奇数番目ビットデータ（Dn）を自分の出力端
子(Q）方に伝送して同期化された奇数番目ビットデータ
（SDn）を第６フリップフロップ（７２）の出力端子
(Q）に供給するようになる。似っていることで、第５フ
リップフロップ（７０）もキークロック(KCLK）の上昇
エッジごとに第２レベル検出器（６２）からの第２レベ
ル検出信号(AD２）を自分の出力端子(Q）方に伝送する
ことで同期化された偶数番目ビットデータ（SDn＋１）
を第７フリップフロップ（７２、７４）は同期化された
奇数番目ビットデータ（SDn）と同期化された偶数番目
ビットデータ（SDn＋１）が１８０゜ほどの位相差を有
するように２ビットデータ（SDn、SDn＋１）の位相を調
節するようになる。このために、第６フリップフロップ
（７２）はキークロック(KCLK）の下降エッジごとに第
４フリップフロップ（６８）からの同期化されたキーク
ロック(KCLK）の下降エッジごと第４フリップフロップ
（６８）からの同期化された奇数番目ビットデータ（SD
n）を自分の出力端子(Q）方に伝送して第７フリップフ
ロップ（７４）はキークロック(KCLK）の上昇エッジご
と第５フリップフロップ（７０）からの同期化された偶
数番目ビットデータ（SDn＋１）を自分の出力端子(Q）
方に伝送するようになる。
８）からのキークロック(KCLK）に共通的に応答する第
４乃至第７フリップフロップ等（６８、７０、７２、７
４）が含まれている。第４及び第５フリップフロップ
（６８、７０）は符号化部（６６）により、符号化され
た奇数番目及び偶数番目ビットデータ（Dn、Dn＋１）を
キークロック（KCLK）に同期化させるようになる。これ
を詳細にすると、第４フリップフロップ（６８）はキー
クロック(KCLK）の上昇エッジごと第２ANDゲート（AND
２）からの奇数番目ビットデータ（Dn）を自分の出力端
子(Q）方に伝送して同期化された奇数番目ビットデータ
（SDn）を第６フリップフロップ（７２）の出力端子
(Q）に供給するようになる。似っていることで、第５フ
リップフロップ（７０）もキークロック(KCLK）の上昇
エッジごとに第２レベル検出器（６２）からの第２レベ
ル検出信号(AD２）を自分の出力端子(Q）方に伝送する
ことで同期化された偶数番目ビットデータ（SDn＋１）
を第７フリップフロップ（７２、７４）は同期化された
奇数番目ビットデータ（SDn）と同期化された偶数番目
ビットデータ（SDn＋１）が１８０゜ほどの位相差を有
するように２ビットデータ（SDn、SDn＋１）の位相を調
節するようになる。このために、第６フリップフロップ
（７２）はキークロック(KCLK）の下降エッジごとに第
４フリップフロップ（６８）からの同期化されたキーク
ロック(KCLK）の下降エッジごと第４フリップフロップ
（６８）からの同期化された奇数番目ビットデータ（SD
n）を自分の出力端子(Q）方に伝送して第７フリップフ
ロップ（７４）はキークロック(KCLK）の上昇エッジご
と第５フリップフロップ（７０）からの同期化された偶
数番目ビットデータ（SDn＋１）を自分の出力端子(Q）
方に伝送するようになる。
【００２５】また、重畳復調セルはキー伝送ライン（３
８）からキークロック(KCLK）を共通的に入力するよう
になる第３及び第４ANDゲート（AND３、AND４）と、こ
れらANDゲート等（AND３、AND４）と接続されたORゲー
ト（OR１）を具備する。第３及び第４ANDゲート（AND
３、AND４）は第６及び第７フリップフロップ（７２、
７４）からの奇数番目ビットデータと偶数番目ビットデ
ータの周期をキークロック(KCLK）の半周期に短く、則
ちこれらビットデータ等の周波数をキークロック(KCL
K）の周波数の２倍に高める。これを詳細に説明する
と、第３ANDゲート(AND３）は第６フリップフロップ
（７２）からの奇数番目ビットデータと反転されたキー
クロックをAND演算することで奇数番目ビデオビットデ
ータ(DDn）を復調するようになり第４ANDゲート（AND
４）は第７フリップフロップ（７４）からの偶数番目ビ
ットデータとキークロック(KCLK）をAND演算することに
より偶数番目ビデオビットデータ(DDn＋１）を復調する
ようになる。第３ANDゲート(AND３）で復調された奇数
番目ビデオビットデータ(DDn）と第４ANDゲート(AND
４）で復調された偶数番目ビデオビットデータ(DDn＋
１）は相互に入れ違うようになる。最後に、ORゲート(O
R１）は第３ANDゲート(AND３）からの復調された奇数番
目ビデオビットデータ（DDn）と第４ANDゲート(AND４）
からの復調された偶数番目ビデオビットデータ(DDn＋
１）をOR演算することでこれらビデオビットデータ（DD
n、DDn＋１）が交代に配列されるビデオビットストリー
ム（VBS）を復調するようになる。このように復調され
たビデオビットストリーム(VBS）は第２バスライン（４
１）を構成する第２ビットライン（４１A）を経由してD
-IC（４４）に共通的に供給されるようになる。
８）からキークロック(KCLK）を共通的に入力するよう
になる第３及び第４ANDゲート（AND３、AND４）と、こ
れらANDゲート等（AND３、AND４）と接続されたORゲー
ト（OR１）を具備する。第３及び第４ANDゲート（AND
３、AND４）は第６及び第７フリップフロップ（７２、
７４）からの奇数番目ビットデータと偶数番目ビットデ
ータの周期をキークロック(KCLK）の半周期に短く、則
ちこれらビットデータ等の周波数をキークロック(KCL
K）の周波数の２倍に高める。これを詳細に説明する
と、第３ANDゲート(AND３）は第６フリップフロップ
（７２）からの奇数番目ビットデータと反転されたキー
クロックをAND演算することで奇数番目ビデオビットデ
ータ(DDn）を復調するようになり第４ANDゲート（AND
４）は第７フリップフロップ（７４）からの偶数番目ビ
ットデータとキークロック(KCLK）をAND演算することに
より偶数番目ビデオビットデータ(DDn＋１）を復調する
ようになる。第３ANDゲート(AND３）で復調された奇数
番目ビデオビットデータ(DDn）と第４ANDゲート(AND
４）で復調された偶数番目ビデオビットデータ(DDn＋
１）は相互に入れ違うようになる。最後に、ORゲート(O
R１）は第３ANDゲート(AND３）からの復調された奇数番
目ビデオビットデータ（DDn）と第４ANDゲート(AND４）
からの復調された偶数番目ビデオビットデータ(DDn＋
１）をOR演算することでこれらビデオビットデータ（DD
n、DDn＋１）が交代に配列されるビデオビットストリー
ム（VBS）を復調するようになる。このように復調され
たビデオビットストリーム(VBS）は第２バスライン（４
１）を構成する第２ビットライン（４１A）を経由してD
-IC（４４）に共通的に供給されるようになる。
【００２６】図７は図５に図示されたレベル検出器（６
０、６２、６４）のビット伝送ライン（３６A）、基底
電圧源とノード（７５）の間に接続されたNMOSトランジ
スタ(MP１）と、ノード（７５）と供給電圧源(VCC）間
に接続された第３抵抗(R３）で構成される。NMOSトラン
ジスタ(MP１）はビット伝送ライン（３６A）から自分の
ゲート端子に印加される重畳変調信号(TFMS）が臨界電
圧（Vth）より大きい場合にノード（７５）上の電圧を
基底電圧源(GND）方にバイパスさせることでロー論理の
振幅検出信号(AD）を発生するようになる。反対に、ビ
ット伝送ライン（３６A）から自分のゲート端子に印加
される重畳変調信号（TFMS）が臨界電圧（Vth）より小
さい場合、NMOSトランジスタ（MP１）はノードを基底電
圧源(GND）から開放させることでノード（７５）上にハ
イ論理の振幅検出信号(AD）を発生するようになる。NMO
Sトランジスタ(MP１）の臨界電圧（Vth）はレベル検出
器（６０、６２、６４）が検出しようとする電圧レベル
によって決定されるようになる。これを詳細にすると、
NMOSトランジスタ(MP１）の臨界電圧（Vth）は供給電圧
(VCC）の1/3に該当する電圧を検出する第１レベル検出
器（６０）の場合に０乃至VCC/3の電圧に、供給電圧（V
CC）の2/3に該当する電圧を検出する第２レベル検出器
（６２）の場合にはVCC/3乃至VCC×2/3の電圧に、そし
て供給電圧（VCC）に相応する電圧を検出する第３レベ
ル検出器（６４）の場合ではVCC×2/3乃至VCCの電圧に
設定されるようになる。従って、ノード（７５）で発生
される振幅検出信号(AD）は重畳変調信号（TFMS）が検
出対象電圧より低い場合にはハイ論理を有する反面に重
畳変調信号（TFMS）が検出対象電圧より高い場合にはロ
ー論理を有するようになる。
０、６２、６４）のビット伝送ライン（３６A）、基底
電圧源とノード（７５）の間に接続されたNMOSトランジ
スタ(MP１）と、ノード（７５）と供給電圧源(VCC）間
に接続された第３抵抗(R３）で構成される。NMOSトラン
ジスタ(MP１）はビット伝送ライン（３６A）から自分の
ゲート端子に印加される重畳変調信号(TFMS）が臨界電
圧（Vth）より大きい場合にノード（７５）上の電圧を
基底電圧源(GND）方にバイパスさせることでロー論理の
振幅検出信号(AD）を発生するようになる。反対に、ビ
ット伝送ライン（３６A）から自分のゲート端子に印加
される重畳変調信号（TFMS）が臨界電圧（Vth）より小
さい場合、NMOSトランジスタ（MP１）はノードを基底電
圧源(GND）から開放させることでノード（７５）上にハ
イ論理の振幅検出信号(AD）を発生するようになる。NMO
Sトランジスタ(MP１）の臨界電圧（Vth）はレベル検出
器（６０、６２、６４）が検出しようとする電圧レベル
によって決定されるようになる。これを詳細にすると、
NMOSトランジスタ(MP１）の臨界電圧（Vth）は供給電圧
(VCC）の1/3に該当する電圧を検出する第１レベル検出
器（６０）の場合に０乃至VCC/3の電圧に、供給電圧（V
CC）の2/3に該当する電圧を検出する第２レベル検出器
（６２）の場合にはVCC/3乃至VCC×2/3の電圧に、そし
て供給電圧（VCC）に相応する電圧を検出する第３レベ
ル検出器（６４）の場合ではVCC×2/3乃至VCCの電圧に
設定されるようになる。従って、ノード（７５）で発生
される振幅検出信号(AD）は重畳変調信号（TFMS）が検
出対象電圧より低い場合にはハイ論理を有する反面に重
畳変調信号（TFMS）が検出対象電圧より高い場合にはロ
ー論理を有するようになる。
【００２７】以上において説明した内容を通して当業者
であれば、本発明の技術思想から逸脱しない範囲で、多
様な変更及び修正が可能であるということが分かる。従
って、本発明の技術的範囲は、明細書の詳細な説明に記
載された内容に限定されるものではなく特許請求の範囲
により決められなければならない。
であれば、本発明の技術思想から逸脱しない範囲で、多
様な変更及び修正が可能であるということが分かる。従
って、本発明の技術的範囲は、明細書の詳細な説明に記
載された内容に限定されるものではなく特許請求の範囲
により決められなければならない。
【００２８】前記目的の以外に本発明の他の目的及び特
徴等は添付図面を参照してから、実施例に関する詳細な
説明を通して明らかになる。
徴等は添付図面を参照してから、実施例に関する詳細な
説明を通して明らかになる。
【００２９】
【発明の効果】上述したところのように、本発明の重畳
変調器では時間軸で隣接した２ビットデータが振幅信号
の形態で重畳されることで伝送データの周波数が低くな
ることと併せてデータ伝送に消耗される電力が1/4に小
さくなる。これによって、本発明による重畳変調器によ
って発生された重畳変調信号ではEMIが小さくなる。
変調器では時間軸で隣接した２ビットデータが振幅信号
の形態で重畳されることで伝送データの周波数が低くな
ることと併せてデータ伝送に消耗される電力が1/4に小
さくなる。これによって、本発明による重畳変調器によ
って発生された重畳変調信号ではEMIが小さくなる。
【００３０】また、重畳変調器及び重畳復調器を利用す
る本発明による中継器でも時間軸上の少なくとも２ビッ
ト以上のデータが振幅信号の形態に重畳された状態で伝
送されることで伝送周波数帯域が低くなることと併せて
消耗電力が小さくなる。これによって、本発明による中
継器により伝送されるデータはEMI影響をほとんど受け
なくなる。
る本発明による中継器でも時間軸上の少なくとも２ビッ
ト以上のデータが振幅信号の形態に重畳された状態で伝
送されることで伝送周波数帯域が低くなることと併せて
消耗電力が小さくなる。これによって、本発明による中
継器により伝送されるデータはEMI影響をほとんど受け
なくなる。
【００３１】前記した中継器を利用する本発明によるLC
Dでも同様にデータ伝送周波数帯域が低くなってデータ
伝送に消耗される電力が小さくなる。この結果、本発明
によるLCDはEMI影響を最小化することができるようにな
る。これに併せて、本発明によるLCDでは重畳復調器がD
-ICに内蔵されることと併せてデータ伝送線路（３６）
及びキー伝送ラインがD-ICに共通的に接続されるとビデ
オカードからD-ICまで伝送されるビデオデータではEMI
影響が極小化されるようになることは勿論配線構造まで
も簡素化されるようになる。
Dでも同様にデータ伝送周波数帯域が低くなってデータ
伝送に消耗される電力が小さくなる。この結果、本発明
によるLCDはEMI影響を最小化することができるようにな
る。これに併せて、本発明によるLCDでは重畳復調器がD
-ICに内蔵されることと併せてデータ伝送線路（３６）
及びキー伝送ラインがD-ICに共通的に接続されるとビデ
オカードからD-ICまで伝送されるビデオデータではEMI
影響が極小化されるようになることは勿論配線構造まで
も簡素化されるようになる。
【図１】 図１は液晶表示装置を利用した通常のコンピ
ュータシステムのブロック図である。
ュータシステムのブロック図である。
【図２】 図２は本発明の実施例による変調器及び重畳
復調器が適用された液晶表示装置を概略的に図示する図
面である。
復調器が適用された液晶表示装置を概略的に図示する図
面である。
【図３】 図３は図２に図示された重畳変調器の詳細の
ブロック図である。
ブロック図である。
【図４】 図４は図３に図示された重畳変調器の各部分
に対する出力波形図である。
に対する出力波形図である。
【図５】 図５は図２に図示された重畳復調器の詳細な
ブロック図である。
ブロック図である。
【図６】 図６は図５に図示された重畳復調器の各部分
に対する出力波形図である。
に対する出力波形図である。
【図７】 図７は図５に図示されたレベル検出器の詳細
なブロック図である。
なブロック図である。
１０、３０：コンピュータ本体 １２、３２：ビデオカード ２０、４０：ＬＣＤ ２２、４２：液晶パネル ２４、４４：ＤーＩＣ ２６、４８：制御器 ３４：重畳変調器 ３６：伝送線路 ３８：キー伝送ライン ４６：重畳復調器 ５０：第１フリップフロップ ５２：第２フリップフロップ ５４：第３フリップフロップ ６６：符号化部 ６８：第４フリップフロップ ７０：第５フリップフロップ ７２：第６フリップフロップ ７４：第７フリップフロップ
Claims (13)
- 【請求項１】 データクロックに同期されたデータビッ
トストリームを入力する入力手段と、前記データクロッ
クより低い周波数のキークロックを発生するキークロッ
ク発生手段と、前記キークロックにより前記データビッ
トストリームでの少なくとも２ビット以上のデータを並
列に羅列するデータ羅列手段と、前記羅列された少なく
とも２ビット以上のデータをアナログ信号に変換する信
号変換手段とを具備することを特徴とする重畳変調装
置。 - 【請求項２】 前記アナログ信号が前記羅列された少な
くとも２ビット以上のデータの論理値に従って、異なる
振幅を有することを特徴とする請求項１記載の重畳変調
装置。 - 【請求項３】 前記信号変換手段が、前記羅列された少
なくとも２ビット以上のデータの電圧レベルを相互に異
なる比率に変換させる少なくとも２以上の電圧調節手段
と、前記少なくとも２以上の電圧調節手段によって変化
されたデータ電圧レベルを加算してアナログ信号を発生
・伝送する加算手段とを具備することを特徴とする請求
項１記載の重畳変調装置。 - 【請求項４】 前記少なくとも２以上の電圧調節手段の
それぞれが値の異なる抵抗をそれぞれ具備することを特
徴とする請求項３記載の重畳変調装置。 - 【請求項５】 前記少なくとも２以上の電圧調節手段そ
れぞれに含まれた前記抵抗が抵抗の値で相互に1/2n(但
し、nは正数）の差を有することを特徴とする請求項４
記載の重畳変調装置。 - 【請求項６】 前記加算手段がワイヤード合演算を遂行
することを特徴とする請求項４記載の重畳変調装置。 - 【請求項７】 少なくとも２ビット以上のデータが圧縮
された一つのアナログ信号とその信号と同期されたキー
クロックを入力する入力手段と、前記入力手段からの前
記アナログ信号を量子化する量子化手段と、前記量子化
されたアナログ信号を符号化することで前記少なくとも
２ビット以上の並列データを復元する符号化手段と、前
記少なくとも２ビット以上の並列データを前記キークロ
ックによって一列に整列させる逆整列手段とを具備する
ことを特徴とする重畳復調装置。 - 【請求項８】 前記量子化手段が前記入力手段と前記符
号化手段の間に並列接続されて相互に異なる電圧レベル
を検出する2n-1個のレベル検出器を具備することを特徴
とする請求項７記載の重畳復調装置。 - 【請求項９】 前記少なくとも2n-1個のレベル検出器の
それぞれが、前記入力手段からのアナログ信号によって
制御されるトランジスタと、前記トランジスタで前記符
号化手段に至る出力ライン上に設置されてスイング幅を
増加させるスイング幅調節手段をと具備することを特徴
とする請求項８記載の重畳復調装置。 - 【請求項１０】 前記スイング幅調節手段がプルアップ
抵抗を具備することを特徴とする請求項９記載の重畳復
調装置。 - 【請求項１１】 データソースからのデータビットスト
リームを少なくとも２ビット以上づつ重畳させ、アナロ
グ信号に変調する重畳変調手段と、データターミナルに
設置され、前記重畳変調手段で前記アナログ信号を前記
少なくとも２ビット以上のデータに展開させるとことで
データビットストリームを復調する重畳復調手段とを具
備することを特徴とするデータ中継装置。 - 【請求項１２】 少なくとも２ビット以上のビデオデー
タにより液晶パネルを分割駆動するための集積回路と、
外部から前記ビットストリームが少なくとも２ビット以
上づつ重畳・変調された一つのアナログ信号を引入する
ための信号引入手段と、前記信号引入手段からの前記ア
ナログ信号を前記少なくとも２ビット以上のデータに展
開させることでデータビットストリームを復調し、その
データビットストリームを前記ドライバ集積回路に供給
する重畳復調手段とを具備することを液晶表示装置。 - 【請求項１３】 前記重畳復調手段が前記ドライバ集積
回路にそれぞれ内蔵されて、前記信号引入手段が前記ド
ライバ集積回路に共通的に接続されたことを特徴とする
請求項１２記載の液晶表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998-6029 | 1998-02-25 | ||
| KR1019980006029A KR100277031B1 (ko) | 1998-02-25 | 1998-02-25 | 중첩 변조 방법 및 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298539A true JPH11298539A (ja) | 1999-10-29 |
| JP3330877B2 JP3330877B2 (ja) | 2002-09-30 |
Family
ID=19533766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24599898A Expired - Fee Related JP3330877B2 (ja) | 1998-02-25 | 1998-08-31 | 重畳変調装置，重畳復調装置，データ中継装置及び液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6429838B1 (ja) |
| JP (1) | JP3330877B2 (ja) |
| KR (1) | KR100277031B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034302A (ja) * | 2005-07-25 | 2007-02-08 | Samsung Electronics Co Ltd | 表示装置ならびにその駆動装置及び駆動方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471054B1 (ko) * | 2000-11-18 | 2005-03-07 | 삼성전자주식회사 | 컴퓨터 시스템 및 그의 화상처리방법 |
| US7259740B2 (en) * | 2001-10-03 | 2007-08-21 | Nec Corporation | Display device and semiconductor device |
| GB2395405B (en) * | 2002-11-11 | 2005-11-09 | Phyworks Ltd | Data transmission interface |
| JP2006270735A (ja) * | 2005-03-25 | 2006-10-05 | Fujitsu Ltd | 符号変換回路 |
| KR101287677B1 (ko) * | 2006-11-01 | 2013-07-24 | 엘지디스플레이 주식회사 | 액정표시장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420824B2 (ja) | 1972-05-22 | 1979-07-25 | ||
| JPS5665313A (en) * | 1979-10-29 | 1981-06-03 | Sony Corp | Data converting circuit |
| JPS60239141A (ja) | 1984-05-14 | 1985-11-28 | Oki Electric Ind Co Ltd | 信号のシリアル収集方式 |
| JPS61281734A (ja) | 1985-06-07 | 1986-12-12 | Oki Electric Ind Co Ltd | 信号多重化入力回路 |
| JP2582077B2 (ja) | 1987-07-08 | 1997-02-19 | 株式会社日立製作所 | バス接続方式 |
| JP3008400B2 (ja) | 1988-03-24 | 2000-02-14 | 松下電器産業株式会社 | 信号レベル変換器 |
| JPH03258025A (ja) | 1990-03-07 | 1991-11-18 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0514420A (ja) | 1991-07-03 | 1993-01-22 | Sharp Corp | シリアル信号伝送装置 |
| SE500357C2 (sv) * | 1992-01-31 | 1994-06-06 | Silicon Construction Sweden Ab | Arrangemang för analog/digital-omvandling |
| JPH0695618A (ja) | 1992-09-16 | 1994-04-08 | Matsushita Electric Ind Co Ltd | 液晶駆動装置 |
| JPH06120929A (ja) | 1992-10-06 | 1994-04-28 | Nec Data Terminal Ltd | アナログ伝送回路 |
| US5504751A (en) * | 1994-11-07 | 1996-04-02 | Motorola Inc. | Method and apparatus for extracting digital information from an asynchronous data stream |
| JPH11503258A (ja) * | 1995-09-19 | 1999-03-23 | マイクロチップ テクノロジー インコーポレイテッド | ディジタル的にプログラム可能な閾値を有するマイクロコントローラ起立機能 |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| JP3330488B2 (ja) | 1996-03-22 | 2002-09-30 | シャープ株式会社 | 画像データ伝送方法 |
| US5944317A (en) * | 1997-07-07 | 1999-08-31 | Rohrbaugh; George Wilson | Shock wave scoring apparatus employing dual concentric curved rod sensors |
-
1998
- 1998-02-25 KR KR1019980006029A patent/KR100277031B1/ko not_active IP Right Cessation
- 1998-08-31 JP JP24599898A patent/JP3330877B2/ja not_active Expired - Fee Related
- 1998-10-09 US US09/169,470 patent/US6429838B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034302A (ja) * | 2005-07-25 | 2007-02-08 | Samsung Electronics Co Ltd | 表示装置ならびにその駆動装置及び駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990070907A (ko) | 1999-09-15 |
| KR100277031B1 (ko) | 2001-01-15 |
| US6429838B1 (en) | 2002-08-06 |
| JP3330877B2 (ja) | 2002-09-30 |
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