JPH11297862A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11297862A JPH11297862A JP10097352A JP9735298A JPH11297862A JP H11297862 A JPH11297862 A JP H11297862A JP 10097352 A JP10097352 A JP 10097352A JP 9735298 A JP9735298 A JP 9735298A JP H11297862 A JPH11297862 A JP H11297862A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 47
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 42
- 125000006850 spacer group Chemical group 0.000 claims abstract description 30
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 21
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 14
- 230000001681 protective effect Effects 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 25
- 238000003860 storage Methods 0.000 description 22
- 239000012535 impurity Substances 0.000 description 10
- 241000293849 Cordylanthus Species 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ＡＮＤ型フラッシュメモリを有する半導体集
積回路装置の製造歩留まりを向上させることのできる技
術を提供する。 【解決手段】 下部浮遊ゲート電極６ａの側壁に設けら
れたサイドウォールスペーサ９を１０ｎｍ以下の薄い酸
化シリコン膜９ａと１０ｎｍ以下の薄い窒化シリコン膜
９ｂと酸化シリコン膜９ｃとによって構成することによ
り、下部浮遊ゲート電極６ａ上の窒化シリコン膜１４を
熱リン酸によって除去する際、薄い窒化シリコン膜９ｂ
が削れにくくなり、窒化シリコン膜１４を除去した後に
半導体基板１上に上部浮遊ゲート電極を構成する多結晶
シリコン膜を堆積しても、この多結晶シリコン膜が酸化
シリコン膜９ｃの下に入り込まない。
積回路装置の製造歩留まりを向上させることのできる技
術を提供する。 【解決手段】 下部浮遊ゲート電極６ａの側壁に設けら
れたサイドウォールスペーサ９を１０ｎｍ以下の薄い酸
化シリコン膜９ａと１０ｎｍ以下の薄い窒化シリコン膜
９ｂと酸化シリコン膜９ｃとによって構成することによ
り、下部浮遊ゲート電極６ａ上の窒化シリコン膜１４を
熱リン酸によって除去する際、薄い窒化シリコン膜９ｂ
が削れにくくなり、窒化シリコン膜１４を除去した後に
半導体基板１上に上部浮遊ゲート電極を構成する多結晶
シリコン膜を堆積しても、この多結晶シリコン膜が酸化
シリコン膜９ｃの下に入り込まない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＡＮＤ型の一括消
去型不揮発性半導体記憶装置を有する半導体集積回路装
置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＡＮＤ型の一括消
去型不揮発性半導体記憶装置を有する半導体集積回路装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＡＮＤ型一括消去型不揮発性半導体記憶
装置（ＡＮＤ型フラッシュメモリ）は、たとえば、特開
平７−１７６７０５号公報に記載されているように、複
数の記憶ＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor ）とスイッチＭＩＳＦＥＴ
とから構成されるメモリセルブロックを有するものであ
り、このメモリセルブロック内では、各記憶ＭＩＳＦＥ
Ｔのソース領域は、埋め込み拡散層配線による副ソース
線によって共有され、スイッチＭＩＳＦＥＴのソース領
域、ドレイン領域の一方に接続され、また、ドレイン領
域も埋め込み拡散層配線による副ビット線によって共有
され、他のスイッチＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方に接続された構造となっている。つまり、
この副ビット線に対し記憶ＭＩＳＦＥＴ、すなわちメモ
リセルが並列に接続されたＡＮＤ型の電気的一括消去型
ＥＥＰＲＯＭ（Electrically Erasable and Programmab
le Read Only Memory ）となっている。
装置（ＡＮＤ型フラッシュメモリ）は、たとえば、特開
平７−１７６７０５号公報に記載されているように、複
数の記憶ＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor ）とスイッチＭＩＳＦＥＴ
とから構成されるメモリセルブロックを有するものであ
り、このメモリセルブロック内では、各記憶ＭＩＳＦＥ
Ｔのソース領域は、埋め込み拡散層配線による副ソース
線によって共有され、スイッチＭＩＳＦＥＴのソース領
域、ドレイン領域の一方に接続され、また、ドレイン領
域も埋め込み拡散層配線による副ビット線によって共有
され、他のスイッチＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方に接続された構造となっている。つまり、
この副ビット線に対し記憶ＭＩＳＦＥＴ、すなわちメモ
リセルが並列に接続されたＡＮＤ型の電気的一括消去型
ＥＥＰＲＯＭ（Electrically Erasable and Programmab
le Read Only Memory ）となっている。
【０００３】個々のメモリセルは、半導体基板の主面上
のフィールド絶縁膜に囲まれた活性領域上に形成され、
下部浮遊ゲート電極と上部浮遊ゲート電極とからなり、
Ｔ字型の断面形状を有する浮遊ゲート電極と、浮遊ゲー
ト電極上に層間絶縁膜を介して形成された制御ゲート電
極と、前記副ソース線であるソース領域および前記副ビ
ット線であるドレイン領域とから構成されるものであ
る。上部浮遊ゲート電極と、半導体基板の副ソース線ま
たは副ビット線との絶縁のために、下部浮遊ゲート電極
の側面に酸化シリコン膜からなるサイドウォールスペー
サが形成され、さらに、サイドウォールスペーサとフィ
ールド絶縁膜との間に選択酸化膜が形成されている。制
御ゲート電極は、メモリセルのワード線として作用する
ものであり、副ソース線または副ビット線とは垂直の方
向に延在されて、異なるメモリセルブロックに共有され
るものである。
のフィールド絶縁膜に囲まれた活性領域上に形成され、
下部浮遊ゲート電極と上部浮遊ゲート電極とからなり、
Ｔ字型の断面形状を有する浮遊ゲート電極と、浮遊ゲー
ト電極上に層間絶縁膜を介して形成された制御ゲート電
極と、前記副ソース線であるソース領域および前記副ビ
ット線であるドレイン領域とから構成されるものであ
る。上部浮遊ゲート電極と、半導体基板の副ソース線ま
たは副ビット線との絶縁のために、下部浮遊ゲート電極
の側面に酸化シリコン膜からなるサイドウォールスペー
サが形成され、さらに、サイドウォールスペーサとフィ
ールド絶縁膜との間に選択酸化膜が形成されている。制
御ゲート電極は、メモリセルのワード線として作用する
ものであり、副ソース線または副ビット線とは垂直の方
向に延在されて、異なるメモリセルブロックに共有され
るものである。
【０００４】下部浮遊ゲート電極と半導体基板との間に
は、トンネル絶縁膜が形成され、このトンネル絶縁膜を
通過するトンネル電流によってメモリセルに情報の書き
込みあるいは消去がなされる。
は、トンネル絶縁膜が形成され、このトンネル絶縁膜を
通過するトンネル電流によってメモリセルに情報の書き
込みあるいは消去がなされる。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記ＡＮＤ型フラッシュメモリを開発するにあた
り、以下の問題点を見いだした。
者は、前記ＡＮＤ型フラッシュメモリを開発するにあた
り、以下の問題点を見いだした。
【０００６】すなわち、メモリセルである記憶ＭＩＳＦ
ＥＴにおいては、制御ゲート電極に負の電圧が印加さ
れ、ドレイン領域に正の電圧が印加されて浮遊ゲート電
極からドレイン領域へ電子が引き抜かれることにより、
下部浮遊ゲート電極とドレイン領域との間にトンネル電
流が流れる。この電子が下部浮遊ゲート電極と半導体基
板との間に設けられたトンネル絶縁膜を通過するとし
て、ＡＮＤ型フラッシュメモリの書き込み特性および消
去特性は設計される。
ＥＴにおいては、制御ゲート電極に負の電圧が印加さ
れ、ドレイン領域に正の電圧が印加されて浮遊ゲート電
極からドレイン領域へ電子が引き抜かれることにより、
下部浮遊ゲート電極とドレイン領域との間にトンネル電
流が流れる。この電子が下部浮遊ゲート電極と半導体基
板との間に設けられたトンネル絶縁膜を通過するとし
て、ＡＮＤ型フラッシュメモリの書き込み特性および消
去特性は設計される。
【０００７】ところが、上部浮遊ゲート電極と、半導体
基板の副ソース線または副ビット線との絶縁のために、
下部浮遊ゲート電極の側面に設けられたサイドウォール
スペーサとフィールド絶縁膜との間に選択酸化膜を形成
する際、選択酸化膜の端部のバーズビークが下部浮遊ゲ
ート電極の下方まで入り込んでしまう。このため、電子
はトンネル絶縁膜よりも膜厚の厚い選択酸化膜のバーズ
ビークの部分を流れるようになり、下部浮遊ゲート電極
からドレイン領域への電子の引き抜き速度が設計値より
も遅くなる。または、上記バーズビークの長さのばらつ
きに依存して、電子の引き抜き速度にばらつきが生じて
しまう。
基板の副ソース線または副ビット線との絶縁のために、
下部浮遊ゲート電極の側面に設けられたサイドウォール
スペーサとフィールド絶縁膜との間に選択酸化膜を形成
する際、選択酸化膜の端部のバーズビークが下部浮遊ゲ
ート電極の下方まで入り込んでしまう。このため、電子
はトンネル絶縁膜よりも膜厚の厚い選択酸化膜のバーズ
ビークの部分を流れるようになり、下部浮遊ゲート電極
からドレイン領域への電子の引き抜き速度が設計値より
も遅くなる。または、上記バーズビークの長さのばらつ
きに依存して、電子の引き抜き速度にばらつきが生じて
しまう。
【０００８】このため、ＡＮＤ型フラッシュメモリの書
き込み特性または消去特性が設計値を満たさない、ある
いはＡＮＤ型フラッシュメモリが全く動作しないという
問題が生じた。
き込み特性または消去特性が設計値を満たさない、ある
いはＡＮＤ型フラッシュメモリが全く動作しないという
問題が生じた。
【０００９】そこで、上記サイドウォールスペーサを酸
化シリコン膜と、２０ｎｍ程度の厚さの窒化シリコン膜
とからなる積層膜で構成し、選択酸化膜のバーズビーク
の伸びを抑制する方法が検討された。この結果、選択酸
化膜のバーズビークの伸びが抑制されて、ＡＮＤ型フラ
ッシュメモリの書き込み特性または消去特性が設計値を
満たすことがわかった。
化シリコン膜と、２０ｎｍ程度の厚さの窒化シリコン膜
とからなる積層膜で構成し、選択酸化膜のバーズビーク
の伸びを抑制する方法が検討された。この結果、選択酸
化膜のバーズビークの伸びが抑制されて、ＡＮＤ型フラ
ッシュメモリの書き込み特性または消去特性が設計値を
満たすことがわかった。
【００１０】しかし、図１３に示すように、サイドウォ
ールスペーサ９とフィールド絶縁膜４との間に選択酸化
膜１２を形成した後、下部浮遊ゲート電極６ａ上に設け
られている窒化シリコン膜によって構成された下部浮遊
ゲート電極保護膜を熱リン酸を用いて除去する際、この
熱リン酸がサイドウォールスペーサ９を構成する窒化シ
リコン膜９ｂの一部をも除去してしまう。
ールスペーサ９とフィールド絶縁膜４との間に選択酸化
膜１２を形成した後、下部浮遊ゲート電極６ａ上に設け
られている窒化シリコン膜によって構成された下部浮遊
ゲート電極保護膜を熱リン酸を用いて除去する際、この
熱リン酸がサイドウォールスペーサ９を構成する窒化シ
リコン膜９ｂの一部をも除去してしまう。
【００１１】この後、図１４に示すように、上部浮遊ゲ
ート電極６ｂを構成する多結晶シリコン膜を半導体基板
１上に成膜すると、窒化シリコン膜９ｂの一部が除去さ
れた領域に上記多結晶シリコン膜が埋め込まれてしま
う。このため、後に、上部浮遊ゲート電極６ｂを形成す
るために多結晶シリコン膜を加工しても、窒化シリコン
膜９ｂの一部が除去された領域に入り込んだ多結晶シリ
コン膜は除去されない。従って、隣接する記憶ＭＩＳＦ
ＥＴの上部浮遊ゲート電極６ｂが、入り込んだ多結晶シ
リコン膜によってつながってしまい、隣接する記憶ＭＩ
ＳＦＥＴ間で短絡不良が生じてしまう。
ート電極６ｂを構成する多結晶シリコン膜を半導体基板
１上に成膜すると、窒化シリコン膜９ｂの一部が除去さ
れた領域に上記多結晶シリコン膜が埋め込まれてしま
う。このため、後に、上部浮遊ゲート電極６ｂを形成す
るために多結晶シリコン膜を加工しても、窒化シリコン
膜９ｂの一部が除去された領域に入り込んだ多結晶シリ
コン膜は除去されない。従って、隣接する記憶ＭＩＳＦ
ＥＴの上部浮遊ゲート電極６ｂが、入り込んだ多結晶シ
リコン膜によってつながってしまい、隣接する記憶ＭＩ
ＳＦＥＴ間で短絡不良が生じてしまう。
【００１２】本発明の目的は、ＡＮＤ型フラッシュメモ
リを有する半導体集積回路装置の歩留まりを向上させる
ことのできる技術を提供することにある。
リを有する半導体集積回路装置の歩留まりを向上させる
ことのできる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、本発明の半導体集積回路
装置は、半導体基板の主面上に形成されたフィールド絶
縁膜と、フィールド絶縁膜によって囲まれた半導体基板
の表面に形成されたトンネル絶縁膜と、半導体基板上に
トンネル絶縁膜を介して形成された下部浮遊ゲート電極
および上部浮遊ゲート電極と、下部浮遊ゲート電極の側
壁に形成されたサイドウォールスペーサと、上部浮遊ゲ
ート電極上に層間絶縁膜を介して形成された制御ゲート
電極と、サイドウォールスペーサとフィールド絶縁膜と
の間に形成された選択酸化膜と、選択酸化膜下の半導体
基板に形成されたソース領域およびドレイン領域と、に
よって構成された記憶ＭＩＳＦＥＴを備えたフラッシュ
メモリを有しており、上記サイドウォールスペーサが第
１の酸化シリコン膜と、この第１の酸化シリコン膜上に
設けられた窒化シリコン膜と、この窒化シリコン膜上に
設けられた第２の酸化シリコン膜とからなる積層膜によ
って構成され、第１の酸化シリコン膜の厚さを１０ｎｍ
以下とし、窒化シリコン膜の厚さを１０ｎｍ以下とする
ものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、本発明の半導体集積回路
装置は、半導体基板の主面上に形成されたフィールド絶
縁膜と、フィールド絶縁膜によって囲まれた半導体基板
の表面に形成されたトンネル絶縁膜と、半導体基板上に
トンネル絶縁膜を介して形成された下部浮遊ゲート電極
および上部浮遊ゲート電極と、下部浮遊ゲート電極の側
壁に形成されたサイドウォールスペーサと、上部浮遊ゲ
ート電極上に層間絶縁膜を介して形成された制御ゲート
電極と、サイドウォールスペーサとフィールド絶縁膜と
の間に形成された選択酸化膜と、選択酸化膜下の半導体
基板に形成されたソース領域およびドレイン領域と、に
よって構成された記憶ＭＩＳＦＥＴを備えたフラッシュ
メモリを有しており、上記サイドウォールスペーサが第
１の酸化シリコン膜と、この第１の酸化シリコン膜上に
設けられた窒化シリコン膜と、この窒化シリコン膜上に
設けられた第２の酸化シリコン膜とからなる積層膜によ
って構成され、第１の酸化シリコン膜の厚さを１０ｎｍ
以下とし、窒化シリコン膜の厚さを１０ｎｍ以下とする
ものである。
【００１５】また、本発明の半導体集積回路装置の製造
方法は、前記フラッシュメモリが有する記憶ＭＩＳＦＥ
Ｔの製造方法において、まず、半導体基板の主面上にフ
ィールド絶縁膜を形成した後、半導体基板の表面にトン
ネル絶縁膜を形成し、次いで、半導体基板上に第１の多
結晶シリコン膜および第１の窒化シリコン膜を順次堆積
する。次に、第１の窒化シリコン膜および第１の多結晶
シリコン膜を順次加工して、第１の窒化シリコン膜によ
って構成される下部浮遊ゲート電極保護膜と第１の多結
晶シリコン膜によって構成される下部浮遊ゲート電極と
を形成した後、ソース領域およびドレイン領域の一部を
構成する高濃度半導体領域をそれぞれ形成する。次に、
半導体基板上に、厚さ１０ｎｍ以下の薄い第１の酸化シ
リコン膜を形成し、厚さ１０ｎｍ以下の薄い第２の窒化
シリコン膜および第２の酸化シリコン膜を順次堆積した
後、第２の酸化シリコン膜および第２の窒化シリコン
膜、第１の酸化シリコン膜を順次加工して、下部浮遊ゲ
ート電極保護膜および下部浮遊ゲート電極の側壁に第２
の酸化シリコン膜および第２の窒化シリコン膜、および
酸化シリコン膜によって構成されるサイドウォールスペ
ーサを形成し、次いで、上記ソース領域およびドレイン
領域の他の一部を構成する高濃度半導体領域をそれぞれ
形成する。次に、サイドウォールスペーサとフィールド
絶縁膜との間に選択酸化膜を形成した後、下部浮遊ゲー
ト電極保護膜を熱リン酸によって除去し、次いで、第２
の多結晶シリコン膜によって構成される上部浮遊ゲート
電極を下部浮遊ゲート電極に接して形成するものであ
る。
方法は、前記フラッシュメモリが有する記憶ＭＩＳＦＥ
Ｔの製造方法において、まず、半導体基板の主面上にフ
ィールド絶縁膜を形成した後、半導体基板の表面にトン
ネル絶縁膜を形成し、次いで、半導体基板上に第１の多
結晶シリコン膜および第１の窒化シリコン膜を順次堆積
する。次に、第１の窒化シリコン膜および第１の多結晶
シリコン膜を順次加工して、第１の窒化シリコン膜によ
って構成される下部浮遊ゲート電極保護膜と第１の多結
晶シリコン膜によって構成される下部浮遊ゲート電極と
を形成した後、ソース領域およびドレイン領域の一部を
構成する高濃度半導体領域をそれぞれ形成する。次に、
半導体基板上に、厚さ１０ｎｍ以下の薄い第１の酸化シ
リコン膜を形成し、厚さ１０ｎｍ以下の薄い第２の窒化
シリコン膜および第２の酸化シリコン膜を順次堆積した
後、第２の酸化シリコン膜および第２の窒化シリコン
膜、第１の酸化シリコン膜を順次加工して、下部浮遊ゲ
ート電極保護膜および下部浮遊ゲート電極の側壁に第２
の酸化シリコン膜および第２の窒化シリコン膜、および
酸化シリコン膜によって構成されるサイドウォールスペ
ーサを形成し、次いで、上記ソース領域およびドレイン
領域の他の一部を構成する高濃度半導体領域をそれぞれ
形成する。次に、サイドウォールスペーサとフィールド
絶縁膜との間に選択酸化膜を形成した後、下部浮遊ゲー
ト電極保護膜を熱リン酸によって除去し、次いで、第２
の多結晶シリコン膜によって構成される上部浮遊ゲート
電極を下部浮遊ゲート電極に接して形成するものであ
る。
【００１６】上記した手段によれば、サイドウォールス
ペーサを第２の酸化シリコン膜と第２の窒化シリコン膜
と第１の酸化シリコン膜とからなる積層膜によって構成
し、この第２の窒化シリコン膜の厚さを１０ｎｍ以下に
薄くすることにより、下部浮遊ゲート電極保護膜を構成
する第１の窒化シリコン膜を熱リン酸によって除去する
際、第２の窒化シリコン膜が熱リン酸によって削れにく
くなる。すなわち、熱リン酸には粘性があるため、第２
の窒化シリコン膜が１０ｎｍ以下と薄くなると、第２の
窒化シリコン膜をエッチングしてサイドウォールスペー
サの下部に深く熱リン酸が入り込まない。従って、上部
浮遊ゲート電極を構成する第２の多結晶シリコン膜がサ
イドウォールスペーサの下部に入り込むことが防止でき
て、第２の多結晶シリコン膜による隣接する記憶ＭＩＳ
ＦＥＴ間の短絡不良を防ぐことができる。また、第１の
酸化シリコン膜を形成することにより、第２の多結晶シ
リコン膜が基板と短絡することを防止し、第１の酸化シ
リコン膜を１０ｎｍ以下とすることで、第２の窒化シリ
コン膜によるバーズビークの制御効果を向上することが
できる。
ペーサを第２の酸化シリコン膜と第２の窒化シリコン膜
と第１の酸化シリコン膜とからなる積層膜によって構成
し、この第２の窒化シリコン膜の厚さを１０ｎｍ以下に
薄くすることにより、下部浮遊ゲート電極保護膜を構成
する第１の窒化シリコン膜を熱リン酸によって除去する
際、第２の窒化シリコン膜が熱リン酸によって削れにく
くなる。すなわち、熱リン酸には粘性があるため、第２
の窒化シリコン膜が１０ｎｍ以下と薄くなると、第２の
窒化シリコン膜をエッチングしてサイドウォールスペー
サの下部に深く熱リン酸が入り込まない。従って、上部
浮遊ゲート電極を構成する第２の多結晶シリコン膜がサ
イドウォールスペーサの下部に入り込むことが防止でき
て、第２の多結晶シリコン膜による隣接する記憶ＭＩＳ
ＦＥＴ間の短絡不良を防ぐことができる。また、第１の
酸化シリコン膜を形成することにより、第２の多結晶シ
リコン膜が基板と短絡することを防止し、第１の酸化シ
リコン膜を１０ｎｍ以下とすることで、第２の窒化シリ
コン膜によるバーズビークの制御効果を向上することが
できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】なお、実施の形態を説明するための全図に
おいて、同一の機能を有するものは同一の符号を付し、
その繰り返しの説明は省略する。
おいて、同一の機能を有するものは同一の符号を付し、
その繰り返しの説明は省略する。
【００１９】図１は、本実施の形態のＡＮＤ型フラッシ
ュメモリのメモリセルアレイの等価回路図である。図示
のように、本実施の形態のＡＮＤ型フラッシュメモリの
メモリセルアレイは、複数の記憶ＭＩＳＦＥＴＱｍとス
イッチＭＩＳＦＥＴＱｓ，Ｑｄとから構成されている。
ュメモリのメモリセルアレイの等価回路図である。図示
のように、本実施の形態のＡＮＤ型フラッシュメモリの
メモリセルアレイは、複数の記憶ＭＩＳＦＥＴＱｍとス
イッチＭＩＳＦＥＴＱｓ，Ｑｄとから構成されている。
【００２０】メモリセルブロックＭＣＢ内では、各記憶
ＭＩＳＦＥＴＱｍのソース領域は、埋め込み拡散層配線
による副ソース線ＳＣＳによって共有され、スイッチＭ
ＩＳＦＥＴＱｓのソース領域、ドレイン領域の一方に接
続されている。また、各記憶ＭＩＳＦＥＴＱｍのドレイ
ン領域は、埋め込み拡散層配線による副ビット線ＳＢＬ
によって共有され、スイッチＭＩＳＦＥＴＱｄのソース
領域、ドレイン領域の一方に接続された構造となってい
る。つまり、上記副ソース線ＳＣＳまたは上記副ビット
線ＳＢＬに対して記憶ＭＩＳＦＥＴＱｍが並列に接続さ
れた構造をなしている。
ＭＩＳＦＥＴＱｍのソース領域は、埋め込み拡散層配線
による副ソース線ＳＣＳによって共有され、スイッチＭ
ＩＳＦＥＴＱｓのソース領域、ドレイン領域の一方に接
続されている。また、各記憶ＭＩＳＦＥＴＱｍのドレイ
ン領域は、埋め込み拡散層配線による副ビット線ＳＢＬ
によって共有され、スイッチＭＩＳＦＥＴＱｄのソース
領域、ドレイン領域の一方に接続された構造となってい
る。つまり、上記副ソース線ＳＣＳまたは上記副ビット
線ＳＢＬに対して記憶ＭＩＳＦＥＴＱｍが並列に接続さ
れた構造をなしている。
【００２１】スイッチＭＩＳＦＥＴＱｓのソース領域、
ドレイン領域の他方はメモリセルブロックＭＣＢ間にお
いて共通のソース線ＣＳに接続されている。また、スイ
ッチＭＩＳＦＥＴＱｄのソース領域、ドレイン領域の他
方はビット線ＢＬに接続されている。
ドレイン領域の他方はメモリセルブロックＭＣＢ間にお
いて共通のソース線ＣＳに接続されている。また、スイ
ッチＭＩＳＦＥＴＱｄのソース領域、ドレイン領域の他
方はビット線ＢＬに接続されている。
【００２２】個々の記憶ＭＩＳＦＥＴＱｍのゲート電極
は、下部浮遊ゲート電極と、上部浮遊ゲート電極と、上
部浮遊ゲート電極上に層間絶縁膜を介して形成された制
御ゲート電極とによって構成されている。制御ゲート電
極は、メモリセルである記憶ＭＩＳＦＥＴＱｍのワード
線ＷＬとして作用するものであり、副ソース線ＳＣＳま
たは副ビット線ＳＢＬとは垂直の方向に延在し、異なる
メモリセルブロックＭＣＢ間において共有されるもので
ある。
は、下部浮遊ゲート電極と、上部浮遊ゲート電極と、上
部浮遊ゲート電極上に層間絶縁膜を介して形成された制
御ゲート電極とによって構成されている。制御ゲート電
極は、メモリセルである記憶ＭＩＳＦＥＴＱｍのワード
線ＷＬとして作用するものであり、副ソース線ＳＣＳま
たは副ビット線ＳＢＬとは垂直の方向に延在し、異なる
メモリセルブロックＭＣＢ間において共有されるもので
ある。
【００２３】次に、上記記憶ＭＩＳＦＥＴＱｍの具体的
な構成を図２（メモリセルアレイを示す半導体基板の平
面図）、図３（図２のＡ−Ａ’線における半導体基板の
断面図）、図４（図２のＢ−Ｂ’線における半導体基板
の断面図）および図５（図２のＣ−Ｃ’線における半導
体基板の断面図）を用いて説明する。
な構成を図２（メモリセルアレイを示す半導体基板の平
面図）、図３（図２のＡ−Ａ’線における半導体基板の
断面図）、図４（図２のＢ−Ｂ’線における半導体基板
の断面図）および図５（図２のＣ−Ｃ’線における半導
体基板の断面図）を用いて説明する。
【００２４】半導体基体１の主面にはｐ型ウエル２が形
成され、このｐ型ウエル２の下にはｎ型ウエル３が形成
されている。さらに、半導体基板１の主面には、たとえ
ば厚い酸化シリコン膜からなる素子分離用のフィールド
絶縁膜４が形成されている。本実施の形態では、フィー
ルド絶縁膜４を例示しているが、たとえば浅溝に形成さ
れたトレンチ型分離構造であっても良い。
成され、このｐ型ウエル２の下にはｎ型ウエル３が形成
されている。さらに、半導体基板１の主面には、たとえ
ば厚い酸化シリコン膜からなる素子分離用のフィールド
絶縁膜４が形成されている。本実施の形態では、フィー
ルド絶縁膜４を例示しているが、たとえば浅溝に形成さ
れたトレンチ型分離構造であっても良い。
【００２５】記憶ＭＩＳＦＥＴＱｍは、フィールド絶縁
膜４で規定されたｐ型ウエル２に形成され、トンネル絶
縁膜５を介して形成された浮遊ゲート電極６と、浮遊ゲ
ート電極６上に層間絶縁膜７を介して形成された制御ゲ
ート電極８とを有する。複数の記憶ＭＩＳＦＥＴＱｍ
は、フィールド絶縁膜４で規定されたｐ型ウエル２の１
つの領域に形成され、メモリセルブロックＭＣＢを構成
する。
膜４で規定されたｐ型ウエル２に形成され、トンネル絶
縁膜５を介して形成された浮遊ゲート電極６と、浮遊ゲ
ート電極６上に層間絶縁膜７を介して形成された制御ゲ
ート電極８とを有する。複数の記憶ＭＩＳＦＥＴＱｍ
は、フィールド絶縁膜４で規定されたｐ型ウエル２の１
つの領域に形成され、メモリセルブロックＭＣＢを構成
する。
【００２６】トンネル絶縁膜５は、たとえば酸化シリコ
ン膜からなり、その膜厚は、たとえば７〜１２ｎｍとす
ることができる。
ン膜からなり、その膜厚は、たとえば７〜１２ｎｍとす
ることができる。
【００２７】浮遊ゲート電極６は、下部浮遊ゲート電極
６ａおよび上部浮遊ゲート電極６ｂからなるＴ字型の断
面形状を有するものであり、たとえば多結晶シリコン膜
とすることができる。下部浮遊ゲート電極６ａは、トン
ネル絶縁膜５上に形成され、その側面にはサイドウォー
ルスペーサ９が形成されている。このサイドウォールス
ペーサ９は、下地となる酸化シリコン膜９ａと窒化シリ
コン膜９ｂと酸化シリコン膜９ｃとからなる積層膜によ
って構成されており、酸化シリコン膜９ａと窒化シリコ
ン膜９ｂの厚さは１０ｎｍ以下である。
６ａおよび上部浮遊ゲート電極６ｂからなるＴ字型の断
面形状を有するものであり、たとえば多結晶シリコン膜
とすることができる。下部浮遊ゲート電極６ａは、トン
ネル絶縁膜５上に形成され、その側面にはサイドウォー
ルスペーサ９が形成されている。このサイドウォールス
ペーサ９は、下地となる酸化シリコン膜９ａと窒化シリ
コン膜９ｂと酸化シリコン膜９ｃとからなる積層膜によ
って構成されており、酸化シリコン膜９ａと窒化シリコ
ン膜９ｂの厚さは１０ｎｍ以下である。
【００２８】また、下部浮遊ゲート電極６ａの両側のｐ
型ウエル２の主面には、ｎ型の不純物によって構成され
る一対の高濃度半導体領域１０とこの一対の高濃度半導
体領域１０の内側に配置されたｎ型の不純物によって構
成される非対称の高濃度半導体領域１１とが形成されて
いる。１つの高濃度半導体領域１０と１つの高濃度半導
体領域１１とは、各々記憶ＭＩＳＦＥＴＱｍのソース領
域またはドレイン領域を構成するとともに、１つのメモ
リセルブロックＭＣＢ内の共通の副ソース線ＳＣＳまた
は副ビット線ＳＢＬを構成する。
型ウエル２の主面には、ｎ型の不純物によって構成され
る一対の高濃度半導体領域１０とこの一対の高濃度半導
体領域１０の内側に配置されたｎ型の不純物によって構
成される非対称の高濃度半導体領域１１とが形成されて
いる。１つの高濃度半導体領域１０と１つの高濃度半導
体領域１１とは、各々記憶ＭＩＳＦＥＴＱｍのソース領
域またはドレイン領域を構成するとともに、１つのメモ
リセルブロックＭＣＢ内の共通の副ソース線ＳＣＳまた
は副ビット線ＳＢＬを構成する。
【００２９】上部浮遊ゲート電極６ｂは、一対の高濃度
半導体領域１０および非対称の高濃度半導体領域１１を
覆うようにして形成され、上部浮遊ゲート電極６ｂと一
対の高濃度半導体領域１０および非対称の高濃度半導体
領域１１とを絶縁するために、サイドウォールスペーサ
９と選択酸化膜１２が形成されている。
半導体領域１０および非対称の高濃度半導体領域１１を
覆うようにして形成され、上部浮遊ゲート電極６ｂと一
対の高濃度半導体領域１０および非対称の高濃度半導体
領域１１とを絶縁するために、サイドウォールスペーサ
９と選択酸化膜１２が形成されている。
【００３０】上部浮遊ゲート電極６ｂ上の層間絶縁膜７
は、たとえば酸化シリコン膜および窒化シリコン膜の積
層膜とすることができる。また、層間絶縁膜７上の制御
ゲート電極８は、たとえば多結晶シリコン膜からなる。
は、たとえば酸化シリコン膜および窒化シリコン膜の積
層膜とすることができる。また、層間絶縁膜７上の制御
ゲート電極８は、たとえば多結晶シリコン膜からなる。
【００３１】なお、制御ゲート電極８は、メモリセルで
ある記憶ＭＩＳＦＥＴＱｍのワード線ＷＬとして作用す
るものであり、副ソース線ＳＣＳまたは副ビット線ＳＢ
Ｌとは垂直の方向に延在され、異なるメモリセルブロッ
クＭＣＢに共有されるものである。
ある記憶ＭＩＳＦＥＴＱｍのワード線ＷＬとして作用す
るものであり、副ソース線ＳＣＳまたは副ビット線ＳＢ
Ｌとは垂直の方向に延在され、異なるメモリセルブロッ
クＭＣＢに共有されるものである。
【００３２】次に、本実施の形態のＡＮＤ型フラッシュ
メモリの製造方法を図６〜図１２を用いて説明する。
（ａ）は図２におけるメモリセル領域に形成された記憶
ＭＩＳＦＥＴＱｍのＡ−Ａ’線断面図であり、（ｂ）は
図２におけるＢ−Ｂ’線断面図である。
メモリの製造方法を図６〜図１２を用いて説明する。
（ａ）は図２におけるメモリセル領域に形成された記憶
ＭＩＳＦＥＴＱｍのＡ−Ａ’線断面図であり、（ｂ）は
図２におけるＢ−Ｂ’線断面図である。
【００３３】まず、図６に示すように、半導体基板１に
不純物をイオン注入することによって、ｐ型ウエル２お
よびｎ型ウエル３を形成する。次いで、フィールド絶縁
膜４を形成する。フィールド絶縁膜４の形成は、図示し
ない窒化シリコン膜を半導体基体１上に形成し、これを
マスクとして選択酸化（ＬＯＣＯＳ；Local Oxidation
of Silicon) することにより形成することができる。な
お、半導体基体１の主面上には犠牲酸化膜１３が形成さ
れている。
不純物をイオン注入することによって、ｐ型ウエル２お
よびｎ型ウエル３を形成する。次いで、フィールド絶縁
膜４を形成する。フィールド絶縁膜４の形成は、図示し
ない窒化シリコン膜を半導体基体１上に形成し、これを
マスクとして選択酸化（ＬＯＣＯＳ；Local Oxidation
of Silicon) することにより形成することができる。な
お、半導体基体１の主面上には犠牲酸化膜１３が形成さ
れている。
【００３４】次に、図７に示すように、犠牲酸化膜１３
を除去した後、トンネル絶縁膜５となる酸化シリコン膜
を形成する。次いで、半導体基板１上に下部浮遊ゲート
電極６ａとなる多結晶シリコン膜（図示せず）および窒
化シリコン膜１４を順次堆積した後、これらを順次エッ
チングして多結晶シリコン膜によって構成される下部浮
遊ゲート電極６ａを形成する。多結晶シリコン膜の厚さ
は、たとえば１５０ｎｍであり、窒化シリコン膜１４の
厚さは、たとえば８０〜１２０ｎｍである。
を除去した後、トンネル絶縁膜５となる酸化シリコン膜
を形成する。次いで、半導体基板１上に下部浮遊ゲート
電極６ａとなる多結晶シリコン膜（図示せず）および窒
化シリコン膜１４を順次堆積した後、これらを順次エッ
チングして多結晶シリコン膜によって構成される下部浮
遊ゲート電極６ａを形成する。多結晶シリコン膜の厚さ
は、たとえば１５０ｎｍであり、窒化シリコン膜１４の
厚さは、たとえば８０〜１２０ｎｍである。
【００３５】次に、図８に示すように、不純物をイオン
打ち込み法によってｐ型ウエル２に注入し、その後、熱
処理を行なって、非対称の高濃度半導体領域１１を形成
する。不純物としては、ｎ型の不純物であるリンまたは
砒素を例示することができる。
打ち込み法によってｐ型ウエル２に注入し、その後、熱
処理を行なって、非対称の高濃度半導体領域１１を形成
する。不純物としては、ｎ型の不純物であるリンまたは
砒素を例示することができる。
【００３６】次に、図９に示すように、たとえば化学的
気相成長（ＣＶＤ；Chemical VaporDeposition ）法に
よって酸化シリコン膜９ａおよび窒化シリコン膜９ｂ、
酸化シリコン膜９ｃを半導体基体１の全面に順次堆積す
る。酸化シリコン膜９ａと窒化シリコン膜９ｂの厚さは
１０ｎｍ以下であり、酸化シリコン膜９ｃの厚さは、た
とえば２００ｎｍである。
気相成長（ＣＶＤ；Chemical VaporDeposition ）法に
よって酸化シリコン膜９ａおよび窒化シリコン膜９ｂ、
酸化シリコン膜９ｃを半導体基体１の全面に順次堆積す
る。酸化シリコン膜９ａと窒化シリコン膜９ｂの厚さは
１０ｎｍ以下であり、酸化シリコン膜９ｃの厚さは、た
とえば２００ｎｍである。
【００３７】この後、酸化シリコン膜９ｃおよび窒化シ
リコン膜９ｂ、酸化シリコン膜９ａを異方性エッチング
により順次加工してサイドウォールスペーサ９を形成す
る。次いで、不純物をイオン打ち込み法によってｐ型ウ
エル２に注入する。
リコン膜９ｂ、酸化シリコン膜９ａを異方性エッチング
により順次加工してサイドウォールスペーサ９を形成す
る。次いで、不純物をイオン打ち込み法によってｐ型ウ
エル２に注入する。
【００３８】その後、図１０に示すように、熱処理を行
なって、一対の高濃度半導体領域１０を形成する。不純
物としては、ｎ型の不純物であるリンまたは砒素を例示
することができる。
なって、一対の高濃度半導体領域１０を形成する。不純
物としては、ｎ型の不純物であるリンまたは砒素を例示
することができる。
【００３９】次に、不純物が導入されている一対の高濃
度半導体領域１０およびこの一対の高濃度半導体領域１
０の内側に配置された非対称の高濃度半導体領域１１上
に選択酸化膜１２を形成する。選択酸化膜１２は熱酸化
法により形成することができる。この際、サイドウォー
ルスペーサ９は、熱酸化法により下部浮遊ゲート電極６
ａの端部が酸化されないようにするストッパとして作用
させることができる。
度半導体領域１０およびこの一対の高濃度半導体領域１
０の内側に配置された非対称の高濃度半導体領域１１上
に選択酸化膜１２を形成する。選択酸化膜１２は熱酸化
法により形成することができる。この際、サイドウォー
ルスペーサ９は、熱酸化法により下部浮遊ゲート電極６
ａの端部が酸化されないようにするストッパとして作用
させることができる。
【００４０】ここまでの工程において、異なるメモリセ
ルブロックＭＣＢ間では下部浮遊ゲート電極６ａが分離
された構造となっているが、メモリセルブロックＭＣＢ
内では、未だ記憶ＭＩＳＦＥＴＱｍ毎に分離された構造
とはなっておらず、一体に形成されたままである。
ルブロックＭＣＢ間では下部浮遊ゲート電極６ａが分離
された構造となっているが、メモリセルブロックＭＣＢ
内では、未だ記憶ＭＩＳＦＥＴＱｍ毎に分離された構造
とはなっておらず、一体に形成されたままである。
【００４１】次に、図１１に示すように、窒化シリコン
膜１４を熱リン酸によりエッチングして除去する。これ
により下部浮遊ゲート電極６ａとサイドウォールスペー
サ９とが残ることとなる。
膜１４を熱リン酸によりエッチングして除去する。これ
により下部浮遊ゲート電極６ａとサイドウォールスペー
サ９とが残ることとなる。
【００４２】次に、上部浮遊ゲート電極６ｂが形成され
る。上部浮遊ゲート電極６ｂの形成は、多結晶シリコン
膜（図示せず）を半導体基体１の全面に堆積した後、フ
ィールド絶縁膜４上でエッチングされ除去されることに
より形成される。上部浮遊ゲート電極６ｂは、下部浮遊
ゲート電極６ａの上面に接して形成される。すなわち、
下部浮遊ゲート電極６ａと一体となって浮遊ゲート電極
６を構成する。
る。上部浮遊ゲート電極６ｂの形成は、多結晶シリコン
膜（図示せず）を半導体基体１の全面に堆積した後、フ
ィールド絶縁膜４上でエッチングされ除去されることに
より形成される。上部浮遊ゲート電極６ｂは、下部浮遊
ゲート電極６ａの上面に接して形成される。すなわち、
下部浮遊ゲート電極６ａと一体となって浮遊ゲート電極
６を構成する。
【００４３】また、上部浮遊ゲート電極６ｂは、サイド
ウォールスペーサ９および選択酸化膜１２を介して一対
の高濃度半導体領域１０およびこの一対の高濃度半導体
領域１０の内側に配置された高濃度半導体領域１１を覆
うように形成される。すなわち、下部浮遊ゲート電極６
ａと一体となってＴ字型となるように浮遊ゲート電極６
が形成される。
ウォールスペーサ９および選択酸化膜１２を介して一対
の高濃度半導体領域１０およびこの一対の高濃度半導体
領域１０の内側に配置された高濃度半導体領域１１を覆
うように形成される。すなわち、下部浮遊ゲート電極６
ａと一体となってＴ字型となるように浮遊ゲート電極６
が形成される。
【００４４】なお、この段階では、浮遊ゲート電極６は
異なるメモリセルブロックＭＣＢではフィールド絶縁膜
４上で分離されているが、メモリセルブロックＭＣＢ内
の記憶ＭＩＳＦＥＴＱｍ毎には分離された構造とはなっ
ておらず、一体に形成されたままである。
異なるメモリセルブロックＭＣＢではフィールド絶縁膜
４上で分離されているが、メモリセルブロックＭＣＢ内
の記憶ＭＩＳＦＥＴＱｍ毎には分離された構造とはなっ
ておらず、一体に形成されたままである。
【００４５】次に、図１２に示すように、浮遊ゲート電
極６上に層間絶縁膜７を堆積する。層間絶縁膜７は、た
とえば、下層から酸化シリコン膜、窒化シリコン膜、酸
化シリコン膜および窒化シリコン膜からなる４層構造と
することができる。酸化シリコン膜および窒化シリコン
膜は、たとえばＣＶＤ法により形成することができる。
極６上に層間絶縁膜７を堆積する。層間絶縁膜７は、た
とえば、下層から酸化シリコン膜、窒化シリコン膜、酸
化シリコン膜および窒化シリコン膜からなる４層構造と
することができる。酸化シリコン膜および窒化シリコン
膜は、たとえばＣＶＤ法により形成することができる。
【００４６】次いで、層間絶縁膜７上にＣＶＤ法によっ
て、制御ゲート電極８となる多結晶シリコン膜（図示せ
ず）および保護膜１５を順次堆積する。保護膜１５は、
たとえば酸化シリコン膜である。この後、フォトレジス
トパターンをマスクにして上記保護膜１５および多結晶
シリコン膜を順次エッチングして、多結晶シリコン膜に
よって構成される制御ゲート電極８を形成する。
て、制御ゲート電極８となる多結晶シリコン膜（図示せ
ず）および保護膜１５を順次堆積する。保護膜１５は、
たとえば酸化シリコン膜である。この後、フォトレジス
トパターンをマスクにして上記保護膜１５および多結晶
シリコン膜を順次エッチングして、多結晶シリコン膜に
よって構成される制御ゲート電極８を形成する。
【００４７】次に、保護膜１５および制御ゲート電極８
をマスクにして層間絶縁膜７、上部浮遊ゲート電極６ｂ
および下部浮遊ゲート電極６ａを順次エッチングして、
メモリセルブロックＭＣＢ内の記憶ＭＩＳＦＥＴＱｍを
それぞれ分離する。
をマスクにして層間絶縁膜７、上部浮遊ゲート電極６ｂ
および下部浮遊ゲート電極６ａを順次エッチングして、
メモリセルブロックＭＣＢ内の記憶ＭＩＳＦＥＴＱｍを
それぞれ分離する。
【００４８】次に、前記図５に示すように、保護膜１
５、制御ゲート電極８、層間絶縁膜７、上部浮遊ゲート
電極６ｂおよび下部浮遊ゲート電極６ａの側面にサイド
ウォールスペーサ１６を形成する。サイドウォールスペ
ーサ１６の形成は、たとえば酸化シリコン膜（図示せ
ず）を半導体基体１の全面に堆積した後、これを異方性
エッチングにより加工して形成することができる。
５、制御ゲート電極８、層間絶縁膜７、上部浮遊ゲート
電極６ｂおよび下部浮遊ゲート電極６ａの側面にサイド
ウォールスペーサ１６を形成する。サイドウォールスペ
ーサ１６の形成は、たとえば酸化シリコン膜（図示せ
ず）を半導体基体１の全面に堆積した後、これを異方性
エッチングにより加工して形成することができる。
【００４９】次に、半導体基体１の全面に絶縁膜１７を
堆積した後、この絶縁膜１７の全面を化学的機械研磨
（ＣＭＰ；Chemical Mechanical Polishing ）法または
エッチバック法により加工し、絶縁膜１７の表面を平坦
化する。このようにして前記図３〜図５に示したＡＮＤ
型フラッシュメモリのメモリセル領域の記憶ＭＩＳＦＥ
ＴＱｍがほぼ完成する。
堆積した後、この絶縁膜１７の全面を化学的機械研磨
（ＣＭＰ；Chemical Mechanical Polishing ）法または
エッチバック法により加工し、絶縁膜１７の表面を平坦
化する。このようにして前記図３〜図５に示したＡＮＤ
型フラッシュメモリのメモリセル領域の記憶ＭＩＳＦＥ
ＴＱｍがほぼ完成する。
【００５０】このように、本実施の形態によれば、サイ
ドウォールスペーサ９を酸化シリコン膜９ｃと窒化シリ
コン膜９ｂと酸化シリコン膜９ａとからなる積層膜によ
って構成し、この窒化シリコン膜９ｂと酸化シリコン膜
９ａの厚さを１０ｎｍ以下に薄くすることにより、下部
浮遊ゲート電極６ａ上の窒化シリコン膜１４を熱リン酸
によって除去する際、窒化シリコン膜９ｂが熱リン酸に
よって削れにくくなる。すなわち、熱リン酸には粘性が
あるため、窒化シリコン膜１４が薄くなると、窒化シリ
コン膜１４をエッチングしてサイドウォールスペーサ９
の下部に深く熱リン酸が入り込まない。これによって、
上部浮遊ゲート電極６ｂを構成する多結晶シリコン膜が
サイドウォールスペーサ９の下部に入り込むことが防止
できて、上部浮遊ゲート電極６ｂを構成する多結晶シリ
コン膜による隣接する記憶ＭＩＳＦＥＴＱｍ間の短絡不
良を防ぐことができる。
ドウォールスペーサ９を酸化シリコン膜９ｃと窒化シリ
コン膜９ｂと酸化シリコン膜９ａとからなる積層膜によ
って構成し、この窒化シリコン膜９ｂと酸化シリコン膜
９ａの厚さを１０ｎｍ以下に薄くすることにより、下部
浮遊ゲート電極６ａ上の窒化シリコン膜１４を熱リン酸
によって除去する際、窒化シリコン膜９ｂが熱リン酸に
よって削れにくくなる。すなわち、熱リン酸には粘性が
あるため、窒化シリコン膜１４が薄くなると、窒化シリ
コン膜１４をエッチングしてサイドウォールスペーサ９
の下部に深く熱リン酸が入り込まない。これによって、
上部浮遊ゲート電極６ｂを構成する多結晶シリコン膜が
サイドウォールスペーサ９の下部に入り込むことが防止
できて、上部浮遊ゲート電極６ｂを構成する多結晶シリ
コン膜による隣接する記憶ＭＩＳＦＥＴＱｍ間の短絡不
良を防ぐことができる。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５３】本発明の目的は、隣接する記憶ＭＩＳＦＥ
ＴＱｍ間の短絡不良を防ぐことができるので、ＡＮＤ型
フラッシュメモリの歩留まりが向上する。
ＴＱｍ間の短絡不良を防ぐことができるので、ＡＮＤ型
フラッシュメモリの歩留まりが向上する。
【図１】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルアレイの等価回路図である。
ュメモリのメモリセルアレイの等価回路図である。
【図２】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルアレイを示す要部平面図である。
ュメモリのメモリセルアレイを示す要部平面図である。
【図３】図２のＡ−Ａ’線における半導体基板の要部断
面図である。
面図である。
【図４】図２のＢ−Ｂ’線における半導体基板の要部断
面図である。
面図である。
【図５】図２のＣ−Ｃ’線における半導体基板の要部断
面図である。
面図である。
【図６】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。（ａ）は図２のＡ−Ａ’線における半
導体基板の要部断面図であり、（ｂ）は図２のＢ−Ｂ’
線における半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。（ａ）は図２のＡ−Ａ’線における
半導体基板の要部断面図であり、（ｂ）は図２のＢ−
Ｂ’線における半導体基板の要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。（ａ）は図２のＡ−Ａ’線における
半導体基板の要部断面図であり、（ｂ）は図２のＢ−
Ｂ’線における半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。（ａ）は図２のＡ−Ａ’線における
半導体基板の要部断面図であり、（ｂ）は図２のＢ−
Ｂ’線における半導体基板の要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。（ａ）は図２のＡ−Ａ’線における
半導体基板の要部断面図であり、（ｂ）は図２のＢ−
Ｂ’線における半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。（ａ）は図２のＡ−Ａ’線における
半導体基板の要部断面図であり、（ｂ）は図２のＢ−
Ｂ’線における半導体基板の要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。（ａ）は図２のＡ−Ａ’線における
半導体基板の要部断面図であり、（ｂ）は図２のＢ−
Ｂ’線における半導体基板の要部断面図である。
【図１３】従来のＡＮＤ型フラッシュメモリのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１４】従来のＡＮＤ型フラッシュメモリのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ トンネル絶縁膜 ６ 浮遊ゲート電極 ６ａ 下部浮遊ゲート電極 ６ｂ 上部浮遊ゲート電極 ７ 層間絶縁膜 ８ 制御ゲート電極 ９ サイドウォールスペーサ ９ａ 酸化シリコン膜 ９ｂ 窒化シリコン膜 ９ｃ 酸化シリコン膜 ９ａ’バーズビーク １０ 高濃度半導体領域 １１ 低濃度半導体領域 １２ 選択酸化膜 １３ 犠牲酸化膜 １４ 窒化シリコン膜 １５ 保護膜 １６ サイドウォールスペーサ １７ 絶縁膜 １８ コンタクトホール Ｑｍ 記憶ＭＩＳＦＥＴ Ｑｓ スイッチＭＩＳＦＥＴ Ｑｄ スイッチＭＩＳＦＥＴ ＢＬ ビット線 ＳＢＬ 副ビット線 ＣＳ ソース線 ＳＣＳ 副ソース線 ＷＬ ワード線 ＭＣＢ メモリセルブロック
Claims (5)
- 【請求項１】 半導体基板の主面上に形成されたフィー
ルド絶縁膜と、前記フィールド絶縁膜によって囲まれた
前記半導体基板の表面に形成されたトンネル絶縁膜と、
前記半導体基板上に前記トンネル絶縁膜を介して形成さ
れた下部浮遊ゲート電極および上部浮遊ゲート電極と、
前記下部浮遊ゲート電極の側壁に形成されたサイドウォ
ールスペーサと、前記上部浮遊ゲート電極上に層間絶縁
膜を介して形成された制御ゲート電極と、前記サイドウ
ォールスペーサと前記フィールド絶縁膜との間に形成さ
れた選択酸化膜と、前記選択酸化膜下の前記半導体基板
に形成されたソース領域およびドレイン領域と、によっ
て構成されたＭＩＳＦＥＴを備えたフラッシュメモリを
有する半導体集積回路装置であって、前記サイドウォー
ルスペーサが、第１の絶縁膜と、前記第１の絶縁膜上に
設けられた第２の絶縁膜と、前記第２の絶縁膜上に設け
られた第３の絶縁膜とからなる積層膜によって構成され
ており、前記第１の絶縁膜の厚さが１０ｎｍ以下であ
り、前記第２の絶縁膜の厚さが１０ｎｍ以下であること
を特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１の絶縁膜は酸化シリコン膜によって構成
され、前記第２の絶縁膜は窒化シリコン膜によって構成
され、前記第３の絶縁膜は酸化シリコン膜によって構成
されることを特徴とする半導体集積回路装置。 - 【請求項３】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極と、前記下
部浮遊ゲート電極上に下部浮遊ゲート電極保護膜とを形
成する工程と、(b).ソース領域およびドレイン領域の一
部を構成する高濃度半導体領域をそれぞれ形成する工程
と、(c).前記半導体基板上に、第１の絶縁膜および第２
の絶縁膜、第３の絶縁膜を順次形成した後、前記第３の
絶縁膜および前記第２の絶縁膜、前記第１の絶縁膜を順
次加工することによって、前記下部浮遊ゲート電極保護
膜および前記下部浮遊ゲート電極の側壁に、前記第３の
絶縁膜および前記第２の絶縁膜、前記第１の絶縁膜によ
って構成されるサイドウォールスペーサを形成する工程
と、(d).前記ソース領域および前記ドレイン領域の他の
一部を構成する高濃度半導体領域をそれぞれ形成する工
程と、(e).前記サイドウォールスペーサと前記フィール
ド絶縁膜との間に選択酸化膜を形成した後、前記下部浮
遊ゲート電極保護膜を除去する工程と、(f).前記下部浮
遊ゲート電極に接して上部浮遊ゲート電極を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法において、前記下部浮遊ゲート電極保護膜および
前記第２の絶縁膜は窒化シリコン膜によって構成され、
前記第１の絶縁膜および前記第３の絶縁膜は酸化シリコ
ン膜によって構成されることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、前記下部浮遊ゲート電極保護膜は熱リ
ン酸によって除去されることを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097352A JPH11297862A (ja) | 1998-04-09 | 1998-04-09 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097352A JPH11297862A (ja) | 1998-04-09 | 1998-04-09 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297862A true JPH11297862A (ja) | 1999-10-29 |
Family
ID=14190107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10097352A Pending JPH11297862A (ja) | 1998-04-09 | 1998-04-09 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297862A (ja) |
-
1998
- 1998-04-09 JP JP10097352A patent/JPH11297862A/ja active Pending
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