JPH11284414A - 多層回路基板 - Google Patents

Abstract

(57)【要約】 【課題】誘電体同軸共振器を含むフィルターモジュール
の小型化が可能で、かつ他の回路特性も安定であるとと
もに、特性の良好な誘電体同軸共振器を内蔵した多層回
路基板を提供する。 【解決手段】セラミック誘電体層１の積層体内に、環状
アース電極とその内部を貫通する柱状内導体７からなる
同軸共振器を設けた多層回路基板において、積層体内に
導電材料が充填された環状溝２をセラミック誘電体層の
積層方向に設けることにより環状アース電極６を形成す
るとともに、環状溝２の略中心部分に導電材料が充填さ
れた柱状孔３をセラミック誘電体層１の積層方向に設け
ることにより柱状内導体７を形成してなり、環状アース
電極６の内部のセラミック誘電体の比誘電率が、環状ア
ース電極６の外部のセラミック誘電体８ｂ、８ｃの比誘
電率よりも高いものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多層回路基板に関
し、特に携帯電話機などで使用されるＶＣＯ（電圧制御
発振器）やＰＬＬ（フェーズロックループ）モジュー
ル、フィルターモジュールなどに用いられる誘電体同軸
共振器を備えた多層回路基板に関する。

【０００２】

【従来技術】従来の誘電体同軸共振器を搭載した回路基
板を図８に示す。この従来の誘電体同軸共振器を搭載し
た回路基板では、複数のチップ部品６１が実装された基
板５１の表面に、例えばＶＣＯやＰＬＬモジュール等の
高周波回路モジュールを構成するための誘電体同軸共振
器６２を実装している。

【０００３】ところが、この従来の回路基板では、誘電
体同軸共振器６２を回路基板５１とは別に形成して、回
路基板５１上に実装してＶＣＯやＰＬＬモジュール等を
形成していることから、高周波回路モジュールが大型化
するという問題があった。特に、誘電体同軸共振器６２
などを回路基板５１の表面に実装すると、この回路基板
５１の表面部を金属製の蓋体などで覆蓋しなければなら
ず、高周波モジュールが大型化することになる。

【０００４】そこで、近年においては、高周波モジュー
ルの小型化を図るべく、誘電体同軸共振器を内蔵した多
層回路基板が、特開平９−１９１２０６号公報に開示さ
れている。この公報に開示された多層回路基板を図９に
示す。

【０００５】この回路基板では、複数のセラミック誘電
体層５１ａ〜５１ｅを積層して多層回路基板を構成して
いるが、この複数のセラミック誘電体層５１ａ〜５１ｅ
のうち、中間のセラミック誘電体層５１ｂ、５１ｃ、５
１ｄの表面に環状の導体層５２ｂ、５２ｃ、５２ｄを設
け、この環状の導体層５２ｂ、５２ｃ、５２ｄ部分の複
数箇所に、セラミック誘電体５１ｂ、５１ｃ、５１ｄの
厚み方向に貫通するビアホール５３ｂ、５３ｃ、５３ｄ
を形成して、このビアホール５３ｂ、５３ｃ、５３ｄ内
に導電材料を充填して誘電体同軸共振器の環状アース電
極にすると共に、この環状に形成されたビアホール５３
ｂ、５３ｃ、５３ｄの略中心部分に、同じくセラミック
誘電体層５１ｂ、５１ｃ、５１ｄの厚み方向に貫通する
孔５４ｂ、５４ｃ、５４ｄを形成して、この孔５４ｂ、
５４ｃ、５４ｄ内に導電材料を充填して誘電体同軸共振
器の柱状内導体にしたものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記特
開平９−１９１２０６号公報に開示された誘電体同軸共
振器を内蔵した多層回路基板では、ビアホール５３ｂ、
５３ｃ、５３ｄで充填された導体から構成される環状ア
ース電極の内部のセラミック誘電体と、環状アース電極
の外部のセラミック誘電体とは同一材料からなるもので
あり、比誘電率が同一であり、誘電体同軸共振器の特性
向上や寸法を重視して比誘電率を高くすると、回路基板
では不要な容量結合が発生し、一方、回路基板での不要
な容量結合を抑制することを重視して比誘電率を低くす
ると、誘電体同軸共振器の特性が劣化したり、同軸共振
器が大型化するという問題があった。

【０００７】即ち、高い比誘電率を有するセラミック誘
電体により同軸共振器を構成すると、特性が良好とな
り、同軸共振器の小型化に有利であり回路モジュールの
小型化に寄与できるが、セラミック誘電体の比誘電率が
高い場合には同軸共振器を構成する以外の伝送線路にお
いて、特に細く長い線路を形成する際に回路パターンの
高密度化の為に線路間を小さくしようとすると、線路間
に不必要な容量結合が発生し、回路特性に影響を与える
こととなり、設計の制約を受けるという問題があった。

【０００８】逆に、低い比誘電率を有するセラミック誘
電体により同軸共振器を構成すると、同軸共振器以外の
伝送線路における不要な容量結合の発生を抑制できる
が、同軸共振器の特性が劣化したり、同軸共振器が大型
化するという問題があった。

【０００９】つまり、同軸共振器の環状アース電極の内
部のセラミック誘電体では、同軸共振器の特性向上およ
び小型化のため比誘電率が高く、環状アース電極の外部
のセラミック誘電体では、同軸共振器以外の伝送線路に
おける不要な容量結合の発生を抑制すべく、比誘電率が
小さいことが要求されるが、このような同軸共振器を内
蔵した多層基板は、従来のグリーンシート積層法では作
製することが困難であった。

【００１０】また、上記特開平９−１９１２０６号公報
に開示された多層回路基板では、セラミック誘電体層５
１ａ〜５１ｅ内に同軸共振器を作り込んでいることか
ら、金属製の蓋体などで同軸共振器を覆蓋した高周波モ
ジュールよりも小型化できるものの、導電材料が充填さ
れた多数のビアホール５３ｂ、５３ｃ、５３ｄを環状に
配列して同軸共振器の環状アース電極を形成しているこ
とから、セラミック誘電体層５１ｂ、５１ｃ、５１ｄの
幅方向において隣接するビアホール５３ｂ、５３ｃ、５
３ｅ間に隙間ができ、ビアホール５３ｂ、５３ｃ、５３
ｄ間の電磁場的結合や線路のインピーダンス不整合によ
って不要な共振が発生し、同軸共振器としての特性が悪
化するという問題があった。

【００１１】特に、この従来の回路基板では、セラミッ
クグリーンシートに、パンチなどで孔を開けてビアホー
ル５３ｂ、５３ｃ、５３ｄを形成しており、環状に設け
られたビアホール５３ｂ、５３ｃ、５３ｄの内側の領域
をセラミックグリーンシート内に残すために、製造工程
の点からも、環状アース電極はセラミック誘電層体の幅
方向で不連続にならざるを得なかった。

【００１２】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、誘電体同軸共振器を含むフィ
ルターモジュールの小型化が可能で、かつ他の回路特性
も安定であるとともに、特性の良好な同軸共振器を内蔵
した多層回路基板を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係る多層回路基
板では、セラミック誘電体層の積層体内に、環状アース
電極とその内部を貫通する柱状内導体からなる同軸共振
器を設けた多層回路基板において、前記積層体内に導電
材料が充填された環状溝を前記セラミック誘電体層の積
層方向に設けることにより前記環状アース電極を形成す
るとともに、前記環状溝の略中心部分に導電材料が充填
された柱状孔を前記セラミック誘電体層の積層方向に設
けることにより前記柱状内導体を形成してなり、前記環
状アース電極の内部のセラミック誘電体の比誘電率が、
前記環状アース電極の外部のセラミック誘電体の比誘電
率よりも高いものである。

【００１４】また、本発明に係る多層回路基板では、積
層体の表面部に導体配線を設けると共に、この積層体内
の導体配線と対峙する部分に内部配線を設けてもよい。

【００１５】また、本発明に係る多層回路基板では、積
層体内のセラミック誘電体層間にストリップライン型共
振線路を設けると共に、この積層体内の他のセラミック
誘電体層間のストリップライン型共振線路と対峙する部
分に容量用電極を設けてもよい。同軸共振器以外の部分
でも高い比誘電率が要求されるコンデンサ部分やストリ
ップラインにより共振器を構成する部分の誘電体とし
て、高い比誘電率を有する誘電体を用いても良い。

【００１６】さらに、本発明に係る多層回路基板では、
積層体の表面部にチップ部品を搭載してもよい。

【００１７】

【作用】上記のように構成すると、同軸共振器を構成す
る環状アース電極の内部には比誘電率の高い誘電体材料
を用い、それ以外の部分には比較的比誘電率の低い誘電
体材料を用いたので、同軸共振器の特性を向上し、かつ
小型化できるとともに、他の回路パターンの特性への影
響を抑えることができる。尚、同軸共振器以外の部分で
も高い比誘電率が要求されるコンデンサ部分やストリッ
プラインにより共振器を構成する部分のセラミック誘電
体として、高い比誘電率を有する誘電体材料を用いても
良い。

【００１８】また、セラミック誘電体層の幅方向に連続
した環状アース電極をセラミック誘電体層の積層方向に
形成でき、従来技術のような隣接するビアホール間の電
磁場的結合や線路のインピーダンス不整合による不要な
共振が発生することはなく、小型で特性の良好な同軸共
振器を内蔵した多層回路基板を提供できる。

【００１９】

【発明の実施の形態】図１は本発明の多層回路基板の一
実施形態を示す分解斜視図であり、図２は断面図であ
る。図１および図２おいて、１（１ａ〜１ｄ）はセラミ
ック誘電体層、２（２ｂ、２ｃ）は環状溝、３（３ｂ〜
３ｄ）は柱状孔である。

【００２０】このセラミック誘電体層１（１ａ〜１ｄ）
は、複数層、例えば４層積層して積層体が構成される。
最下層のセラミック誘電体層１ａにはアース電極４が設
けられ、二層目と三層目のセラミック誘電体層１ｂ、１
ｃには導電材料が充填された環状溝２ｂ、２ｃが設けら
れ、二層目と三層目と最上層のセラミック誘電体層１
ｂ、１ｃ、１ｄには導電材料が充填された柱状孔３ｂ、
３ｃ、３ｄが設けられ、最上層のセラミック誘電体層１
ｄには電極５が設けられている。

【００２１】アース電極４は、最下層のセラミック誘電
体層１ａの略全面に設けられている。環状溝２（２ｂ、
２ｃ）はセラミック誘電体層１ｂ、１ｃの厚み方向にお
いて、セラミック誘電体層１ｂ、１ｃを貫通して設けら
れている。また、この環状溝２の略中心部分には、柱状
孔３ｂ、３ｃ、３ｄがセラミック誘電体層１ｂ、１ｃ、
１ｄの厚み方向においてセラミック誘電体１ｂ、１ｃ、
１ｄを貫通して設けられている。

【００２２】それぞれの環状溝２ｂ、２ｃと柱状孔３
ｂ、３ｃ、３ｄ内には導電材料が充填され、各層の環状
溝２ｂ、２ｃ内と柱状孔３ｂ、３ｃ、３ｄ内の導電材料
がセラミック誘電体層１ａ〜１ｄの積層方向でそれぞれ
連続するように形成されている。また、最下層のアース
電極４は、二層目のセラミック誘電体層１ｂに形成され
た導電材料が充填された環状溝２ｂと接続され、最上層
の電極５は、三層目のセラミック誘電体層１ｃに形成さ
れた導電材料が充填された柱状孔３ｃと接続される。こ
の場合、環状溝２ｂ、２ｃ内の導電材料が同軸共振器の
環状アース電極６となり、柱状孔３ｂ、３ｃ、３ｄ内の
導電材料が同軸共振器の柱状内導体７となる。

【００２３】環状溝２ｂ、２ｃと柱状孔３ｂ、３ｃ、３
ｄに充填される導電材料や電極４、５を構成する導電材
料は、金、銀、銅もしくはその合金のうち少なくとも１
つの金属材料の粉末と、低融点ガラス成分と、有機バイ
ンダーと、有機溶剤とを均質に混練した導電ペーストを
セラミック誘電体層１ａ〜１ｄと同時に焼成したものな
どで構成される。

【００２４】このように、セラミック誘電体層１ｂ、１
ｃに、セラミック誘電体層１ｂ、１ｃの厚み方向に貫通
した環状溝２ｂ、２ｃを設けて導電材料を充填して共振
器の環状アース電極６を形成すると、セラミック誘電体
層１ｂ、１ｃの幅方向に連続した環状アース電極６を形
成できる。

【００２５】そして、本発明では、環状アース電極６の
内部のセラミック誘電体８ｂ、８ｃの比誘電率が、環状
アース電極６の外部のセラミック誘電体、即ちセラミッ
ク誘電体層１ｂ、１ｃの比誘電率よりも高く形成されて
いる。

【００２６】つまり、環状アース電極６の内部のセラミ
ック誘電体８ｂ、８ｃと、環状アース電極６の外部のセ
ラミック誘電体層１ｂ、１ｃとでは、誘電体材料を異な
らせている。ここで、環状アース電極６の内部のセラミ
ック誘電体８ｂ、８ｃ、即ち高誘電率誘電体としては、
例えば、Ｍｇ、Ｃａ、Ｔｉを含有する酸化物を主成分と
し、これに焼結助剤として硼素化合物、アルカリ金属化
合物、及び硼珪酸アルカリ土類系ガラスが添加された、
８００℃〜１１００℃程度の低温で焼成可能なセラミッ
ク材料が用いられ、その比誘電率は１５以上、更に好ま
しくは２０以上である。

【００２７】一方、環状アース電極６の外部のセラミッ
ク誘電体層１ｂ、１ｃ（以下、低誘電率誘電体というこ
ともある）や、セラミック誘電体層１ａ、１ｄは、例え
ばアルミナ、ムライト、コージェライト等のセラミック
材料と、硼珪酸アルカリあるいはアルカリ土類金属系の
ガラス材料とからなり、８００℃〜１１００℃程度の低
温での焼成が可能なように、セラミック材料が３０〜７
０重量％程度の比率のガラスセラミック材料であり、そ
の誘電率は１０以下であることが望ましい。

【００２８】尚、セラミック誘電体層１ａ〜ｄ、セラミ
ック誘電体８ｂ、８ｃとしては、上記した以外のセラミ
ック材料あるいはガラスセラミック材料であっても良い
ことは勿論である。

【００２９】本発明に係る多層回路基板は、上述のよう
なセラミック原料粉末に、焼結前の脱バインダ工程で消
失する光硬化可能なモノマー、有機バインダー、さらに
有機溶剤または水とを混練したスリップ材料を用いて多
層化することにより形成される。

【００３０】光硬化可能なモノマーは露光によって光重
合される必要があり、遊離ラジカルの形成、連鎖生長付
加重合が可能で、２級もしくは３級炭素を有したモノマ
ーが好ましく、例えば少なくとも１つの重合可能なエチ
レン系基を有するブチルアクリレートが有効である。ま
た、テトラエチレングリコールジアクリレート等のポリ
エチレングリコールジアクリレートおよびそれらに対応
するメタクリレートも有効である。この光硬化可能なモ
ノマーは、露光で硬化し、現像で露光した領域以外の部
分が容易に除去できるような範囲で添加され、例えば固
形分１００重量部に対して５〜１５重量部以下である。

【００３１】有機バインダは、スリップ材料の粘性を決
めるものであり、アクリル酸もしくはメタクリル酸系重
合体のようなカルボキシル基、アルコール性水酸基を備
えたエチレン性不飽和化合物が用いられる。添加量とし
ては固形分１００重量部に対して２５重量部以下が好ま
しい。なお、水系スリップ材料とする場合は、モノマー
およびバインダに、親水性の官能基、例えばカルボキシ
ル基を付加すればよい。その付加量は酸価で表せば２〜
３００であり、好ましくは５〜１００である。

【００３２】また、スリップ材料に、増感剤、光開始系
材料等を必要に応じて添加してもよい。例えば光開始系
材料としては、ベンゾフェノン類、アシロインエステル
類化合物などが挙げられる。

【００３３】本発明の多層回路基板は、図３（ａ）に示
すように、支持基板３０上に上記したセラミック誘電体
層１のスリップ材料を薄く塗布（薄層化）し、誘電体膜
３１ａを形成する。この後、露光処理を施し、膜を硬化
させる。

【００３４】支持基板３０としては、ガラス基板、有機
フィルム、アルミナセラミックなどが例示できる。この
支持基板３０は、焼成工程前に取り外されるが、特にア
ルミナセラミックなどの場合には、セラミック誘電体層
１ａ〜１ｄの焼成と同時に焼成を行い、多層回路基板の
完成品の一部を構成するようにしても構わない。スリッ
プ材料の塗布方法としては、ドクターブレード法、ロー
ルコート法、スクリーン印刷法などがある。乾燥は１２
０℃以下で行うことが望ましい。必要な場合は、露光、
現像により溝や孔を形成し、次いで導電材料を塗布して
乾燥し、ビアホール導体や配線導体を形成する。

【００３５】次に、誘電体膜３１ａの上に、図３（ｂ）
に示すように、上記した導電性ペーストを用いてアース
電極４となる導体膜４１をスクリーン印刷法などで形成
する。

【００３６】次に、導体膜４１の上にセラミック誘電体
層１ａのスリップ材料を塗布して乾燥し、誘電体膜３１
ｂを形成する。セラミック誘電体１ｂには、環状溝２ｂ
内にセラミック誘電体８ｂを有するため、先ず、図３
（ｃ）に示すように、誘電体膜３１ｂの環状溝２ｂ内部
を全てくり抜く。つまり、誘電体膜３１ｂに環状溝２ｂ
に該当する部分の外側部分を露光し、硬化させ、環状溝
２ｂ内部に該当する部分を現像し、除去することにより
くり抜き、凹部４２を形成する。

【００３７】露光処理は、フォトマスクを用いて誘電体
膜３１ｂの一部を露光してスリップ材料中に含有させた
光硬化モノマーを硬化させる。この露光処理は、例えば
フォトマスクを誘電体膜３１ｂに近接または載置して、
凹部４２に該当する部分以外の領域に、低圧、高圧、超
高圧の水銀灯系の露光光を照射することにより行う。

【００３８】これにより、凹部４２に該当する部分以外
の領域では、スリップ材料中のモノマーが光重合反応を
起こして硬化し、凹部４２に該当する部分の誘電体膜３
１ｂが現像処理によって除去可能な溶化部となる。

【００３９】次に、誘電体膜３１ｂのうち、光硬化モノ
マーが硬化しなかった領域を除去することにより、現像
処理を行う。この現像処理は、クロロセン等の溶剤を例
えばスプレー現像法やパドル現像法によって、光硬化モ
ノマーの非硬化部分の誘電体膜を洗浄除去することによ
って行う。

【００４０】この後、セラミック誘電体８ｂのスリップ
材料を、凹部４２に充填し、乾燥し、高誘電率誘電体膜
３８ｂを形成する。その後、図３（ｅ）に示すように、
環状溝２ｂおよび柱状孔３ｂに該当する部分を露光現像
により除去し、環状溝２ｂおよび柱状孔３ｂを形成す
る。次に、環状溝２ｂおよび柱状孔３ｂに上記した導電
性ペーストを充填する。充填方法は、例えばスクリーン
印刷方法で行なう。

【００４１】この後、図３（ｆ）に示すように、誘電体
膜３１ｂの上面に、セラミック誘電体層１のスリップ材
料を塗布して乾燥し、誘電体膜３１ｃを形成する。この
誘電体膜３１ｃにも、上記と同様、高誘電率誘電体膜３
８ｃを形成するとともに、環状溝２ｃおよび柱状孔３ｃ
を形成し、導電性ペーストを充填する。その後、誘電体
膜３１ｃの上面に、セラミック誘電体層１のスリップ材
料を塗布して乾燥し、誘電体膜３１ｄを形成する。この
誘電体膜３１ｄには、上記と同様にして柱状孔３ｄを形
成し、導電性ペーストを充填する。この誘電体膜３１ｄ
の上面に、柱状孔３ｄ内の導体と接続するように導電膜
５１を形成し、図３（ｆ）に示すような積層成形体を作
製する。

【００４２】最後に焼成を行なう。焼成工程は脱バイン
ダ過程と焼成過程からなり、脱バインダ過程（〜６００
℃）で誘電体膜３１ａ〜ｄや導電ペースト内の有機成分
が揮発する。その後、所定雰囲気、所定温度、例えば８
５０〜１０５０℃で誘電体膜３１ａ〜ｄ、高誘電率誘電
体膜３８ｂ、３８ｃ、導体膜４１、環状溝２ｂ、２ｃお
よび柱状孔３ｂ、３ｃ内の導電体を同時に焼成すること
により、本発明の多層回路基板が得られる。

【００４３】図４および図５に他の実施形態を示す。こ
の実施形態では、最下層のセラミック誘電体層１ａにア
ース電極４を設け、二層目のセラミック誘電体層１ｂに
環状溝２ｂと柱状孔３ｂを厚み方向に形成し、三層目の
セラミック誘電体１ｃに環状溝２ｃと柱状孔３ｃを形成
すると共に、第二のアース電極４ｃを設け、最上層のセ
ラミック誘電体層１ｄに導体配線５６ａ、５６ｂを設け
ると共に、チップ部品９を搭載している。すなわち、内
部配線を構成する第二のアース電極４ｃと最上層の導体
配線５６ａ、５６ｂは、セラミック誘電体層１ｄを介し
て対峙して設けられている。

【００４４】この形態でも、環状アース電極６の内部の
セラミック誘電体８ｂ、８ｃは、環状アース電極６の外
部のセラミック誘電体層１よりも比誘電率が高い材料か
ら形成されている。

【００４５】このように内部配線を構成する第二のアー
ス電極４ｃと最上層の導体配線５６ａ、５６ｂをセラミ
ック誘電体層１ｄを介して対峙して設けると、最上層の
セラミック誘電体層１ｄの主表面に形成された導体配線
５６ａ、５６ｂは、三層目のセラミック誘電体層１ｃ上
に形成された第二のアース電極４ｃによりマイクロスト
リップ線路を形成でき、伝送路としてのインピーダンス
制御が可能となる。また、最上層のセラミック誘電体層
１ｄの主表面には、導体配線５６ａ、５６ｂの他に、Ｖ
ＣＯやＰＬＬモジュール等を構成するに必要なチップ部
品９等が実装されている。このような構造をとることに
より、上記形態と同様な効果が得られるととともに、セ
ラミック誘電体層１ａ〜１ｄの積層方向に形成され環状
アース電極６、この環状アース電極６の内側に形成され
たセラミック誘電体層１の積層方向に形成された柱状内
導体７とする誘電体同軸共振器をセラミック多層回路基
板内に形成した小型なＶＣＯやＰＬＬ回路モジュールの
ような高周波回路モジュールを形成することができる。

【００４６】また、同じ三層目のセラミック誘電体層１
ｃに環状溝２ｃ、柱状孔３ｃを設けて導電材料を充填
し、さらに第二のアース電極４ｃを形成する工程で環状
溝２ｃと柱状孔３ｃの導電材料上にアース電極４ｃと同
じ厚みの導電材料の層を設けてもよい。このように構成
すると、環状溝２ｃ部分および柱状孔３ｃ部分の導電材
料の厚みと内部配線を構成する第二のアース電極４ｃを
形成した部分の厚みを同じにでき、セラミック誘電体層
１ｄの柱状孔３ｄとの接続を確実にできる。

【００４７】この多層回路基板でも、セラミックのスリ
ップ材料の塗布とパターニングと導電ペーストの塗布を
繰り返して積層体を形成して焼成することにより形成さ
れる。

【００４８】尚、所望により、導体配線５６ａ、５６ｂ
間、導体配線５６ａ、５６ｂと第二のアース電極４ｃ間
を、環状アース電極６内のセラミック誘電体８ｂ、８ｃ
と同様の誘電体材料で構成しても良い。

【００４９】図６および図７に第３の実施形態を示す。
この実施形態では、最下層のセラミック誘電体層１ａに
アース電極４を設け、二層目のセラミック誘電体層１ｂ
に環状溝２ｂと柱状孔３ｂを形成すると共に、第二のア
ース電極１０と共振線路１１を形成し、三層目のセラミ
ック誘電体層１ｃに環状溝２ｃと柱状孔３ｃを形成する
と共に、共振線路１１との間で容量を発生させる二つの
容量用電極１２を設け、四層目のセラミック誘電体層１
ｄに環状溝２ｄと柱状孔３ｄを形成すると共に、第三の
アース電極１３を形成し、最上層のセラミック誘電体１
ｅに導体配線１６、１７、１８を設けると共に、チップ
部品１９、２０、２１を搭載した。導体配線１６、１７
は、入出力用の電極であり、これらの電極とＩＣの容量
用電極１２とがビアホール導体２２、２３により接続さ
れている。この場合、四層目のセラミック誘電体層１ｄ
上に形成される第三のアース電極１３が内部配線を構成
し、三層目のセラミック誘電体層１ｃに形成された二つ
の容量用電極１２、セラミック誘電体層１ｂの共振線路
１１が他の内部配線を構成する。

【００５０】この形態でも、環状アース電極６の内部の
セラミック誘電体８ｂ、８ｃは、環状アース電極６の外
部のセラミック誘電体層１よりも比誘電率が高い材料か
ら形成されている。

【００５１】最上層のセラミック誘電体層１ｅの主表面
に形成された導体配線１６、１７、１８は、四層目のセ
ラミック誘電体層１ｄ上に形成された内部配線を構成す
るアース電極１３によりマイクロストリップ線路を形成
でき、伝送路としてのインピーダンス制御が可能とな
る。また、最上層のセラミック誘電体層１ｅの主表面に
は、導体配線１６、１７、１８の他に、ＶＣＯやＰＬＬ
モジュール等を構成するに必要なチップ部品１９、２
０、２１が実装されている。このような構造をとること
により、導電材料が充填された環状溝２ｂ、２ｃ、２ｄ
をセラミック誘電体層１ａ〜１ｅの積層方向に形成され
た環状アース電極６、環状溝２ｂ、２ｃ、２ｄの略中心
部分に導電材料が充填された柱状孔３ｂ、３ｃ、３ｄを
セラミック誘電体１ａ〜１ｅの積層方向に形成した柱状
内導体７とする誘電体同軸共振器と、共振線路１１、容
量用電極１２、導体配線１６、１７、ビアホール導体２
２、２３、アース電極４、１３により形成される積層型
ストリップラインフィルタをセラミック多層回路基板内
に同時に形成できるため、小型なＶＣＯやＰＬＬ回路モ
ジュールのような高周波回路モジュールを低コストで形
成することができる。

【００５２】

【発明の効果】以上のように、本発明に係る多層回路基
板によれば、積層体内に導電材料が充填された環状溝を
セラミック誘電体層の積層方向に設けることにより環状
アース電極を形成するとともに、環状溝の略中心部分に
導電材料が充填された柱状孔をセラミック誘電体層の積
層方向に設けることにより柱状内導体を形成してなり、
環状アース電極の内部のセラミック誘電体の比誘電率
を、環状アース電極の外部のセラミック誘電体の比誘電
率よりも高くしたので、環状の外導体を積層体の厚み方
向に形成でき、小型で特性の良好な誘電体同軸共振器を
内蔵できるとともに、他の回路パターンの特性への影響
を抑えることができる。

【図面の簡単な説明】

【図１】本発明に係る多層回路基板の一実施形態を示す
分解斜視図である。

【図２】本発明に係る多層回路基板の一実施形態を示す
断面図である。

【図３】図１の多層回路基板の製造工程を示す説明図で
ある。

【図４】本発明に係る多層回路基板の他の実施形態を示
す分解斜視図である。

【図５】本発明に係る多層回路基板の他の実施形態を示
す断面図である。

【図６】本発明に係る多層回路基板のその他の実施形態
を示す分解斜視図である。

【図７】本発明に係る多層回路基板のその他の実施形態
を示す断面図である。

【図８】従来の同軸共振器を備えた回路基板を示す斜視
図である。

【図９】従来の他の同軸共振器を備えた回路基板を示す
分解斜視図である。

【符号の説明】

１（１ａ〜１ｅ）・・・セラミック誘電体層 ２（２ｂ〜２ｄ）・・・環状溝 ３（３ｂ〜３ｄ）・・・柱状孔 ６・・・環状アース電極 ７・・・柱状内導体 ８ｂ、８ｃ・・・セラミック誘電体

Claims (4)

【特許請求の範囲】
1. 【請求項１】セラミック誘電体層の積層体内に、環状ア
   ース電極とその内部を貫通する柱状内導体からなる同軸
   共振器を設けた多層回路基板において、前記積層体内に
   導電材料が充填された環状溝を前記セラミック誘電体層
   の積層方向に設けることにより前記環状アース電極を形
   成するとともに、前記環状溝の略中心部分に導電材料が
   充填された柱状孔を前記セラミック誘電体層の積層方向
   に設けることにより前記柱状内導体を形成してなり、前
   記環状アース電極の内部のセラミック誘電体の比誘電率
   が、前記環状アース電極の外部のセラミック誘電体の比
   誘電率よりも高いことを特徴とする多層回路基板。
2. 【請求項２】積層体の表面部に導体配線を設けると共
   に、この積層体内の前記導体配線と対峙する部分に内部
   配線を設けたことを特徴とする請求項１に記載の多層回
   路基板。
3. 【請求項３】積層体内のセラミック誘電体層間にストリ
   ップライン型共振線路を設けると共に、この積層体内の
   他のセラミック誘電体層間の前記ストリップライン型共
   振線路と対峙する部分に容量用電極を設けたことを特徴
   とする請求項１または２記載の多層回路基板。
4. 【請求項４】積層体の表面部にチップ部品を搭載したこ
   とを特徴とする請求項１乃至３のいずれかに記載の多層
   回路基板。