JPH11275868A - インバータ装置 - Google Patents
インバータ装置Info
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- JPH11275868A JPH11275868A JP10090662A JP9066298A JPH11275868A JP H11275868 A JPH11275868 A JP H11275868A JP 10090662 A JP10090662 A JP 10090662A JP 9066298 A JP9066298 A JP 9066298A JP H11275868 A JPH11275868 A JP H11275868A
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Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で、アーム短絡防止時間や素子の
電圧降下等による影響を補償し、指令値通りの出力を得
ることが可能なインバータ装置を提供すること。 【解決手段】 減算回路103は、出力電位Vuに関連
する信号ηuと指令値ηu*との差分信号を出力する。前
記差分信号は積分回路104によって積分された後、ヒ
ステリシス・コンパレータ回路105によって所定のし
きい値と比較され、比較結果に応じた制御信号Sが出力
される。前記制御信号Sは、その立ち上がりが遅延回路
102によってアーム短絡防止時間だけ遅延された後
に、トランジスタTu+、Tu-に供給される。これによっ
て、トランジスタTu+、Tu-はオン・オフ制御され、指
令値ηu*に対応する出力が得られる。
電圧降下等による影響を補償し、指令値通りの出力を得
ることが可能なインバータ装置を提供すること。 【解決手段】 減算回路103は、出力電位Vuに関連
する信号ηuと指令値ηu*との差分信号を出力する。前
記差分信号は積分回路104によって積分された後、ヒ
ステリシス・コンパレータ回路105によって所定のし
きい値と比較され、比較結果に応じた制御信号Sが出力
される。前記制御信号Sは、その立ち上がりが遅延回路
102によってアーム短絡防止時間だけ遅延された後
に、トランジスタTu+、Tu-に供給される。これによっ
て、トランジスタTu+、Tu-はオン・オフ制御され、指
令値ηu*に対応する出力が得られる。
Description
【0001】
【発明の属する技術分野】本発明は、同期電動機、誘導
電動機等の各種電気機器で使用され、直流信号を交流信
号に変換するインバータ装置に関する。
電動機等の各種電気機器で使用され、直流信号を交流信
号に変換するインバータ装置に関する。
【0002】
【従来の技術】従来から、同期電動機をはじめとする各
種電気機器において、直流電源等の直流信号を交流電源
等の交流信号に変換するためにインバータ装置が広く利
用されている。これらのインバータ装置には、同期電動
機や誘導電動機駆動用のインバータ装置あるいは障害電
流除去用のアクティブフィルタに用いる変換器等に代表
されるように、指令値通りの電圧を出力できるような性
能が要求される。前記インバータ装置としては、電力用
半導体素子を用いた電圧形PWM(Pulse WidthModulat
ion)インバータ装置が多く用いられている。
種電気機器において、直流電源等の直流信号を交流電源
等の交流信号に変換するためにインバータ装置が広く利
用されている。これらのインバータ装置には、同期電動
機や誘導電動機駆動用のインバータ装置あるいは障害電
流除去用のアクティブフィルタに用いる変換器等に代表
されるように、指令値通りの電圧を出力できるような性
能が要求される。前記インバータ装置としては、電力用
半導体素子を用いた電圧形PWM(Pulse WidthModulat
ion)インバータ装置が多く用いられている。
【0003】図5は、従来から各種電動機の駆動に用い
られている三相PWMインバータ装置の主回路を示す回
路図である。
られている三相PWMインバータ装置の主回路を示す回
路図である。
【0004】図5において、電位の基準点を直流電源5
01の負端子Oとし、各相の出力端子の出力電位をVu
〜Vwとする。スイッチング素子であるトランジスタTu
+、Tu-、Tv+、Tv-、Tw+、Tw-は、各相毎に+側ま
たは−側のいずれかのトランジスタがオンするように駆
動信号によって制御される。これにより、出力電位Vi
(i=u,v,w)の瞬時的な電位はVd又は0になり、前
記駆動信号に応じたオン・オフのパターン(PWM信
号)が作成される。
01の負端子Oとし、各相の出力端子の出力電位をVu
〜Vwとする。スイッチング素子であるトランジスタTu
+、Tu-、Tv+、Tv-、Tw+、Tw-は、各相毎に+側ま
たは−側のいずれかのトランジスタがオンするように駆
動信号によって制御される。これにより、出力電位Vi
(i=u,v,w)の瞬時的な電位はVd又は0になり、前
記駆動信号に応じたオン・オフのパターン(PWM信
号)が作成される。
【0005】出力電位Viを所望の指令値Vi*に制御す
る場合、インバータ装置は前述したようにスイッチング
素子で構成されているため瞬時値でみると、出力電位V
iはVd又は0の2値しかとることができない。従って、
その1周期の平均値Eiが指令値Vi*に等しくなるよう
に、各トランジスタTu+、Tu-、Tv+、Tv-、Tw+、T
w-をオン又はオフに制御するようにしている。
る場合、インバータ装置は前述したようにスイッチング
素子で構成されているため瞬時値でみると、出力電位V
iはVd又は0の2値しかとることができない。従って、
その1周期の平均値Eiが指令値Vi*に等しくなるよう
に、各トランジスタTu+、Tu-、Tv+、Tv-、Tw+、T
w-をオン又はオフに制御するようにしている。
【0006】例えば、出力電位Vuを所望の指令値Vu*
に制御する場合、トランジスタTu+、Tu-のオン・オフ
のパターンを、電子回路又はμP(マイクロ・プロセッ
サ)を使用して得るには、図6に示すように、指令値V
u*と電圧振幅がVd/2の三角波のキャリア信号VTの大
小を比較し、Vu*≧VTの期間ではトランジスタTu+を
オンに制御することにより又、Vu*<VTの期間ではト
ランジスタTu-をオンに制御することにより、Eu=Vu
*(Eu:キャリア信号VTの1周期におけるVuの平均
値)を満足する制御が達成でき、所望の指令値Vu*に等
しい出力を得ることが可能になる。
に制御する場合、トランジスタTu+、Tu-のオン・オフ
のパターンを、電子回路又はμP(マイクロ・プロセッ
サ)を使用して得るには、図6に示すように、指令値V
u*と電圧振幅がVd/2の三角波のキャリア信号VTの大
小を比較し、Vu*≧VTの期間ではトランジスタTu+を
オンに制御することにより又、Vu*<VTの期間ではト
ランジスタTu-をオンに制御することにより、Eu=Vu
*(Eu:キャリア信号VTの1周期におけるVuの平均
値)を満足する制御が達成でき、所望の指令値Vu*に等
しい出力を得ることが可能になる。
【0007】
【発明が解決しようとする課題】ところで、前述したイ
ンバータ装置においては、トランジスタTu+、Tu-、T
v+、Tv-、Tw+、Tw-が短絡によって破壊するのを防止
するために、アーム短絡防止時間(以下、Tdと略記す
る。)を設けて、トランジスタTu+、Tu-、Tv+、T
v-、Tw+、Tw-のオン・オフ制御を行っている。
ンバータ装置においては、トランジスタTu+、Tu-、T
v+、Tv-、Tw+、Tw-が短絡によって破壊するのを防止
するために、アーム短絡防止時間(以下、Tdと略記す
る。)を設けて、トランジスタTu+、Tu-、Tv+、T
v-、Tw+、Tw-のオン・オフ制御を行っている。
【0008】一般にTdは、BT(Bipolar Transisto
r)では10〜20[μs]、IGBT(Insulated Gat
e Bipolar Transistor)では4〜6[μs]程度と微少
であるが、キャリア周波数が高くなるとその影響が無視
できなくなってしまう。図7は前述したインバータ装置
の1相分の回路図、図8はその説明図であり、両図を用
いて前記Tdの影響を説明する。
r)では10〜20[μs]、IGBT(Insulated Gat
e Bipolar Transistor)では4〜6[μs]程度と微少
であるが、キャリア周波数が高くなるとその影響が無視
できなくなってしまう。図7は前述したインバータ装置
の1相分の回路図、図8はその説明図であり、両図を用
いて前記Tdの影響を説明する。
【0009】いま、制御信号が、図8の制御信号Sのよ
うに与えられたとする。尚、制御信号S=1はトランジ
スタT+がオンすべきことを示し又、制御信号S=0は
トランジスタT-がオンすべきことを示している。
うに与えられたとする。尚、制御信号S=1はトランジ
スタT+がオンすべきことを示し又、制御信号S=0は
トランジスタT-がオンすべきことを示している。
【0010】各トランジスタT+、T-が理想的なスイッ
チング動作を行うのであれば, 制御信号Sをそのまま各
トランジスタT+、T-に供給することにより、所望の出
力を得ることが可能である。しかしながら、実際には、
オンしているトランジスタはベース電流を0にしても瞬
時にはオフ状態には移行せず、キャリア蓄積により若干
の動作遅れが生じる。もし、この期間中に他方のトラン
ジスタがオンすると、上下アームを通して電源短絡が生
じ、トランジスタを破壊してしまう危険がある。
チング動作を行うのであれば, 制御信号Sをそのまま各
トランジスタT+、T-に供給することにより、所望の出
力を得ることが可能である。しかしながら、実際には、
オンしているトランジスタはベース電流を0にしても瞬
時にはオフ状態には移行せず、キャリア蓄積により若干
の動作遅れが生じる。もし、この期間中に他方のトラン
ジスタがオンすると、上下アームを通して電源短絡が生
じ、トランジスタを破壊してしまう危険がある。
【0011】これを回避するため、一般には図8に示す
ように、トランジスタT+、T-をオン・オフ制御するた
めの駆動信号の立ち上がりを制御信号SよりもTdだけ
遅らせる方法をとっている。即ち、制御信号Sの立ち上
がりをTdだけ遅延させた駆動信号(斜線に相当する部
分)で、各トランジスタT+、T-をオン・オフ制御して
いる。
ように、トランジスタT+、T-をオン・オフ制御するた
めの駆動信号の立ち上がりを制御信号SよりもTdだけ
遅らせる方法をとっている。即ち、制御信号Sの立ち上
がりをTdだけ遅延させた駆動信号(斜線に相当する部
分)で、各トランジスタT+、T-をオン・オフ制御して
いる。
【0012】また、図8には、Tdの有無により出力端
子の電位Vがどのようになるかを併記しており、指令値
V*は、トランジスタが制御信号S通りにオン・オフ動
作するときの波形で、VはTdの影響を受けて実際に得
られる出力である。図8から明らかなように、Tdによ
り図の斜線部に相当する電圧誤差(V*−V)が生じ
る。
子の電位Vがどのようになるかを併記しており、指令値
V*は、トランジスタが制御信号S通りにオン・オフ動
作するときの波形で、VはTdの影響を受けて実際に得
られる出力である。図8から明らかなように、Tdによ
り図の斜線部に相当する電圧誤差(V*−V)が生じ
る。
【0013】尚、前記電圧誤差は負荷電流iの極性によ
り正負が逆になる。この理由としては、負荷が誘導性負
荷であるため、負荷電流iが連続的に変化するからであ
る。即ち、負荷電流i>0のときトランジスタT+がオ
フすると、帰還ダイオードD-がオンし、引き続き負荷
に電流(i>0)を供給する。帰還ダイオードD-がオ
ンした時点で電位Vは0になる。一方、負荷電流i<0
のときは、負荷電流iはトランジスタT-を通らずに帰
還ダイオードD+を通って流れる。したがって、トラン
ジスタT-がオンの期間だけ電位V=0となるからであ
る。
り正負が逆になる。この理由としては、負荷が誘導性負
荷であるため、負荷電流iが連続的に変化するからであ
る。即ち、負荷電流i>0のときトランジスタT+がオ
フすると、帰還ダイオードD-がオンし、引き続き負荷
に電流(i>0)を供給する。帰還ダイオードD-がオ
ンした時点で電位Vは0になる。一方、負荷電流i<0
のときは、負荷電流iはトランジスタT-を通らずに帰
還ダイオードD+を通って流れる。したがって、トラン
ジスタT-がオンの期間だけ電位V=0となるからであ
る。
【0014】Tdは前述した電圧誤差の要因になるばか
りでなく、出力電圧の波形歪みや制御の時間遅れをもた
らす等、インバータ装置の性能低下の主要因であり、こ
れまで“Td補正法”等の名称でTdによるインバータ装
置の性能劣化を防止する方策が数多く提案されている。
しかしながら、構成が極めて複雑になり又高価になる等
の問題があった。また、インバータ装置が指令値通りの
信号を出力するためには、Td以外にも、素子の電圧降
下や動作時間遅れが問題になるが、その補償法について
はほとんど研究がなされていない。
りでなく、出力電圧の波形歪みや制御の時間遅れをもた
らす等、インバータ装置の性能低下の主要因であり、こ
れまで“Td補正法”等の名称でTdによるインバータ装
置の性能劣化を防止する方策が数多く提案されている。
しかしながら、構成が極めて複雑になり又高価になる等
の問題があった。また、インバータ装置が指令値通りの
信号を出力するためには、Td以外にも、素子の電圧降
下や動作時間遅れが問題になるが、その補償法について
はほとんど研究がなされていない。
【0015】一方、トランジスタTu+、Tu-のスイッチ
ング周波数には、その素子の特性によって定まる上限が
あるため、トランジスタTu+、Tu-のオン・オフ回数を
平均化し、スイッチング周波数の最大値を下げることが
望まれる。
ング周波数には、その素子の特性によって定まる上限が
あるため、トランジスタTu+、Tu-のオン・オフ回数を
平均化し、スイッチング周波数の最大値を下げることが
望まれる。
【0016】本発明は、簡単な構成で、Tdや素子の電
圧降下等を補償し、指令値通りの出力を得ることが可能
なインバータ装置を提供することを課題としている。ま
た、本発明はスイッチング周波数を低く抑えることが可
能なインバータ装置を提供することを課題としている。
圧降下等を補償し、指令値通りの出力を得ることが可能
なインバータ装置を提供することを課題としている。ま
た、本発明はスイッチング周波数を低く抑えることが可
能なインバータ装置を提供することを課題としている。
【0017】
【課題を解決するための手段】本発明のインバータ装置
は、直流電源と並列に、第1スイッチング手段及び第2
スイッチング手段を直列接続し、制御信号の立ち上がり
をアーム短絡防止時間だけ遅延させた駆動信号によって
前記第1スイッチング手段及び第2スイッチング手段を
オン・オフ制御し、前記第1スイッチング手段と第2ス
イッチング手段の接続点から指令値に対応する出力を得
るようにしたインバータ装置において、前記出力に関連
する信号と指令値との差分信号を出力する差分信号出力
手段と、前記差分信号を記憶し出力する記憶手段と、前
記記憶手段からの信号を所定のしきい値と比較して比較
結果に応じた前記制御信号を出力する比較手段とを備え
て成ることを特徴としている。
は、直流電源と並列に、第1スイッチング手段及び第2
スイッチング手段を直列接続し、制御信号の立ち上がり
をアーム短絡防止時間だけ遅延させた駆動信号によって
前記第1スイッチング手段及び第2スイッチング手段を
オン・オフ制御し、前記第1スイッチング手段と第2ス
イッチング手段の接続点から指令値に対応する出力を得
るようにしたインバータ装置において、前記出力に関連
する信号と指令値との差分信号を出力する差分信号出力
手段と、前記差分信号を記憶し出力する記憶手段と、前
記記憶手段からの信号を所定のしきい値と比較して比較
結果に応じた前記制御信号を出力する比較手段とを備え
て成ることを特徴としている。
【0018】差分信号出力手段は、出力に関連する信号
と指令値との差に相当する差分信号を出力する。記憶手
段は前記差分信号を記憶し出力する。比較手段は、前記
記憶手段からの信号を所定のしきい値と比較し比較結果
に応じた制御信号を出力する。前記制御信号は、その立
ち上がりがアーム短絡防止時間だけ遅延され駆動信号と
して、第1スイッチング手段、第2スイッチング手段に
供給される。これによって、前記第1スイッチング手段
及び第2スイッチング手段はオン又はオフに制御され、
指令値に対応する出力が得られる。
と指令値との差に相当する差分信号を出力する。記憶手
段は前記差分信号を記憶し出力する。比較手段は、前記
記憶手段からの信号を所定のしきい値と比較し比較結果
に応じた制御信号を出力する。前記制御信号は、その立
ち上がりがアーム短絡防止時間だけ遅延され駆動信号と
して、第1スイッチング手段、第2スイッチング手段に
供給される。これによって、前記第1スイッチング手段
及び第2スイッチング手段はオン又はオフに制御され、
指令値に対応する出力が得られる。
【0019】前記比較手段は、ヒステリシス・コンパレ
ータ回路によって構成することができる。
ータ回路によって構成することができる。
【0020】また、出力に関連する信号と指令値との差
分信号を出力する差分信号出力手段と、前記差分信号を
記憶し出力する記憶手段と、前記記憶手段からの信号と
指令値とを加算すると共にキャリア信号を減算すること
によって得られた信号を出力する加減算手段と、前記加
減算手段の出力信号を所定のしきい値と比較し比較結果
に応じた前記制御信号を出力する比較手段とを備えるこ
とにより、前記各スイッチング手段のスイッチング周波
数を低く抑えることができる。尚、前記記憶手段は積分
回路で構成することができる。
分信号を出力する差分信号出力手段と、前記差分信号を
記憶し出力する記憶手段と、前記記憶手段からの信号と
指令値とを加算すると共にキャリア信号を減算すること
によって得られた信号を出力する加減算手段と、前記加
減算手段の出力信号を所定のしきい値と比較し比較結果
に応じた前記制御信号を出力する比較手段とを備えるこ
とにより、前記各スイッチング手段のスイッチング周波
数を低く抑えることができる。尚、前記記憶手段は積分
回路で構成することができる。
【0021】
【発明の実施の形態】図1は、本発明の第1の実施の形
態を示す回路図で、インバータ装置の三相のうちの一相
分(u相)の回路図を示している。
態を示す回路図で、インバータ装置の三相のうちの一相
分(u相)の回路図を示している。
【0022】図1において、図示しない整流回路の出力
によって充電され、直流電源を構成するコンデンサ10
1には、これと並列に、トランジスタTu+及びトランジ
スタTu-が直列接続されている。トランジスタTu+は第
1スイッチング手段を構成し又、トランジスタTu-は第
2スイッチング手段を構成している。
によって充電され、直流電源を構成するコンデンサ10
1には、これと並列に、トランジスタTu+及びトランジ
スタTu-が直列接続されている。トランジスタTu+は第
1スイッチング手段を構成し又、トランジスタTu-は第
2スイッチング手段を構成している。
【0023】トランジスタTu+のコレクタ−エミッタ間
には帰還ダイオードDu+が接続され又、トランジスタT
u-のコレクタ−エミッタ間には帰還ダイオードDu-が接
続されている。トランジスタTu+のエミッタとトランジ
スタTu-のコレクタとの接続点は負荷に接続されると共
に、分圧回路を構成する抵抗R1と抵抗R2の直列回路に
接続されている。
には帰還ダイオードDu+が接続され又、トランジスタT
u-のコレクタ−エミッタ間には帰還ダイオードDu-が接
続されている。トランジスタTu+のエミッタとトランジ
スタTu-のコレクタとの接続点は負荷に接続されると共
に、分圧回路を構成する抵抗R1と抵抗R2の直列回路に
接続されている。
【0024】一方、差分信号出力手段を構成する減算回
路(加合せ点)103の正入力部には、指令値ηu*を指
示するために指令値信号が入力されている。また、減算
回路103の負入力部には抵抗R1と抵抗R2の接続点が
接続され、これによって減算回路103の負入力部に
は、出力電位Vuを抵抗R1及びR2で分圧した電位ηuが
入力されている。
路(加合せ点)103の正入力部には、指令値ηu*を指
示するために指令値信号が入力されている。また、減算
回路103の負入力部には抵抗R1と抵抗R2の接続点が
接続され、これによって減算回路103の負入力部に
は、出力電位Vuを抵抗R1及びR2で分圧した電位ηuが
入力されている。
【0025】減算回路103の出力部は、記憶手段とし
ての積分回路104の入力部に接続されている。積分回
路104の出力部はヒステリシス・コンパレータ手段と
してのヒステリシス・コンパレータ回路105の入力部
に接続されている。ヒステリシス・コンパレータ回路1
05は、積分回路104の出力電圧eを所定のしきい値
電圧と比較し、比較結果に応じてHレベル又はLレベル
の制御信号を出力する。
ての積分回路104の入力部に接続されている。積分回
路104の出力部はヒステリシス・コンパレータ手段と
してのヒステリシス・コンパレータ回路105の入力部
に接続されている。ヒステリシス・コンパレータ回路1
05は、積分回路104の出力電圧eを所定のしきい値
電圧と比較し、比較結果に応じてHレベル又はLレベル
の制御信号を出力する。
【0026】ヒステリシス・コンパレータ回路105の
出力部には、前記制御信号の立ち上がりをTdだけ遅延
させるために遅延手段としての周知の遅延回路102が
接続されている。遅延回路102からは、前記制御信号
の立ち上がりをTdだけ遅延させた信号である駆動信号
がトランジスタTu+、Tu-の各ベースに供給されるよう
に構成されている。
出力部には、前記制御信号の立ち上がりをTdだけ遅延
させるために遅延手段としての周知の遅延回路102が
接続されている。遅延回路102からは、前記制御信号
の立ち上がりをTdだけ遅延させた信号である駆動信号
がトランジスタTu+、Tu-の各ベースに供給されるよう
に構成されている。
【0027】一方、図2は、図1に示したインバータ装
置の動作原理を説明するための図で、積分回路104の
出力電圧eの時間的変化が、遅延回路102の有無によ
って相違する様子を対比して示している。遅延回路10
2を設けない場合、即ち、制御信号と駆動信号の変化の
タイミングが一致するTd=0の場合を実線で示し、遅
延回路102を設けた場合、即ち、駆動信号の立ち上が
りが制御信号よりもTdだけ遅れる場合を破線で示して
いる。
置の動作原理を説明するための図で、積分回路104の
出力電圧eの時間的変化が、遅延回路102の有無によ
って相違する様子を対比して示している。遅延回路10
2を設けない場合、即ち、制御信号と駆動信号の変化の
タイミングが一致するTd=0の場合を実線で示し、遅
延回路102を設けた場合、即ち、駆動信号の立ち上が
りが制御信号よりもTdだけ遅れる場合を破線で示して
いる。
【0028】以下、図1及び図2を用いて、第1の実施
の形態の動作を説明する。出力電位Vuは抵抗R1、R2
によって分圧され、出力に関連する信号として、電位η
u(=KVu、但し、K=R2/(R1+R2))が減算回
路103の負入力部に入力される。減算回路103から
は、電位ηuと指令値ηu*(=KVu*)の差に相当する
差分信号が積分回路104に供給される。前記差分信号
は積分回路104によって時間積分され、次式(1)で
表される出力電圧eがヒステリシス・コンパレータ回路
105に出力される。
の形態の動作を説明する。出力電位Vuは抵抗R1、R2
によって分圧され、出力に関連する信号として、電位η
u(=KVu、但し、K=R2/(R1+R2))が減算回
路103の負入力部に入力される。減算回路103から
は、電位ηuと指令値ηu*(=KVu*)の差に相当する
差分信号が積分回路104に供給される。前記差分信号
は積分回路104によって時間積分され、次式(1)で
表される出力電圧eがヒステリシス・コンパレータ回路
105に出力される。
【0029】
【数1】
【0030】前記出力電圧eは、ヒステリシス・コンパ
レータ回路105によって所定のしきい値と比較され、
後述するように、比較結果に応じてHレベル又はLレベ
ルの制御信号Sが出力される。前記制御信号Sは、該制
御信号SがHレベルのときトランジスタTu+をオンに制
御し、LレベルのときはトランジスタTu-をオンに制御
するための信号である。
レータ回路105によって所定のしきい値と比較され、
後述するように、比較結果に応じてHレベル又はLレベ
ルの制御信号Sが出力される。前記制御信号Sは、該制
御信号SがHレベルのときトランジスタTu+をオンに制
御し、LレベルのときはトランジスタTu-をオンに制御
するための信号である。
【0031】遅延回路102を設けないTd=0のとき
は、前記制御信号Sと同一波形の駆動信号がトランジス
タTu+、Tu-に供給される。従って、ヒステリシス・コ
ンパレータ回路105の出力が変化すると直ちに出力電
位Vuが変化し、これに応答して積分回路104の出力
電圧eが変化するため、出力電圧eは図2の実線で示す
ようにヒステリシス・コンパレータ回路105の第1の
しきい値ΔHと第2のしきい値−△Hの間で変化する。
よって、出力電圧eの1周期の時間をTとすれば、次式
(2)が成立する。
は、前記制御信号Sと同一波形の駆動信号がトランジス
タTu+、Tu-に供給される。従って、ヒステリシス・コ
ンパレータ回路105の出力が変化すると直ちに出力電
位Vuが変化し、これに応答して積分回路104の出力
電圧eが変化するため、出力電圧eは図2の実線で示す
ようにヒステリシス・コンパレータ回路105の第1の
しきい値ΔHと第2のしきい値−△Hの間で変化する。
よって、出力電圧eの1周期の時間をTとすれば、次式
(2)が成立する。
【0032】
【数2】
【0033】指令値Vu*の周期は出力電圧eの周期に比
し十分大きいので、次式(3)の制御が実用上十分な精
度で実現できる。
し十分大きいので、次式(3)の制御が実用上十分な精
度で実現できる。
【0034】
【数3】
【0035】一方、図1で示すように遅延回路102を
設けた場合、前記制御信号の立ち上がりがTdだけ遅延
された後、駆動信号としてトタンジスタTu+、Tu-に供
給されるため、トランジスタTu+、Tu-は、前記制御信
号よりもTd遅れてオンすることになる。
設けた場合、前記制御信号の立ち上がりがTdだけ遅延
された後、駆動信号としてトタンジスタTu+、Tu-に供
給されるため、トランジスタTu+、Tu-は、前記制御信
号よりもTd遅れてオンすることになる。
【0036】この場合、負荷電流iuが正の時にはトラ
ンジスタTu+がTdだけ遅延してオンするので、図2の
破線で示すように、この遅延分だけ出力電圧eはしきい
値ΔHを越えて動作する。但し、負荷電流iuが正の場
合、トランジスタTu-のオンがTdだけ遅れても、帰還
ダイオードDu-が先にオンするので、出力電圧eは−Δ
H以下に低下することはない。尚、負荷電流iuが負の
場合は、図2を時間軸tを中心として上下反転させた図
となる。
ンジスタTu+がTdだけ遅延してオンするので、図2の
破線で示すように、この遅延分だけ出力電圧eはしきい
値ΔHを越えて動作する。但し、負荷電流iuが正の場
合、トランジスタTu-のオンがTdだけ遅れても、帰還
ダイオードDu-が先にオンするので、出力電圧eは−Δ
H以下に低下することはない。尚、負荷電流iuが負の
場合は、図2を時間軸tを中心として上下反転させた図
となる。
【0037】ところで、トランジスタTu+、Tu-、帰還
ダイオードDu+、Du-の電圧降下を無視すれば、出力端
子の瞬時的な電位はトランジスタTu+がオンの期間では
Vdで一定、トランジスタTu-またはダイオードDu-が
オンの期間では0で一定である。したがって、出力電位
Vuの周期T、T’の平均値Euは、 Td=0の時:Eu=(τ+/T)・Vd、 Tdを設けた時:Eu=(τ+’/T’)・Vd となる。
ダイオードDu+、Du-の電圧降下を無視すれば、出力端
子の瞬時的な電位はトランジスタTu+がオンの期間では
Vdで一定、トランジスタTu-またはダイオードDu-が
オンの期間では0で一定である。したがって、出力電位
Vuの周期T、T’の平均値Euは、 Td=0の時:Eu=(τ+/T)・Vd、 Tdを設けた時:Eu=(τ+’/T’)・Vd となる。
【0038】周期TやT’は指令値Vu*の周期に比べ極
めて小さく、この間の出力電圧eの変化は直線とみなせ
るので、τ+/T=τ+’/T’が実用上十分な精度で成
り立ち得る。即ち、Tdによる時間遅れがあっても、積
分回路104がこの間における電位ηuと指令値ηu*の
電圧誤差を記憶しており、次のサイクルでこれを補償す
るようにトランジスタTu+、Tu-のオン時間又はオフ時
間を自動調整することになり、指令値Vu*に対応する出
力Euが得られる。従って、指令値Vu*に対応するPW
M波形の出力Vuを得ることができる。
めて小さく、この間の出力電圧eの変化は直線とみなせ
るので、τ+/T=τ+’/T’が実用上十分な精度で成
り立ち得る。即ち、Tdによる時間遅れがあっても、積
分回路104がこの間における電位ηuと指令値ηu*の
電圧誤差を記憶しており、次のサイクルでこれを補償す
るようにトランジスタTu+、Tu-のオン時間又はオフ時
間を自動調整することになり、指令値Vu*に対応する出
力Euが得られる。従って、指令値Vu*に対応するPW
M波形の出力Vuを得ることができる。
【0039】尚、前記の説明では、トランジスタTu+、
Tu-、帰還ダイオードDu+、Du-の電圧降下や動作の時
間遅れを無視して説明したが、電位ηuにはこれらが加
味されるので、指令値Vu*通りの出力を得ることができ
る。
Tu-、帰還ダイオードDu+、Du-の電圧降下や動作の時
間遅れを無視して説明したが、電位ηuにはこれらが加
味されるので、指令値Vu*通りの出力を得ることができ
る。
【0040】次に、図1に示したインバータ装置の全体
的な動作を、図3のタイミング図を用いて説明する。図
3には、指令値ηu*、電位ηu、積分回路104の出力
電圧e、制御信号S及びトランジスタTu+、Tu-のオン
・オフのタイミングを示している。尚、指令値Vu*及び
出力Vuは、指令値ηu*、電位ηuを1/K倍した信号で
あり、各々、これらと同一のタイミングで変化する波形
となる。また、図3は、負荷電流iuが正の場合を示し
ている。
的な動作を、図3のタイミング図を用いて説明する。図
3には、指令値ηu*、電位ηu、積分回路104の出力
電圧e、制御信号S及びトランジスタTu+、Tu-のオン
・オフのタイミングを示している。尚、指令値Vu*及び
出力Vuは、指令値ηu*、電位ηuを1/K倍した信号で
あり、各々、これらと同一のタイミングで変化する波形
となる。また、図3は、負荷電流iuが正の場合を示し
ている。
【0041】時刻T1において、出力電圧eがしきい値
−△Hに等しくなると、ヒステリシス・コンパレータ回
路105がこれを検出して、Lレベルの制御信号Sを出
力する。これにより、トランジスタTu+はオフ、電位η
uは0となり又、出力電圧eは上昇を開始する。Td経過
後にトランジスタTu-はオンとなる。出力電圧eがしき
い値△Hに達すると、ヒステリシス・コンパレータ回路
105がこれを検出して、Hレベルの制御信号Sを出力
する。これにより、トランジスタTu-はオフとなる。ま
た、出力電圧eはこの後も引き続き上昇を続ける。
−△Hに等しくなると、ヒステリシス・コンパレータ回
路105がこれを検出して、Lレベルの制御信号Sを出
力する。これにより、トランジスタTu+はオフ、電位η
uは0となり又、出力電圧eは上昇を開始する。Td経過
後にトランジスタTu-はオンとなる。出力電圧eがしき
い値△Hに達すると、ヒステリシス・コンパレータ回路
105がこれを検出して、Hレベルの制御信号Sを出力
する。これにより、トランジスタTu-はオフとなる。ま
た、出力電圧eはこの後も引き続き上昇を続ける。
【0042】Td経過後にトランジスタTu+がオンにな
ると、電位ηuがKVdとなり又、出力電圧eは下降を開
始する。出力電圧eがしきい値−△Hに達すると、ヒス
テリシス・コンパレータ回路105がこれを検出して、
Lレベルの制御信号Sを出力する。これにより、トラン
ジスタTu+はオフ、電位ηuは0となり又、出力電圧e
は上昇を開始する。以後、この動作を繰り返す。
ると、電位ηuがKVdとなり又、出力電圧eは下降を開
始する。出力電圧eがしきい値−△Hに達すると、ヒス
テリシス・コンパレータ回路105がこれを検出して、
Lレベルの制御信号Sを出力する。これにより、トラン
ジスタTu+はオフ、電位ηuは0となり又、出力電圧e
は上昇を開始する。以後、この動作を繰り返す。
【0043】このとき、出力電圧eは式(1)で示した
ように、(ηu*−ηu)を時間積分したものであるか
ら、その勾配(de/dt)は(ηu*−ηu)に比例し
て変化し、指令値ηu*と電位ηuの瞬時値の電位差が大
きいほど急になる。従って、前記電位差が大きいほど、
制御信号Sのパルス幅は狭くなり又、トランジスタTu+
がオンする時間も短くなる。これに伴い、電位ηuのパ
ルス幅も狭くなり、指令値ηu*に対応した狭いパルス幅
の電位ηuが得られる。
ように、(ηu*−ηu)を時間積分したものであるか
ら、その勾配(de/dt)は(ηu*−ηu)に比例し
て変化し、指令値ηu*と電位ηuの瞬時値の電位差が大
きいほど急になる。従って、前記電位差が大きいほど、
制御信号Sのパルス幅は狭くなり又、トランジスタTu+
がオンする時間も短くなる。これに伴い、電位ηuのパ
ルス幅も狭くなり、指令値ηu*に対応した狭いパルス幅
の電位ηuが得られる。
【0044】逆に、前記電位差が小さいほど電位ηuの
パルス幅は広くなり、指令値ηu*に対応した広いパルス
幅の電位ηuが得られる。
パルス幅は広くなり、指令値ηu*に対応した広いパルス
幅の電位ηuが得られる。
【0045】上記動作を繰り返すことによって得られる
周期Tの平均値Euは、式(3)で示すように、指令値
Vu*(=ηu*/K)に等しくなり、その結果、指令値V
u*に等しいPWM波形の出力Vu(=ηu/K)が得られ
る。
周期Tの平均値Euは、式(3)で示すように、指令値
Vu*(=ηu*/K)に等しくなり、その結果、指令値V
u*に等しいPWM波形の出力Vu(=ηu/K)が得られ
る。
【0046】以上述べたように、第1の実施の形態のイ
ンバータ装置は、直流電源としてのコンデンサ101と
並列に、トランジスタTu+、Tu-を直列接続し、制御信
号の立ち上がりを遅延回路102によってTdだけ遅延
させた駆動信号によってトランジスタTu+、Tu-をオン
・オフ制御し、トランジスタTu+、Tu-の接続点から指
令値ηu*に対応する出力を得るようにしたインバータ装
置において、前記出力に関連する信号ηuと指令値ηu*
との差分信号を出力する減算回路103と、前記差分信
号を記憶し出力する積分回路104と、積分回路104
からの信号を所定のしきい値△H、−△Hと比較し比較
結果に応じた前記制御信号Sを出力するヒステリシス・
コンパレータ回路105とを備えて成ることを特徴とし
ているので、積分回路104を追加するという簡単な構
成で、Tdや各素子の電圧降下等による影響を補償し、
指令値ηu*通りの出力を得ることができる。また、ヒス
テリシス・コンパレータ回路105を用いることによ
り、比較回路を簡単に構成することができる。
ンバータ装置は、直流電源としてのコンデンサ101と
並列に、トランジスタTu+、Tu-を直列接続し、制御信
号の立ち上がりを遅延回路102によってTdだけ遅延
させた駆動信号によってトランジスタTu+、Tu-をオン
・オフ制御し、トランジスタTu+、Tu-の接続点から指
令値ηu*に対応する出力を得るようにしたインバータ装
置において、前記出力に関連する信号ηuと指令値ηu*
との差分信号を出力する減算回路103と、前記差分信
号を記憶し出力する積分回路104と、積分回路104
からの信号を所定のしきい値△H、−△Hと比較し比較
結果に応じた前記制御信号Sを出力するヒステリシス・
コンパレータ回路105とを備えて成ることを特徴とし
ているので、積分回路104を追加するという簡単な構
成で、Tdや各素子の電圧降下等による影響を補償し、
指令値ηu*通りの出力を得ることができる。また、ヒス
テリシス・コンパレータ回路105を用いることによ
り、比較回路を簡単に構成することができる。
【0047】尚、本実施の形態では、出力に関連する信
号である電位ηuと指令値ηu*の電圧誤差を記憶するた
めに積分回路104を使用したが、他の記憶手段、例え
ば信号をデジタル処理する場合には、RAM(Random A
ccess Memory)等のデジタル的な記憶装置を使用し、T
dによって生じる電圧誤差を記憶させて次のサイクルで
補償するようにしても良い。
号である電位ηuと指令値ηu*の電圧誤差を記憶するた
めに積分回路104を使用したが、他の記憶手段、例え
ば信号をデジタル処理する場合には、RAM(Random A
ccess Memory)等のデジタル的な記憶装置を使用し、T
dによって生じる電圧誤差を記憶させて次のサイクルで
補償するようにしても良い。
【0048】また、電位ηuを発生させるために抵抗R
1、R2を用いて分圧するようにしたが、直列接続された
複数個のコンデンサを用いて分圧する等、種々の変更が
可能である。
1、R2を用いて分圧するようにしたが、直列接続された
複数個のコンデンサを用いて分圧する等、種々の変更が
可能である。
【0049】さらに、出力に関連する信号として電位η
uを使用したが、出力電位Vuを前記信号として直接使用
してもよい。また、スイッチング手段としてトランジス
タを用いたが、IGBTやサイリスタ等の他のスイッチ
ング素子を使用することもできる。さらにまた、本実施
の形態では三相の例を示したが、単相の場合にも適用で
きる。
uを使用したが、出力電位Vuを前記信号として直接使用
してもよい。また、スイッチング手段としてトランジス
タを用いたが、IGBTやサイリスタ等の他のスイッチ
ング素子を使用することもできる。さらにまた、本実施
の形態では三相の例を示したが、単相の場合にも適用で
きる。
【0050】次に、本発明の第2の実施の形態について
説明する。前述したPWM方式は、“瞬時値制御方式”
または“ヒステリシス・コンパレータ方式”と呼ばれる
もので、指令値Vu*の値によりトランジスタTu+、Tu-
のオン・オフ回数(スイッチング周波数)が大きく変化
する。トランジスタTu+、Tu-の使用限界は前記スイッ
チング周波数の最大値で定まるので、オン・オフ回数を
平均化し、前記スイッチング周波数の最大値を下げるこ
とが望まれる。
説明する。前述したPWM方式は、“瞬時値制御方式”
または“ヒステリシス・コンパレータ方式”と呼ばれる
もので、指令値Vu*の値によりトランジスタTu+、Tu-
のオン・オフ回数(スイッチング周波数)が大きく変化
する。トランジスタTu+、Tu-の使用限界は前記スイッ
チング周波数の最大値で定まるので、オン・オフ回数を
平均化し、前記スイッチング周波数の最大値を下げるこ
とが望まれる。
【0051】図4は前記要請に応えた本発明の第2の実
施の形態を示す回路図で、図1と同一部分には同一符号
を付している。図1との主要な相違点は、三角波のキャ
リア信号を用いたPWMパターン生成回路を付加してい
る点である。
施の形態を示す回路図で、図1と同一部分には同一符号
を付している。図1との主要な相違点は、三角波のキャ
リア信号を用いたPWMパターン生成回路を付加してい
る点である。
【0052】即ち、加減算手段を構成する加減算回路
(加合せ点)403を用いて、記憶手段を構成する積分
回路104の出力電圧eをKI(=定数)倍した信号及
び指令値Vu*を加算すると共に、三角波のキャリア信号
を減算し、これによって得られた信号を、ヒステリシス
特性を有しない比較手段としてのコンパレータ回路40
4を介して遅延回路102に出力するように構成してい
る。以下、主として前記相違点について、その動作を説
明する。
(加合せ点)403を用いて、記憶手段を構成する積分
回路104の出力電圧eをKI(=定数)倍した信号及
び指令値Vu*を加算すると共に、三角波のキャリア信号
を減算し、これによって得られた信号を、ヒステリシス
特性を有しない比較手段としてのコンパレータ回路40
4を介して遅延回路102に出力するように構成してい
る。以下、主として前記相違点について、その動作を説
明する。
【0053】指令値Vu*は、乗算回路(ブロック)40
1によってK(=R2/(R1+R2))倍され、指令値
ηu*(=KVu*)として、減算回路103の正入力部に
入力される。また、出力電位Vuは分圧回路を構成する
抵抗R1、R2によって分圧され、電位ηu(=KVu)と
して、減算回路103の負入力部に入力される。
1によってK(=R2/(R1+R2))倍され、指令値
ηu*(=KVu*)として、減算回路103の正入力部に
入力される。また、出力電位Vuは分圧回路を構成する
抵抗R1、R2によって分圧され、電位ηu(=KVu)と
して、減算回路103の負入力部に入力される。
【0054】減算回路103からは、指令値ηu*と電位
ηuの誤差に相当する差分信号が出力される。前記差分
信号が積分回路104によって時間積分され、出力電圧
eとして出力される。出力電圧eは乗算回路(ブロッ
ク)402によってKI倍された後、加減算回路403
の一方の正入力部に入力される。
ηuの誤差に相当する差分信号が出力される。前記差分
信号が積分回路104によって時間積分され、出力電圧
eとして出力される。出力電圧eは乗算回路(ブロッ
ク)402によってKI倍された後、加減算回路403
の一方の正入力部に入力される。
【0055】加減算回路403では、乗算回路402の
出力信号KIeと指令値Vu*を加算すると共にキャリア
信号が減算され、コンパレータ回路404に出力され
る。コンパレータ回路404からは、加減算回路403
からの信号の正負に応じて、Hレベル又はLレベルの制
御信号Sが出力される。
出力信号KIeと指令値Vu*を加算すると共にキャリア
信号が減算され、コンパレータ回路404に出力され
る。コンパレータ回路404からは、加減算回路403
からの信号の正負に応じて、Hレベル又はLレベルの制
御信号Sが出力される。
【0056】この動作を図6に基づいて説明すると、乗
算回路402の出力信号KIeと指令値Vu*とを加算し
た信号が三角波のキャリア信号VTよりも大きい場合は
トランジスタTu+をオンさせ又、小さい場合にはトラン
ジスタTu-をオンさせるための制御信号Sが出力され
る。
算回路402の出力信号KIeと指令値Vu*とを加算し
た信号が三角波のキャリア信号VTよりも大きい場合は
トランジスタTu+をオンさせ又、小さい場合にはトラン
ジスタTu-をオンさせるための制御信号Sが出力され
る。
【0057】前記制御信号Sは、図1の場合と同様に、
遅延回路102によって立ち上がりがTdだけ遅延さ
れ、駆動信号としてトランジスタTu+、Tu-に供給され
る。これによって、トランジスタTu+、Tu-はオン・オ
フ制御され、指令値Vu*に対応する出力Euが得られ
る。
遅延回路102によって立ち上がりがTdだけ遅延さ
れ、駆動信号としてトランジスタTu+、Tu-に供給され
る。これによって、トランジスタTu+、Tu-はオン・オ
フ制御され、指令値Vu*に対応する出力Euが得られ
る。
【0058】即ち、積分回路104の出力電圧eは負帰
還されるため、e>0(即ちEu<Vu*)の時は出力電
圧eに相当する分だけトランジスタTu+のオン時間が長
くなり、Euが大きくなるように動作する。逆に、e<
0の時は出力電圧eに相当する分だけトランジスタTu+
のオン時間が短くなり、Euが小さくなるように動作す
る。これによって、指令値Vu*に対応する出力Euが得
られ、指令値Vu*に対応するPWM波形の出力Vuが得
られることになる。
還されるため、e>0(即ちEu<Vu*)の時は出力電
圧eに相当する分だけトランジスタTu+のオン時間が長
くなり、Euが大きくなるように動作する。逆に、e<
0の時は出力電圧eに相当する分だけトランジスタTu+
のオン時間が短くなり、Euが小さくなるように動作す
る。これによって、指令値Vu*に対応する出力Euが得
られ、指令値Vu*に対応するPWM波形の出力Vuが得
られることになる。
【0059】このとき、トランジスタTu+、Tu-のスイ
ッチング周波数は、キャリア信号の周波数に等しくなる
ため、トランジスタTu+、Tu-のオン・オフ回数を平均
化しスイッチング周波数の最大値を低くすることが可能
になる。
ッチング周波数は、キャリア信号の周波数に等しくなる
ため、トランジスタTu+、Tu-のオン・オフ回数を平均
化しスイッチング周波数の最大値を低くすることが可能
になる。
【0060】尚、KIを極端に大きくすると、キャリア
信号の1周期の間にトランジスタTu+、Tu-が頻繁にス
イッチングする現象が発生してしまい、その一方で、前
記KIを極端に小さくすると応答特性が劣化するという
現象が発生するが、適時最適な値に設定することにより
KIの値の広い範囲にわたって安定な動作を行わせるこ
とが可能である。また、前記Kについても同様に、適時
適切な値に設定すればよい。
信号の1周期の間にトランジスタTu+、Tu-が頻繁にス
イッチングする現象が発生してしまい、その一方で、前
記KIを極端に小さくすると応答特性が劣化するという
現象が発生するが、適時最適な値に設定することにより
KIの値の広い範囲にわたって安定な動作を行わせるこ
とが可能である。また、前記Kについても同様に、適時
適切な値に設定すればよい。
【0061】以上述べたように第2の実施の形態によれ
ば、直流電源としてのコンデンサ101と並列に、トラ
ンジスタTu+、Tu-を直列接続し、制御信号Sの立ち上
がりをアーム短絡防止時間だけ遅延させた駆動信号によ
ってトランジスタTu+、Tu-をオン・オフ制御し、トラ
ンジスタTu+、Tu-の接続点から指令値に対応する出力
を得るようにしたインバータ装置において、前記出力に
関連する信号ηuと指令値ηu*との差に相当する差分信
号を出力する減算回路103と、前記差分信号を記憶し
出力する積分回路104と、積分回路104からの信号
KIeと指令値Vu*とを加算すると共にキャリア信号を
減算することによって得られた信号を出力する加減算回
路403と、加減算回路403の出力信号を所定のしき
い値と比較して前記制御信号Sを出力するコンパレータ
回路404とを備えて成ることを特徴としているので、
前記第1の実施の形態と同様の効果を奏するばかりでな
く、トランジスタTu+、Tu-のスイッチング周波数をキ
ャリア信号の周波数に一致させることができ、トランジ
スタTu+、Tu-のオン・オフの周波数を下げることが可
能になる。従って、トランジスタTu+、Tu-として低周
波用トランジスタが使用でき、廉価に構成することが可
能になる。
ば、直流電源としてのコンデンサ101と並列に、トラ
ンジスタTu+、Tu-を直列接続し、制御信号Sの立ち上
がりをアーム短絡防止時間だけ遅延させた駆動信号によ
ってトランジスタTu+、Tu-をオン・オフ制御し、トラ
ンジスタTu+、Tu-の接続点から指令値に対応する出力
を得るようにしたインバータ装置において、前記出力に
関連する信号ηuと指令値ηu*との差に相当する差分信
号を出力する減算回路103と、前記差分信号を記憶し
出力する積分回路104と、積分回路104からの信号
KIeと指令値Vu*とを加算すると共にキャリア信号を
減算することによって得られた信号を出力する加減算回
路403と、加減算回路403の出力信号を所定のしき
い値と比較して前記制御信号Sを出力するコンパレータ
回路404とを備えて成ることを特徴としているので、
前記第1の実施の形態と同様の効果を奏するばかりでな
く、トランジスタTu+、Tu-のスイッチング周波数をキ
ャリア信号の周波数に一致させることができ、トランジ
スタTu+、Tu-のオン・オフの周波数を下げることが可
能になる。従って、トランジスタTu+、Tu-として低周
波用トランジスタが使用でき、廉価に構成することが可
能になる。
【0062】尚、本実施の形態においても、前記第1の
実施の形態と同様に、積分回路104の代わりにRAM
を使用する等、種々の変更が可能である。
実施の形態と同様に、積分回路104の代わりにRAM
を使用する等、種々の変更が可能である。
【0063】
【発明の効果】本発明のインバータ装置によれば、積分
回路等の記憶手段を設けるという簡単な構成で、アーム
短絡防止時間や素子の電圧降下等による影響を補償し、
指令値通りの出力を得ることができるという効果を奏す
る。
回路等の記憶手段を設けるという簡単な構成で、アーム
短絡防止時間や素子の電圧降下等による影響を補償し、
指令値通りの出力を得ることができるという効果を奏す
る。
【0064】また、比較手段をヒステリシス・コンパレ
ータ回路によって構成した場合、ヒステリシスの幅を小
さくすることにより、精度の高い出力を得ることが可能
になる。
ータ回路によって構成した場合、ヒステリシスの幅を小
さくすることにより、精度の高い出力を得ることが可能
になる。
【0065】さらに、指令値及び前記記憶手段からの信
号を加算すると共に、キャリア信号を減じて比較手段に
出力する加減算手段を備えることにより、スイッチング
手段のスイッチング周波数を低い周波数に抑えることが
でき、スイッチング手段のスイッチング能力以下に抑制
することが可能になるという効果を奏する。これによ
り、スイッチング手段として低周波用のスイッチング素
子を使用して廉価に構成することも可能になる。
号を加算すると共に、キャリア信号を減じて比較手段に
出力する加減算手段を備えることにより、スイッチング
手段のスイッチング周波数を低い周波数に抑えることが
でき、スイッチング手段のスイッチング能力以下に抑制
することが可能になるという効果を奏する。これによ
り、スイッチング手段として低周波用のスイッチング素
子を使用して廉価に構成することも可能になる。
【図1】 本発明の第1の実施の形態の回路図である。
【図2】 図1の実施の形態の動作原理を説明するため
の図である。
の図である。
【図3】 図1の実施の形態の全体的動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図4】 本発明の第2の実施の形態の回路図である。
【図5】 従来のインバータ装置の回路図である。
【図6】 従来のインバータ装置の説明図である。
【図7】 従来のインバータ装置の回路図である。
【図8】 従来のインバータ装置の説明図である。
101・・・直流電源としてのコンデンサ 102・・・遅延回路 103・・・差分信号出力手段としての減算回路 104・・・記憶手段としての積分回路 105・・・比較手段としてのヒステリシス・コンパレ
ータ回路 303・・・加減算手段としての加減算回路 304・・・比較手段としてのコンパレータ回路 Tu+・・・第1スイッチング手段としてのトランジスタ Tu-・・・第2スイッチング手段としてのトランジスタ
ータ回路 303・・・加減算手段としての加減算回路 304・・・比較手段としてのコンパレータ回路 Tu+・・・第1スイッチング手段としてのトランジスタ Tu-・・・第2スイッチング手段としてのトランジスタ
フロントページの続き (72)発明者 扇子 健 静岡県浜松市新都田1丁目1番1号 株式 会社高岳製作所浜松テクノセンター内
Claims (4)
- 【請求項1】 直流電源と並列に、第1スイッチング手
段及び第2スイッチング手段を直列接続し、制御信号の
立ち上がりをアーム短絡防止時間だけ遅延させた駆動信
号によって前記第1スイッチング手段及び第2スイッチ
ング手段をオン・オフ制御し、前記第1スイッチング手
段と第2スイッチング手段の接続点から指令値に対応す
る出力を得るようにしたインバータ装置において、 前記出力に関連する信号と指令値との差分信号を出力す
る差分信号出力手段と、前記差分信号を記憶し出力する
記憶手段と、前記記憶手段からの信号を所定のしきい値
と比較し比較結果に応じた前記制御信号を出力する比較
手段とを備えて成ることを特徴とするインバータ装置。 - 【請求項2】 前記比較手段は、ヒステリシス・コンパ
レータ回路であることを特徴とする請求項1記載のイン
バータ装置。 - 【請求項3】 直流電源と並列に、第1スイッチング手
段及び第2スイッチング手段を直列接続し、制御信号の
立ち上がりをアーム短絡防止時間だけ遅延させた駆動信
号によって前記第1スイッチング手段及び第2スイッチ
ング手段をオン・オフ制御し、前記第1スイッチング手
段と第2スイッチング手段の接続点から指令値に対応す
る出力を得るようにしたインバータ装置において、 前記出力に関連する信号と指令値との差分信号を出力す
る差分信号出力手段と、前記差分信号を記憶し出力する
記憶手段と、前記記憶手段からの信号と指令値とを加算
すると共にキャリア信号を減算することによって得られ
た信号を出力する加減算手段と、前記加減算手段の出力
信号を所定のしきい値と比較し比較結果に応じた前記制
御信号を出力する比較手段とを備えて成ることを特徴と
するインバータ装置。 - 【請求項4】 前記記憶手段は積分回路であることを特
徴とする請求項1、2又は3記載のインバータ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09066298A JP3429670B2 (ja) | 1998-03-20 | 1998-03-20 | インバータ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09066298A JP3429670B2 (ja) | 1998-03-20 | 1998-03-20 | インバータ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11275868A true JPH11275868A (ja) | 1999-10-08 |
JP3429670B2 JP3429670B2 (ja) | 2003-07-22 |
Family
ID=14004757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09066298A Expired - Fee Related JP3429670B2 (ja) | 1998-03-20 | 1998-03-20 | インバータ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3429670B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016052198A (ja) * | 2014-09-01 | 2016-04-11 | 三菱電機株式会社 | 電力変換装置および電力変換装置の出力電圧検出方法 |
-
1998
- 1998-03-20 JP JP09066298A patent/JP3429670B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3429670B2 (ja) | 2003-07-22 |
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