JP3429670B2 - インバータ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期電動機、誘導
電動機等の各種電気機器で使用され、直流信号を交流信
号に変換するインバータ装置に関する。

【０００２】

【従来の技術】従来から、同期電動機をはじめとする各
種電気機器において、直流電源等の直流信号を交流電源
等の交流信号に変換するためにインバータ装置が広く利
用されている。これらのインバータ装置には、同期電動
機や誘導電動機駆動用のインバータ装置あるいは障害電
流除去用のアクティブフィルタに用いる変換器等に代表
されるように、指令値通りの電圧を出力できるような性
能が要求される。前記インバータ装置としては、電力用
半導体素子を用いた電圧形ＰＷＭ（Pulse WidthModulat
ion）インバータ装置が多く用いられている。

【０００３】図５は、従来から各種電動機の駆動に用い
られている三相ＰＷＭインバータ装置の主回路を示す回
路図である。

【０００４】図５において、電位の基準点を直流電源５
０１の負端子Ｏとし、各相の出力端子の出力電位をＶu
〜Ｖwとする。スイッチング素子であるトランジスタＴu
⁺、Ｔu^-、Ｔv⁺、Ｔv^-、Ｔw⁺、Ｔw^-は、各相毎に＋側ま
たは−側のいずれかのトランジスタがオンするように駆
動信号によって制御される。これにより、出力電位Ｖi
（i＝u，v，w）の瞬時的な電位はＶd又は０になり、前
記駆動信号に応じたオン・オフのパターン（ＰＷＭ信
号）が作成される。

【０００５】出力電位Ｖiを所望の指令値Ｖi^*に制御す
る場合、インバータ装置は前述したようにスイッチング
素子で構成されているため瞬時値でみると、出力電位Ｖ
iはＶd又は０の２値しかとることができない。従って、
その１周期の平均値Ｅiが指令値Ｖi^*に等しくなるよう
に、各トランジスタＴu⁺、Ｔu^-、Ｔv⁺、Ｔv^-、Ｔw⁺、Ｔ
w^-をオン又はオフに制御するようにしている。

【０００６】例えば、出力電位Ｖuを所望の指令値Ｖu^*
に制御する場合、トランジスタＴu⁺、Ｔu^-のオン・オフ
のパターンを、電子回路又はμＰ（マイクロ・プロセッ
サ）を使用して得るには、図６に示すように、指令値Ｖ
u^*と電圧振幅がＶd／２の三角波のキャリア信号ＶTの大
小を比較し、Ｖu^*≧ＶTの期間ではトランジスタＴu⁺を
オンに制御することにより又、Ｖu^*＜ＶTの期間ではト
ランジスタＴu^-をオンに制御することにより、Ｅu＝Ｖu
^*（Ｅu：キャリア信号ＶTの１周期におけるＶuの平均
値）を満足する制御が達成でき、所望の指令値Ｖu^*に等
しい出力を得ることが可能になる。

【０００７】

【発明が解決しようとする課題】ところで、前述したイ
ンバータ装置においては、トランジスタＴu⁺、Ｔu^-、Ｔ
v⁺、Ｔv^-、Ｔw⁺、Ｔw^-が短絡によって破壊するのを防止
するために、アーム短絡防止時間（以下、Ｔdと略記す
る。）を設けて、トランジスタＴu⁺、Ｔu^-、Ｔv⁺、Ｔ
v^-、Ｔw⁺、Ｔw^-のオン・オフ制御を行っている。

【０００８】一般にＴdは、ＢＴ（Bipolar Transisto
r）では１０〜２０［μｓ］、ＩＧＢＴ（Insulated Gat
e Bipolar Transistor）では４〜６［μｓ］程度と微少
であるが、キャリア周波数が高くなるとその影響が無視
できなくなってしまう。図７は前述したインバータ装置
の１相分の回路図、図８はその説明図であり、両図を用
いて前記Ｔdの影響を説明する。

【０００９】いま、制御信号が、図８の制御信号Ｓのよ
うに与えられたとする。尚、制御信号Ｓ＝１はトランジ
スタＴ⁺がオンすべきことを示し又、制御信号Ｓ＝０は
トランジスタＴ^-がオンすべきことを示している。

【００１０】各トランジスタＴ⁺、Ｔ^-が理想的なスイッ
チング動作を行うのであれば, 制御信号Ｓをそのまま各
トランジスタＴ⁺、Ｔ^-に供給することにより、所望の出
力を得ることが可能である。しかしながら、実際には、
オンしているトランジスタはベース電流を０にしても瞬
時にはオフ状態には移行せず、キャリア蓄積により若干
の動作遅れが生じる。もし、この期間中に他方のトラン
ジスタがオンすると、上下アームを通して電源短絡が生
じ、トランジスタを破壊してしまう危険がある。

【００１１】これを回避するため、一般には図８に示す
ように、トランジスタＴ⁺、Ｔ^-をオン・オフ制御するた
めの駆動信号の立ち上がりを制御信号ＳよりもＴdだけ
遅らせる方法をとっている。即ち、制御信号Ｓの立ち上
がりをＴdだけ遅延させた駆動信号（斜線に相当する部
分）で、各トランジスタＴ⁺、Ｔ^-をオン・オフ制御して
いる。

【００１２】また、図８には、Ｔdの有無により出力端
子の電位Ｖがどのようになるかを併記しており、指令値
Ｖ^*は、トランジスタが制御信号Ｓ通りにオン・オフ動
作するときの波形で、ＶはＴdの影響を受けて実際に得
られる出力である。図８から明らかなように、Ｔdによ
り図の斜線部に相当する電圧誤差（Ｖ^*−Ｖ）が生じ
る。

【００１３】尚、前記電圧誤差は負荷電流ｉの極性によ
り正負が逆になる。この理由としては、負荷が誘導性負
荷であるため、負荷電流ｉが連続的に変化するからであ
る。即ち、負荷電流ｉ＞０のときトランジスタＴ⁺がオ
フすると、帰還ダイオードＤ^-がオンし、引き続き負荷
に電流（ｉ＞０）を供給する。帰還ダイオードＤ^-がオ
ンした時点で電位Ｖは０になる。一方、負荷電流ｉ＜０
のときは、負荷電流ｉはトランジスタＴ^-を通らずに帰
還ダイオードＤ⁺を通って流れる。したがって、トラン
ジスタＴ^-がオンの期間だけ電位Ｖ＝０となるからであ
る。

【００１４】Ｔdは前述した電圧誤差の要因になるばか
りでなく、出力電圧の波形歪みや制御の時間遅れをもた
らす等、インバータ装置の性能低下の主要因であり、こ
れまで“Ｔd補正法”等の名称でＴdによるインバータ装
置の性能劣化を防止する方策が数多く提案されている。
しかしながら、構成が極めて複雑になり又高価になる等
の問題があった。また、インバータ装置が指令値通りの
信号を出力するためには、Ｔd以外にも、素子の電圧降
下や動作時間遅れが問題になるが、その補償法について
はほとんど研究がなされていない。

【００１５】一方、トランジスタＴu⁺、Ｔu^-のスイッチ
ング周波数には、その素子の特性によって定まる上限が
あるため、トランジスタＴu⁺、Ｔu^-のオン・オフ回数を
平均化し、スイッチング周波数の最大値を下げることが
望まれる。

【００１６】本発明は、簡単な構成で、Ｔdや素子の電
圧降下等を補償し、指令値通りの出力を得ることが可能
なインバータ装置を提供することを課題としている。ま
た、本発明はスイッチング周波数を低く抑えることが可
能なインバータ装置を提供することを課題としている。

【００１７】

【課題を解決するための手段】本発明のインバータ装置
は、直流電源と並列に、第１スイッチング手段及び第２
スイッチング手段を直列接続し、制御信号の立ち上がり
をアーム短絡防止時間だけ遅延させた駆動信号によって
前記第１スイッチング手段及び第２スイッチング手段を
オン・オフ制御し、前記第１スイッチング手段と第２ス
イッチング手段の接続点から指令値に対応する出力を得
るようにしたインバータ装置において、前記出力に関連
する信号と指令値との差分信号を出力する差分信号出力
手段と、前記差分信号を記憶し出力する記憶手段と、前
記記憶手段からの信号を所定のしきい値と比較して比較
結果に応じた前記制御信号を出力する比較手段とを備え
て成ることを特徴としている。

【００１８】差分信号出力手段は、出力に関連する信号
と指令値との差に相当する差分信号を出力する。記憶手
段は前記差分信号を記憶し出力する。比較手段は、前記
記憶手段からの信号を所定のしきい値と比較し比較結果
に応じた制御信号を出力する。前記制御信号は、その立
ち上がりがアーム短絡防止時間だけ遅延され駆動信号と
して、第１スイッチング手段、第２スイッチング手段に
供給される。これによって、前記第１スイッチング手段
及び第２スイッチング手段はオン又はオフに制御され、
指令値に対応する出力が得られる。

【００１９】前記比較手段は、ヒステリシス・コンパレ
ータ回路によって構成することができる。

【００２０】また、出力に関連する信号と指令値との差
分信号を出力する差分信号出力手段と、前記差分信号を
記憶し出力する記憶手段と、前記記憶手段からの信号と
指令値とを加算すると共にキャリア信号を減算すること
によって得られた信号を出力する加減算手段と、前記加
減算手段の出力信号を所定のしきい値と比較し比較結果
に応じた前記制御信号を出力する比較手段とを備えるこ
とにより、前記各スイッチング手段のスイッチング周波
数を低く抑えることができる。尚、前記記憶手段は積分
回路で構成することができる。

【００２１】

【発明の実施の形態】図１は、本発明の第１の実施の形
態を示す回路図で、インバータ装置の三相のうちの一相
分（ｕ相）の回路図を示している。

【００２２】図１において、図示しない整流回路の出力
によって充電され、直流電源を構成するコンデンサ１０
１には、これと並列に、トランジスタＴu⁺及びトランジ
スタＴu^-が直列接続されている。トランジスタＴu⁺は第
１スイッチング手段を構成し又、トランジスタＴu^-は第
２スイッチング手段を構成している。

【００２３】トランジスタＴu⁺のコレクタ−エミッタ間
には帰還ダイオードＤu⁺が接続され又、トランジスタＴ
u^-のコレクタ−エミッタ間には帰還ダイオードＤu^-が接
続されている。トランジスタＴu⁺のエミッタとトランジ
スタＴu^-のコレクタとの接続点は負荷に接続されると共
に、分圧回路を構成する抵抗Ｒ1と抵抗Ｒ2の直列回路に
接続されている。

【００２４】一方、差分信号出力手段を構成する減算回
路（加合せ点）１０３の正入力部には、指令値ηu^*を指
示するために指令値信号が入力されている。また、減算
回路１０３の負入力部には抵抗Ｒ1と抵抗Ｒ2の接続点が
接続され、これによって減算回路１０３の負入力部に
は、出力電位Ｖuを抵抗Ｒ1及びＲ2で分圧した電位ηuが
入力されている。

【００２５】減算回路１０３の出力部は、記憶手段とし
ての積分回路１０４の入力部に接続されている。積分回
路１０４の出力部はヒステリシス・コンパレータ手段と
してのヒステリシス・コンパレータ回路１０５の入力部
に接続されている。ヒステリシス・コンパレータ回路１
０５は、積分回路１０４の出力電圧ｅを所定のしきい値
電圧と比較し、比較結果に応じてＨレベル又はＬレベル
の制御信号を出力する。

【００２６】ヒステリシス・コンパレータ回路１０５の
出力部には、前記制御信号の立ち上がりをＴdだけ遅延
させるために遅延手段としての周知の遅延回路１０２が
接続されている。遅延回路１０２からは、前記制御信号
の立ち上がりをＴdだけ遅延させた信号である駆動信号
がトランジスタＴu⁺、Ｔu^-の各ベースに供給されるよう
に構成されている。

【００２７】一方、図２は、図１に示したインバータ装
置の動作原理を説明するための図で、積分回路１０４の
出力電圧ｅの時間的変化が、遅延回路１０２の有無によ
って相違する様子を対比して示している。遅延回路１０
２を設けない場合、即ち、制御信号と駆動信号の変化の
タイミングが一致するＴd＝０の場合を実線で示し、遅
延回路１０２を設けた場合、即ち、駆動信号の立ち上が
りが制御信号よりもＴdだけ遅れる場合を破線で示して
いる。

【００２８】以下、図１及び図２を用いて、第１の実施
の形態の動作を説明する。出力電位Ｖuは抵抗Ｒ1、Ｒ2
によって分圧され、出力に関連する信号として、電位η
u（＝ＫＶu、但し、Ｋ＝Ｒ2／（Ｒ1＋Ｒ2））が減算回
路１０３の負入力部に入力される。減算回路１０３から
は、電位ηuと指令値ηu^*（＝ＫＶu^*）の差に相当する
差分信号が積分回路１０４に供給される。前記差分信号
は積分回路１０４によって時間積分され、次式（１）で
表される出力電圧ｅがヒステリシス・コンパレータ回路
１０５に出力される。

【００２９】

【数１】

【００３０】前記出力電圧ｅは、ヒステリシス・コンパ
レータ回路１０５によって所定のしきい値と比較され、
後述するように、比較結果に応じてＨレベル又はＬレベ
ルの制御信号Ｓが出力される。前記制御信号Ｓは、該制
御信号ＳがＨレベルのときトランジスタＴu⁺をオンに制
御し、ＬレベルのときはトランジスタＴu^-をオンに制御
するための信号である。

【００３１】遅延回路１０２を設けないＴd＝０のとき
は、前記制御信号Ｓと同一波形の駆動信号がトランジス
タＴu⁺、Ｔu^-に供給される。従って、ヒステリシス・コ
ンパレータ回路１０５の出力が変化すると直ちに出力電
位Ｖuが変化し、これに応答して積分回路１０４の出力
電圧ｅが変化するため、出力電圧ｅは図２の実線で示す
ようにヒステリシス・コンパレータ回路１０５の第１の
しきい値ΔＨと第２のしきい値−△Ｈの間で変化する。
よって、出力電圧ｅの１周期の時間をＴとすれば、次式
（２）が成立する。

【００３２】

【数２】

【００３３】指令値Ｖu^*の周期は出力電圧ｅの周期に比
し十分大きいので、次式（３）の制御が実用上十分な精
度で実現できる。

【００３４】

【数３】

【００３５】一方、図１で示すように遅延回路１０２を
設けた場合、前記制御信号の立ち上がりがＴdだけ遅延
された後、駆動信号としてトタンジスタＴu⁺、Ｔu^-に供
給されるため、トランジスタＴu⁺、Ｔu^-は、前記制御信
号よりもＴd遅れてオンすることになる。

【００３６】この場合、負荷電流ｉuが正の時にはトラ
ンジスタＴu⁺がＴdだけ遅延してオンするので、図２の
破線で示すように、この遅延分だけ出力電圧ｅはしきい
値ΔＨを越えて動作する。但し、負荷電流ｉuが正の場
合、トランジスタＴu^-のオンがＴdだけ遅れても、帰還
ダイオードＤu^-が先にオンするので、出力電圧ｅは−Δ
Ｈ以下に低下することはない。尚、負荷電流ｉuが負の
場合は、図２を時間軸ｔを中心として上下反転させた図
となる。

【００３７】ところで、トランジスタＴu⁺、Ｔu^-、帰還
ダイオードＤu⁺、Ｄu^-の電圧降下を無視すれば、出力端
子の瞬時的な電位はトランジスタＴu⁺がオンの期間では
Ｖdで一定、トランジスタＴu^-またはダイオードＤu^-が
オンの期間では０で一定である。したがって、出力電位
Ｖuの周期Ｔ、Ｔ’の平均値Ｅuは、 Ｔd＝０の時：Ｅu＝（τ₊／Ｔ）・Ｖd、 Ｔdを設けた時：Ｅu＝（τ₊’／Ｔ’）・Ｖd となる。

【００３８】周期ＴやＴ’は指令値Ｖu^*の周期に比べ極
めて小さく、この間の出力電圧ｅの変化は直線とみなせ
るので、τ₊／Ｔ＝τ₊’／Ｔ’が実用上十分な精度で成
り立ち得る。即ち、Ｔdによる時間遅れがあっても、積
分回路１０４がこの間における電位ηuと指令値ηu^*の
電圧誤差を記憶しており、次のサイクルでこれを補償す
るようにトランジスタＴu⁺、Ｔu^-のオン時間又はオフ時
間を自動調整することになり、指令値Ｖu^*に対応する出
力Ｅuが得られる。従って、指令値Ｖu^*に対応するＰＷ
Ｍ波形の出力Ｖuを得ることができる。

【００３９】尚、前記の説明では、トランジスタＴu⁺、
Ｔu^-、帰還ダイオードＤu⁺、Ｄu^-の電圧降下や動作の時
間遅れを無視して説明したが、電位ηuにはこれらが加
味されるので、指令値Ｖu^*通りの出力を得ることができ
る。

【００４０】次に、図１に示したインバータ装置の全体
的な動作を、図３のタイミング図を用いて説明する。図
３には、指令値ηu^*、電位ηu、積分回路１０４の出力
電圧ｅ、制御信号Ｓ及びトランジスタＴu⁺、Ｔu^-のオン
・オフのタイミングを示している。尚、指令値Ｖu^*及び
出力Ｖuは、指令値ηu^*、電位ηuを１／Ｋ倍した信号で
あり、各々、これらと同一のタイミングで変化する波形
となる。また、図３は、負荷電流ｉuが正の場合を示し
ている。

【００４１】時刻Ｔ₁において、出力電圧ｅがしきい値
−△Ｈに等しくなると、ヒステリシス・コンパレータ回
路１０５がこれを検出して、Ｌレベルの制御信号Ｓを出
力する。これにより、トランジスタＴu⁺はオフ、電位η
uは０となり又、出力電圧ｅは上昇を開始する。Ｔd経過
後にトランジスタＴu^-はオンとなる。出力電圧ｅがしき
い値△Ｈに達すると、ヒステリシス・コンパレータ回路
１０５がこれを検出して、Ｈレベルの制御信号Ｓを出力
する。これにより、トランジスタＴu^-はオフとなる。ま
た、出力電圧ｅはこの後も引き続き上昇を続ける。

【００４２】Ｔd経過後にトランジスタＴu⁺がオンにな
ると、電位ηuがＫＶdとなり又、出力電圧ｅは下降を開
始する。出力電圧ｅがしきい値−△Ｈに達すると、ヒス
テリシス・コンパレータ回路１０５がこれを検出して、
Ｌレベルの制御信号Ｓを出力する。これにより、トラン
ジスタＴu⁺はオフ、電位ηuは０となり又、出力電圧ｅ
は上昇を開始する。以後、この動作を繰り返す。

【００４３】このとき、出力電圧ｅは式（１）で示した
ように、（ηu^*−ηu）を時間積分したものであるか
ら、その勾配（ｄｅ／ｄｔ）は（ηu^*−ηu）に比例し
て変化し、指令値ηu^*と電位ηuの瞬時値の電位差が大
きいほど急になる。従って、前記電位差が大きいほど、
制御信号Ｓのパルス幅は狭くなり又、トランジスタＴu⁺
がオンする時間も短くなる。これに伴い、電位ηuのパ
ルス幅も狭くなり、指令値ηu^*に対応した狭いパルス幅
の電位ηuが得られる。

【００４４】逆に、前記電位差が小さいほど電位ηuの
パルス幅は広くなり、指令値ηu^*に対応した広いパルス
幅の電位ηuが得られる。

【００４５】上記動作を繰り返すことによって得られる
周期Ｔの平均値Ｅuは、式（３）で示すように、指令値
Ｖu^*（＝ηu^*／Ｋ）に等しくなり、その結果、指令値Ｖ
u^*に等しいＰＷＭ波形の出力Ｖu（＝ηu／Ｋ）が得られ
る。

【００４６】以上述べたように、第１の実施の形態のイ
ンバータ装置は、直流電源としてのコンデンサ１０１と
並列に、トランジスタＴu⁺、Ｔu^-を直列接続し、制御信
号の立ち上がりを遅延回路１０２によってＴdだけ遅延
させた駆動信号によってトランジスタＴu⁺、Ｔu^-をオン
・オフ制御し、トランジスタＴu⁺、Ｔu^-の接続点から指
令値ηu^*に対応する出力を得るようにしたインバータ装
置において、前記出力に関連する信号ηuと指令値ηu^*
との差分信号を出力する減算回路１０３と、前記差分信
号を記憶し出力する積分回路１０４と、積分回路１０４
からの信号を所定のしきい値△Ｈ、−△Ｈと比較し比較
結果に応じた前記制御信号Ｓを出力するヒステリシス・
コンパレータ回路１０５とを備えて成ることを特徴とし
ているので、積分回路１０４を追加するという簡単な構
成で、Ｔdや各素子の電圧降下等による影響を補償し、
指令値ηu^*通りの出力を得ることができる。また、ヒス
テリシス・コンパレータ回路１０５を用いることによ
り、比較回路を簡単に構成することができる。

【００４７】尚、本実施の形態では、出力に関連する信
号である電位ηuと指令値ηu^*の電圧誤差を記憶するた
めに積分回路１０４を使用したが、他の記憶手段、例え
ば信号をデジタル処理する場合には、ＲＡＭ（Random A
ccess Memory）等のデジタル的な記憶装置を使用し、Ｔ
dによって生じる電圧誤差を記憶させて次のサイクルで
補償するようにしても良い。

【００４８】また、電位ηuを発生させるために抵抗Ｒ
1、Ｒ2を用いて分圧するようにしたが、直列接続された
複数個のコンデンサを用いて分圧する等、種々の変更が
可能である。

【００４９】さらに、出力に関連する信号として電位η
uを使用したが、出力電位Ｖuを前記信号として直接使用
してもよい。また、スイッチング手段としてトランジス
タを用いたが、ＩＧＢＴやサイリスタ等の他のスイッチ
ング素子を使用することもできる。さらにまた、本実施
の形態では三相の例を示したが、単相の場合にも適用で
きる。

【００５０】次に、本発明の第２の実施の形態について
説明する。前述したＰＷＭ方式は、“瞬時値制御方式”
または“ヒステリシス・コンパレータ方式”と呼ばれる
もので、指令値Ｖu^*の値によりトランジスタＴu⁺、Ｔu^-
のオン・オフ回数（スイッチング周波数）が大きく変化
する。トランジスタＴu⁺、Ｔu^-の使用限界は前記スイッ
チング周波数の最大値で定まるので、オン・オフ回数を
平均化し、前記スイッチング周波数の最大値を下げるこ
とが望まれる。

【００５１】図４は前記要請に応えた本発明の第２の実
施の形態を示す回路図で、図１と同一部分には同一符号
を付している。図１との主要な相違点は、三角波のキャ
リア信号を用いたＰＷＭパターン生成回路を付加してい
る点である。

【００５２】即ち、加減算手段を構成する加減算回路
（加合せ点）４０３を用いて、記憶手段を構成する積分
回路１０４の出力電圧ｅをＫ_I（＝定数）倍した信号及
び指令値Ｖu^*を加算すると共に、三角波のキャリア信号
を減算し、これによって得られた信号を、ヒステリシス
特性を有しない比較手段としてのコンパレータ回路４０
４を介して遅延回路１０２に出力するように構成してい
る。以下、主として前記相違点について、その動作を説
明する。

【００５３】指令値Ｖu^*は、乗算回路（ブロック）４０
１によってＫ（＝Ｒ2／（Ｒ1＋Ｒ2））倍され、指令値
ηu^*（＝ＫＶu^*）として、減算回路１０３の正入力部に
入力される。また、出力電位Ｖuは分圧回路を構成する
抵抗Ｒ1、Ｒ2によって分圧され、電位ηu（＝ＫＶu）と
して、減算回路１０３の負入力部に入力される。

【００５４】減算回路１０３からは、指令値ηu^*と電位
ηuの誤差に相当する差分信号が出力される。前記差分
信号が積分回路１０４によって時間積分され、出力電圧
ｅとして出力される。出力電圧ｅは乗算回路（ブロッ
ク）４０２によってＫ_I倍された後、加減算回路４０３
の一方の正入力部に入力される。

【００５５】加減算回路４０３では、乗算回路４０２の
出力信号Ｋ_Iｅと指令値Ｖu^*を加算すると共にキャリア
信号が減算され、コンパレータ回路４０４に出力され
る。コンパレータ回路４０４からは、加減算回路４０３
からの信号の正負に応じて、Ｈレベル又はＬレベルの制
御信号Ｓが出力される。

【００５６】この動作を図６に基づいて説明すると、乗
算回路４０２の出力信号Ｋ_Iｅと指令値Ｖu^*とを加算し
た信号が三角波のキャリア信号ＶTよりも大きい場合は
トランジスタＴu⁺をオンさせ又、小さい場合にはトラン
ジスタＴu^-をオンさせるための制御信号Ｓが出力され
る。

【００５７】前記制御信号Ｓは、図１の場合と同様に、
遅延回路１０２によって立ち上がりがＴdだけ遅延さ
れ、駆動信号としてトランジスタＴu⁺、Ｔu^-に供給され
る。これによって、トランジスタＴu⁺、Ｔu^-はオン・オ
フ制御され、指令値Ｖu^*に対応する出力Ｅuが得られ
る。

【００５８】即ち、積分回路１０４の出力電圧ｅは負帰
還されるため、ｅ＞０（即ちＥu＜Ｖu^*）の時は出力電
圧ｅに相当する分だけトランジスタＴu⁺のオン時間が長
くなり、Ｅuが大きくなるように動作する。逆に、ｅ＜
０の時は出力電圧ｅに相当する分だけトランジスタＴu⁺
のオン時間が短くなり、Ｅuが小さくなるように動作す
る。これによって、指令値Ｖu^*に対応する出力Ｅuが得
られ、指令値Ｖu^*に対応するＰＷＭ波形の出力Ｖuが得
られることになる。

【００５９】このとき、トランジスタＴu⁺、Ｔu^-のスイ
ッチング周波数は、キャリア信号の周波数に等しくなる
ため、トランジスタＴu⁺、Ｔu^-のオン・オフ回数を平均
化しスイッチング周波数の最大値を低くすることが可能
になる。

【００６０】尚、Ｋ_Iを極端に大きくすると、キャリア
信号の１周期の間にトランジスタＴu⁺、Ｔu^-が頻繁にス
イッチングする現象が発生してしまい、その一方で、前
記Ｋ_Iを極端に小さくすると応答特性が劣化するという
現象が発生するが、適時最適な値に設定することにより
Ｋ_Iの値の広い範囲にわたって安定な動作を行わせるこ
とが可能である。また、前記Ｋについても同様に、適時
適切な値に設定すればよい。

【００６１】以上述べたように第２の実施の形態によれ
ば、直流電源としてのコンデンサ１０１と並列に、トラ
ンジスタＴu⁺、Ｔu^-を直列接続し、制御信号Ｓの立ち上
がりをアーム短絡防止時間だけ遅延させた駆動信号によ
ってトランジスタＴu⁺、Ｔu^-をオン・オフ制御し、トラ
ンジスタＴu⁺、Ｔu^-の接続点から指令値に対応する出力
を得るようにしたインバータ装置において、前記出力に
関連する信号ηuと指令値ηu^*との差に相当する差分信
号を出力する減算回路１０３と、前記差分信号を記憶し
出力する積分回路１０４と、積分回路１０４からの信号
Ｋ_Iｅと指令値Ｖu^*とを加算すると共にキャリア信号を
減算することによって得られた信号を出力する加減算回
路４０３と、加減算回路４０３の出力信号を所定のしき
い値と比較して前記制御信号Ｓを出力するコンパレータ
回路４０４とを備えて成ることを特徴としているので、
前記第１の実施の形態と同様の効果を奏するばかりでな
く、トランジスタＴu⁺、Ｔu^-のスイッチング周波数をキ
ャリア信号の周波数に一致させることができ、トランジ
スタＴu⁺、Ｔu^-のオン・オフの周波数を下げることが可
能になる。従って、トランジスタＴu⁺、Ｔu^-として低周
波用トランジスタが使用でき、廉価に構成することが可
能になる。

【００６２】尚、本実施の形態においても、前記第１の
実施の形態と同様に、積分回路１０４の代わりにＲＡＭ
を使用する等、種々の変更が可能である。

【００６３】

【発明の効果】本発明のインバータ装置によれば、積分
回路等の記憶手段を設けるという簡単な構成で、アーム
短絡防止時間や素子の電圧降下等による影響を補償し、
指令値通りの出力を得ることができるという効果を奏す
る。

【００６４】また、比較手段をヒステリシス・コンパレ
ータ回路によって構成した場合、ヒステリシスの幅を小
さくすることにより、精度の高い出力を得ることが可能
になる。

【００６５】さらに、指令値及び前記記憶手段からの信
号を加算すると共に、キャリア信号を減じて比較手段に
出力する加減算手段を備えることにより、スイッチング
手段のスイッチング周波数を低い周波数に抑えることが
でき、スイッチング手段のスイッチング能力以下に抑制
することが可能になるという効果を奏する。これによ
り、スイッチング手段として低周波用のスイッチング素
子を使用して廉価に構成することも可能になる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態の回路図である。

【図２】 図１の実施の形態の動作原理を説明するため
の図である。

【図３】 図１の実施の形態の全体的動作を説明するた
めのタイミング図である。

【図４】 本発明の第２の実施の形態の回路図である。

【図５】 従来のインバータ装置の回路図である。

【図６】 従来のインバータ装置の説明図である。

【図７】 従来のインバータ装置の回路図である。

【図８】 従来のインバータ装置の説明図である。

【符号の説明】

１０１・・・直流電源としてのコンデンサ １０２・・・遅延回路 １０３・・・差分信号出力手段としての減算回路 １０４・・・記憶手段としての積分回路 １０５・・・比較手段としてのヒステリシス・コンパレ
ータ回路 ３０３・・・加減算手段としての加減算回路 ３０４・・・比較手段としてのコンパレータ回路 Ｔu⁺・・・第１スイッチング手段としてのトランジスタ Ｔu^-・・・第２スイッチング手段としてのトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 扇子 健 静岡県浜松市新都田１丁目１番１号 株 式会社高岳製作所 浜松テクノセンター 内 (56)参考文献 特開 平８−293766（ＪＰ，Ａ) 特開 平９−56151（ＪＰ，Ａ) 特開 平６−133559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/48

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 直流電源と並列に、第１スイッチング手
   段及び第２スイッチング手段を直列接続し、制御信号の
   立ち上がりをアーム短絡防止時間だけ遅延させた駆動信
   号によって前記第１スイッチング手段及び第２スイッチ
   ング手段をオン・オフ制御し、前記第１スイッチング手
   段と第２スイッチング手段の接続点から指令値に対応す
   る出力を得るようにしたインバータ装置において、 前記出力に関連する信号と指令値との差分信号を出力す
   る差分信号出力手段と、前記差分信号を時間積分し出力
   する積分回路と、前記積分回路からの信号と指令値とを
   加算すると共にキャリア信号を減算することによって得
   られた信号を出力する加減算手段と、前記加減算手段の
   出力信号を所定のしきい値と比較し比較結果に応じた前
   記制御信号を出力する比較手段とを備えて成ることを特
   徴とするインバータ装置。
2. 【請求項２】 直流電源と並列に、第１スイッチング手
   段及び第２スイッチング手段を直列接続し、制御信号の
   立ち上がりをアーム短絡防止時間だけ遅延させた駆動信
   号によって前記第１スイッチング手段及び第２スイッチ
   ング手段をオン・オフ制御し、前記第１スイッチング手
   段と第２スイッチング手段の接続点から指令値に対応す
   る出力を得るようにしたインバータ装置において、 前記出力に関連する信号と指令値との差に相当する差分
   信号を出力する減算回路と、前記差分信号を時間積分し
   出力する積分回路と、前記積分回路からの信号と前記指
   令値とを加算すると共に三角波のキャリア信号を減算す
   ることによって得られた信号を出力する加減算回路と、
   前記加減算回路の出力信号を所定のしきい値と比較して
   前記制御信号を出力するコンパレータ回路とを備えて成
   ることを特徴とするインバータ装置。