JP4478573B2

JP4478573B2 - サージを抑止した矩形波インバータ

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Publication number: JP4478573B2
Application number: JP2004539518A
Authority: JP
Inventors: 勝也藤澤
Original assignee: Sawafuji Electric Co Ltd
Current assignee: Sawafuji Electric Co Ltd
Priority date: 2002-09-25
Filing date: 2003-09-25
Publication date: 2010-06-09
Anticipated expiration: 2023-09-25
Also published as: JPWO2004030195A1; WO2004030195A1; AU2003266603A1

Description

本発明は、矩形波を出力する矩形波インバータに関し、当該インバータにおけるサージの発生を抑止せしめたサージを抑止した矩形波インバータに関する。

従来から、エンジン駆動の発電装置においては、エンジン駆動の発電機の出力が負荷条件などによって変動する点を解決するために、発電機の出力を一旦直流に変換し、その上で、周波数を一定に制御できるインバータを介して交流出力を得るようにされる。
そして、この際に、矩形波を出力する矩形波インバータを用いるようにされる。しかし、出力波形のひずみ率が比較的大であることを考慮して、従来の技術（例えば、特許文献１参照。）に開示される如く、ブリッジ形に配置されている４つのスイッチ（以下、トランジスタと記述することもある）に印加する矩形波ゲート信号を考慮して、インバータの出力波形において、例えば正の期間から負の期間に移行する時点と逆に負の期間から正の期間に移行する時点に、零電圧期間を介在させることが行われている。
すなわち、４つのトランジスタが同時機にすべてオフとされる期間が存在するようにされている。
〔特許文献１〕特開昭６２−２７２８７３号公報
上記において、零電圧期間を介在させることは好ましい点もあるが、当該零電圧期間が存在することから、その間の分だけ上記の全トランジスタがオフとなる。このため、当該零電圧期間において、負荷側にもうけられているチョークコイルの存在などのために、非所望にサージが発生することが生じかねない。

本発明は、上記の点を解決して、サージの発生を抑止できるようにしかつ入力側直流電圧が同じ条件の下で出力側の実効電力を大にしたインバータを提供することを目的としている。
本発明は、矩形波インバータにおける第１の周期に対応して動作する２つのスイッチの一方がオンに立上がるタイミングと他方がオンに立上がるタイミングとに差をもたせると共に、前記矩形波インバータにおける第２の周期に対応して動作する２つのスイッチの一方がオンに立上がるタイミングと他方がオンに立上がるタイミングとに差をもたせるようにして、サージの発生を抑止することを目的としている。

第１図は、本発明の原理構成図を示す。
第２図は、本発明の実施例に対応する要部構成を示す。
第３図は、第２図に示す構成についての動作を説明するタイムチャートを示している。
第４図は、本発明の場合にサージが抑止される状況を説明する図である。
第５図は、３相整流回路におけるサイリスタを制御する構成を示している。
第６図は、第５図に示す構成の下でのサイリスタのオン・オフ状態を示す説明図である。
第７図は、第５図に示す構成の下でのサイリスタのオン・オフ状態を示す説明図である。
第８図は、磁石界磁交流発電機の出力周波数が１００Ｈｚ程度に低下されている場合における第６図に対応する図である。
第９図は、磁石界磁交流発電機の出力周波数が１００Ｈｚ程度に低下されている場合における第７図に対応する図である。
第１０図は、系の安定性の劣化を防止する構成を示す。

第１図は本発明の原理構成図を示す。図中の符号１は磁石界磁交流発電機、２は３相整流回路、３ないし５は夫々整流器、６ないし８は夫々サイリスタ、９はサイリスタ用ゲート信号発生回路、１０は平滑コンデンサ、１１はブリッジ型インバータ、１２は第１のスイッチ（トランジスタ）、１３は第２のスイッチ（トランジスタ）、１４は第３のスイッチ（トランジスタ）、１５は第４のスイッチ（トランジスタ）、１６ないし１９は夫々ゲート信号供給部、２０はゲート信号生成部、２１は負荷、２２はチョークコイルを表している。
そして、図示のゲート信号生成部２０とゲート信号供給部１６，１８とが本発明にいう第１の矩形波ゲート信号生成回路を構成し、ゲート信号生成部２０とゲート信号供給部１７，１９とが本発明にいう第２の矩形波ゲート信号生成回路を構成している。
磁石界磁交流発電機１は、図示しない内燃機関（エンジン）によって回転駆動されて、エンジンの回転数に比例した周波数の交流電圧を発生する。勿論、磁石界磁交流発電機１からの出力もエンジンの回転数に比例する。
磁石界磁交流発電機１で発電された３相交流電圧は、３相整流回路２において直流電圧に変換される。そして当該直流電圧は平滑コンデンサ１０によって平滑されて、ブリッジ型インバータ１１に供給される。
なお、３相整流回路２は、３個の整流器３ないし５と３個のサイリスタ６ないし８にて構成されており、図示のサイリスタ用ゲート信号発生回路９は、３相整流回路２の出力側電圧を一定値に保つようにサイリスタ６ないし８の導通量を制御するゲート信号を発生する。当該ゲート信号は、サイリスタ６ないし８に印加される。即ち、３相整流回路２の出力側電圧は一定値に保つようにされる。
ブリッジ型インバータ１１において、周知の如く、第１のスイッチ１２と第３のスイッチ１４とは第１の周期においてオンされ、第２のスイッチ１３と第４のスイッチ１５とは第２の周期においてオンされる。即ち、そのように夫々のスイッチ１２ないし１５に対してゲート信号が印加される。また、後述するように第１の周期と第２の周期の和は５０Ｈｚ又は６０Ｈｚの周波数の周期であり、商用周波数と同じ交流が出力されるようになっている。
これによって、第１の周期において、第１のスイッチ１２、チョークコイル２２、負荷２１、第３のスイッチ１４を通って、負荷２１に対して例えば図における左から右に向かって電流が流れる。また、第２の周期において、第２のスイッチ１３、負荷２１、チョークコイル２２、第４のスイッチ１５を通って、負荷２１に対して図における右から左に向かって電流が流れる。即ち、負荷２１に対しては、交番電流が供給される。当該交番電流は所定の変動のない周波数を保つようにされる。
第１のスイッチ１２ないし第４のスイッチ１５に印加されるゲート信号としては、図示のブリッジ型インバータが、いわゆる矩形波インバータを構成するように、周知の如く、矩形波ゲート信号の形に形成される。しかし本発明においては、第１図の下段に示す如く、第１の周期にオンされる第１のスイッチ１２に対する矩形波ゲート信号と第３のスイッチ１４に対する矩形波ゲート信号とは、次のように生成されている。
即ち、第３のスイッチ１４に対する矩形波ゲート信号がオン状態からオフ状態に移行されるタイミングは、第１のスイッチ１２に対する矩形波ゲート信号がオン状態からオフ状態に移行されるタイミングよりも早くなるようにされる。
また、同様に、第１図の下段に示す如く、第２の周期にオンされる第２のスイッチ１３に対する矩形波ゲート信号と第４のスイッチ１５に対する矩形波ゲート信号とは、次のように生成されている。
即ち、第４のスイッチ１５に対する矩形波ゲート信号がオン状態からオフ状態に移行されるタイミングは、第２のスイッチ１３に対する矩形波ゲート信号がオン状態からオフ状態に移行されるタイミングよりも早くなるようにされる。
このような各矩形波ゲート信号を印加することによって、チョークコイルにおけるエネルギを巧みに放散することができて、前述の特許文献１に開示されているインバータ装置における如き零電圧期間に生じるかも知れない非所望なサージの発生を抑止することができる。
なお、本発明にいう第１の矩形波ゲート信号生成回路と第２の矩形波ゲート信号生成回路とは、基本となる早い周期の方形波クロックにもとづいて当該方形波クロックをいわば分周するような形で、夫々の矩形波ゲート信号を生成している。
従来一般には、当該方形波クロックとしては、デューティ比５０（例えば１０対１０）の方形波クロックが用いられるけれども、本発明においては、当該方形波クロックのデューティを例えば１０対９の方形波クロックとし、これによってインバータの出力側での実効電力を多少でも大となるようにしている。
第２図は本発明の実施例に対応する要部構成を示す。図中の符号１２ないし１５、１６ないし１９、２０は夫々第１図に対応している。そして、符号２３ないし２６は夫々第１スイッチないし第４スイッチが内蔵しているダイオードでありまた必要に応じて外付けされるダイオードである。なお、図示のＦＥＴａは第１のスイッチ１２を意味し、ＦＥＴｂは第３のスイッチ１４を意味し、ＦＥＴｃは第２のスイッチ１３を意味し、ＦＥＴｄは第４のスイッチ１５を意味する。
更に、符号２７はデューティ比１０対９の矩形波発振器（周波数５００ｋＨｚ又は６００ｋＨｚ）、２８は１０進ジョンソンカウンタ（４０１７）、２９はＡＮＤ回路、３０はＯＲ回路、３１はＡＮＤ回路、３２はＯＲ回路、３３は反転回路を表している。なお発振器２７のデューティ比は以後１０対９で説明するが、この数値でなくても良い。
１０進ジョンソンカウンタ２８は、発振器２７からの矩形波クロックを受けて当該クロックを計数し、クロックを１つずつ受けるたびに、端子Ｑ１からクロック１周期分の矩形波、端子Ｑ２からクロック１周期分の矩形波、…端子Ｑ９からクロック１周期分の矩形波を発し、かつクロック５個分毎に反転し、クロック１０個を１周期とする矩形波を発するキャリ・アウト端子を有する。
第３図は第２図に示す構成についての動作を説明するタイムチャートを示している。
第２図に示す発振器２７からのクロックはデューティ比が１０対９の矩形波であり、第３図の最上段に示されている。当該クロックは１０進ジョンソンカウンタ２８において計数され、当該カウンタ２８は端子Ｑ１ないしＱ９に逐次、クロック１周期分の矩形波を出力する。
第２図に示すＯＲ回路３２は、端子Ｑ１ないしＱ３がハイの間に論理「１」の出力を発しかつ端子Ｑ４の出力とクロックとが同時に論理「１」となる区間をＡＮＤ回路３１が論理「１」を出力する。したがって、第３図に示す「（Ｂ）点」の信号が生成され（周波数は５０Ｈｚ又は６０Ｈｚ）、第３のスイッチ１４（ＦＥＴｂ）をオンさせる。このとき、第３図に示す左端よりも早い時点から、カウンタ２８において「キャリ・アウト」がハイとなっており、第１のスイッチ１２（ＦＥＴａ）がオンされている。第３図に示す「（Ａ）点」の信号キャリ・アウトは当該「キャリ・アウト」がハイの状況を表している。当該キャリ・アウトは、端子Ｑ９がローになった時点でハイとなって続く５クロック分ハイ状態を続けるものとして示されている。
第３図に示す如く「（Ｂ）点」の信号は、端子Ｑ４がハイでかつクロックがハイからローになった時点でローになる。
この結果、第３のスイッチ１４（ＦＥＴｂ）がオフになった後に一瞬遅れて第１のスイッチ１２（ＦＥＴａ）がオフとされる。そして、第１のスイッチ１２（ＦＥＴａ）がオフとなった時点で第２のスイッチ１３（ＦＥＴｃ）がオンとされる。その理由は、第２のスイッチ１３（ＦＥＴｃ）に対する矩形波ゲート信号が上記の信号キャリ・アウトを反転回路３３で反転したものであるからである。
第２のスイッチ１３（ＦＥＴｃ）がオンされた後に、１クロック経過して端子Ｑ６がハイとなった時点でＯＲ回路３０を介して「（Ｄ）点」の信号がハイとなり、以後ＡＮＤ回路３１の出力がローとなる時点までハイ状態を続けて、第４のスイッチ１５（ＦＥＴｄ）のオン状態を維持する。そして、カウンタ２８の「キャリ・アウト」がハイとなる時点において「（Ｃ）点」の信号はローとなり、第２のスイッチ１３（ＦＥＴｃ）はオフされる。その時点で、言うまでもなく、「（Ａ）点」の信号はハイとなり、第１のスイッチ１２（ＦＥＴａ）がオンされる（（Ａ）点の周波数は５０Ｈｚ又は６０Ｈｚである）。
したがって、第１のスイッチ１２（ＦＥＴａ）ないし第４のスイッチ１５（ＦＥＴｄ）がオンとなる状況は、第１図の下方に示したタイムチャートにしたがう形となる。即ち、
（ｉ）第２のスイッチ１３（ＦＥＴｃ）がオフした時点で第１のスイッチ１２（ＦＥＴａ）がオンされ、
（ｉｉ）１クロック分遅れて第３のスイッチ１４（ＦＥＴｂ）がオンされ、
（ｉｉｉ）次いで、第３のスイッチ１４（ＦＥＴｂ）がオフされ、
（ｉｖ）続いて、略いわば半クロック分遅れて第１のスイッチ１２（ＦＥＴａ）がオフされ、同時に第２のスイッチ１３（ＦＥＴｃ）がオンされ、
（ｖ）１クロック分遅れて第４のスイッチ１５（ＦＥＴｄ）がオンされ、
（ｖｉ）次いで、第４のスイッチ１５（ＦＥＴｄ）がオフされ、
（ｖｉｉ）続いて、略いわば半クロック分遅れて第２のスイッチ１３（ＦＥＴｃ）がオフされ、同時に第１のスイッチ１２（ＦＥＴａ）がオンされる。即ち上記（ｉ）の状態に戻る。
第４図は本発明の場合にサージが抑止される状況を説明する図である。図中の符号は第２図に対応している。そして、第４図は（ｉ）第３のスイッチ１４（ＦＥＴｂ）がオフされて、次いで（ｉｉ）第１のスイッチ１２（ＦＥＴａ）がオフされかつ第２のスイッチ１３（ＦＥＴｃ）がオンされる際の状況を説明している。
第１のスイッチ１２（ＦＥＴａ）と第３のスイッチ１４（ＦＥＴｂ）とがオンしている間に図示ｉ１で示す電流が流れているとする。この状態の下で、上述の如く第３のスイッチ１４（ＦＥＴｂ）がオフされたとする（第１のスイッチ１２（ＦＥＴａ）はオンのままにある）と、その時点でチョークコイル２２に蓄積されているエネルギは、図示ｉ２で示す電流が、チョークコイル２２、負荷２１、ダイオード２４、オン状態にある第１のスイッチ１２（ＦＥＴａ）、負荷２１、チョークコイル２２と流れる。
そして、次いで、第２のスイッチ１３（ＦＥＴｃ）がオンされかつ第１のスイッチ１２（ＦＥＴａ）がオフされるが、このときに１クロック分遅れて第４のスイッチ１５（ＦＥＴｄ）がオンされる。即ち、この第４のスイッチ１５（ＦＥＴｄ）がオンされた時点で、負荷２１に対して、図示ｉ１で示す電流とは逆方向の電流が流れはじめることになる。
上述の如く、本発明の場合には、第３のスイッチ１４（ＦＥＴｂ）がオフされた後にも、第１のスイッチ１２（ＦＥＴａ）がオンし続けている限り、負荷２１には、図示ｉ２で示す電流が流れつづける。そして一瞬（１クロック分）を経過して、負荷２１に対して逆方向の電流が流れることになる。
本発明の場合、上述の如く、第３のスイッチ１４（ＦＥＴｂ）がオフされた後の、第１のスイッチ１２（ＦＥＴａ）がオンされつづけている間に、チョークコイル２２に蓄積されたエネルギが放散されると共に、その間に図示ｉ２で示す電流の存在によって、負荷２１に電流（即ち、実質上の負荷電流）が流れつづけることになる。この結果、インバータにおける変換効率が高くかつサージの抑止を可能にしている。
なお、第３図において「発振クロック」に対応して「１０」と「９」とを記入しているのは、デューティ比１０対９に対応する期間の大きさを表している。そして、「（Ｂ）点」の信号、「（Ａ）点」の信号、「（Ｄ）点」の信号、「（Ｃ）点」の信号の夫々に対応して「６７」と「１２３」、「９５」と「９５」、「６７」と「１２３」、「９５」と「９５」を記入しているのは、デューティ比１０対９のクロックを１０進ジョンソンカウンタ２８に供給したことに伴って生じる期間の大きさを表している。
第３図における「発振クロック」がデューティ比が５０（即ち「１０」対「１０」）であるものとし、当該発振クロックの周期が、第３図に示す「１０」対「９」の場合と同じに選ばれているとすると、次のようになる。
即ち、「１０」対「９」の場合には、「１０」対「１０」の場合にくらべて、オン期間が約１．０５程度となり（大となり）かつオフ期間が約０．９４程度となる（小となる）。
この影響が、第３図に示す「クロック＆Ｑ４」や「クロック＆Ｑ９」のオン期間の幅に現れる。即ち当該「クロック＆Ｑ４」や「クロック＆Ｑ９」のオン期間が大となり、第３図に示す（Ｂ）点や（Ｄ）点のオン期間がその分だけ延びることになる。
したがって、インバータの出力側での実効電力が大となっている。
なお、言うまでもなく、本発明においても、第２のスイッチがオンに移行した直後に、第３図に示す場合に１クロック周期分だけ遅れて第４のスイッチがオンされることから、先の特許文献１に示されていた「零電圧期間」が存在する形となっている。即ち、本発明においても、出力波形のひずみ率の値は比較的小さいものとなっている。
第１図に示したインバータ側の動作については上述したが、３相整流回路２側の動作に伴う問題について以下に記述しておく。
第１図に示す磁石界磁交流発電機１はエンジン駆動される。このエンジン駆動に当たって、インバータの出力側での負荷が十分に小さい状態にある場合に、当該小さい負荷に見合う程度にエンジンの回転数を落として、いわゆる省エネルギ化をはかることがある。このような運転状態の下では、発電機からの交流電圧の周波数が大きく低下している。そしてこの際には、エンジンと磁石界磁交流発電機１と３相整流回路２とサイリスタ用ゲート信号発生回路９とコンデンサ１０とインバータ１１とを含む制御系全体の安定性が劣化する。
この点を改善するために、第５図に示す如き電圧制御手段が採用されている。第５図は３相整流回路におけるサイリスタを制御する構成を示している。図中の符号１ないし１０は第１図に対応し、５１，５２は分圧抵抗、５３はコンパレータ、５４ないし５６はダイオード、５７は基準閾値電圧を表している。
３相整流回路２の出力側の電圧（直流電圧）が分圧抵抗５１，５２によって分圧され、コンパレータ５３において基準閾値電圧と比較される。図示の直流電圧が所定値以下にある場合、コンパレータ５３は、図示のサイリスタ６ないし８のいずれか１つでもが導通可能な位相状態になった際には、即ち、当該サイリスタが導通できるようなサイリスタ用ゲート信号を全サイリスタ６ないし８に供給する。また逆に図示の直流電圧が所定値以上にある場合、コンパレータ５３は、図示のサイリスタ６ないし８のいずれか１つでもが導通可能な位相状態になった際でも、当該サイリスタが導通しないようなサイリスタ用ゲート信号を全サイリスタ６ないし８に供給する。
このようにして、図示の直流電圧の変動に対応して、当該直流電圧を上記の基準閾値電圧に見合う所定の電圧レベルに保持するようにする。即ち、磁石界磁交流発電機１における電圧変動に対処するようにしている。
当該第５図に示す如き比較的簡単な構成によって、直流電圧を所定の電圧レベルに保持できて、第５図に示す構成はきわめて有効な手段である。
しかし、次の如き問題が生じることが判明した。
即ち、第５図に示すコンデンサ１０の端子電圧（上述の図示の直流電圧）は、コンデンサ１０の存在に拘らず、リップル分を含んでいる。一方、磁石界磁交流発電機１からの交流電圧は一般に６００Ｈｚ程度の高い周波数を持つように設計されているが、エンジンの回転数を小に落とした場合に磁石界磁交流発電機１からの交流電圧の周波数が１００Ｈｚ程度に低下することが生じる。この場合には、上述のリップル分の最低周波数成分も比較的低いものとなって、エンジンと磁石界磁交流発電機１と３相整流回路２とサイリスタ用ゲート信号発生回路９とコンデンサ１０と第１図に示すインバータ１１とを含む制御系全体の安定性が悪くなり、系全体で非所望なフリッカ現象が生じることがある。
このような現象は、例えば第５図に示す構成において、図示の直流電圧が上昇した結果でコンパレータ５３が全サイリスタ６ないし８に対してオフとなるように指令を発したとしても、オン状態にされていたサイリスタに対して、当該サイリスタに対する印加電圧が零となるまでの間、当該サイリスタがオンし続けることが１つの原因となる。
第６図と第７図とは第５図に示す構成の下でのサイリスタのオン・オフ状態を示す説明図である。
第６図は直流電圧が所定レベル以下になった時点からの状況を表している。
磁石界磁交流発電機１からの交流出力がＵ相、Ｖ相、Ｗ相の３相であって、３相整流回路２における各サイリスタ６ないし８に印加される電圧が、第６図の上段に「ＵＶＷ」として示されている。このような印加電圧がサイリスタに対して印加されている状況の下で、第６図の中段に「ゲート」として示すように、コンパレータ５３がサイリスタに対するオン指令を発したとすると、第６図の下段に「出力」として示すように各サイリスタはオンでき位相状態の下で逐次オンして、リップルを含む「出力」を発する。
第７図は直流電圧が所定レベル以上になった時点での状況を表している。
第７図の上段に第６図に示す「ＵＶＷ」と同じものが示されている。そして、第７図の中段において、コンパレータ５３がサイリスタに対してオフ指令を発したとする。このとき、オフ指令が発せられた時点でちょうどオン状態になっているサイリスタは、オフ指令が発せられた瞬間にはオフとなることができない。即ち、当該サイリスタに流れる電流が零となるまでの間、オン状態を続ける。このオン状態が第７図の下段においてクロスハッチングで示されている。更に言えば、オン状態がオフ状態に移行するまでに遅れが存在する。
この遅れが上述の系の安定性に影響を与える。
第８図と第９図とは、磁石界磁交流発電機の出力周波数が１００Ｈｚ程度に低下されている場合における、第６図と第７図とに対応する図である。
第８図と第６図とは周波数が異なるだけで同じ状況の図である。また第９図と第７図も周波数が異なるだけで同じ状況の図である。
第７図と第９図とを比較すると判る如く、サイリスタに対してオフ指令が発せられた時点でちょうどオン状態にあるサイリスタがオフ状態に移行するのに第９図の場合比較的長い時間を要する。この遅れのために、磁石界磁交流発電機の出力周波数が低下した際に系の安定性の劣化が顕著に現れる。
第１０図は系の安定性の劣化を防止する構成を示す。図中の符号は第５図に対応し、かつ符号５８は増設したスイッチングトランジスタ、５９はトランジスタのドライブ回路、６０はダイオードを示す。
第１０図の場合には、分圧抵抗５１，５２と平滑コンデンサ１０との間に、スイッチングトランジスタ５８がもうけられ、コンパレータ５３からの指令にもとづいてサイリスタ６ないし８に対する指令と対応づけられて、当該スイッチングトランジスタ５８が制御される。
第６図ないし第９図において述べた説明を考慮すると判る如く、コンパレータ５３がサイリスタをオフする指令を発した時点以降においても、１つのサイリスタがオフされるのに遅れが生じていた。
しかし、第１０図の構成の場合には、第７図や第９図に示すクロスハッチングの所で、サイリスタはオン状態を続けているとしても、スイッチングトランジスタ５８が強制的にオフされる。
したがって、第１０図の構成の場合には、第７図や第９図に示すクロスハッチングのタイミングで、分圧抵抗５１，５２の点とコンデンサ１０側とで切り離される。即ち、クロスハッチングの部分は実質上存在しない形となる。更に言えば、コンパレータ５３によるオフ指令が実質上、即時に実行されたと同じ状態となる。したがって、第５図に関連して述べた系の不安定性は改善される。

以上説明した如く、本発明によれば、矩形波インバータに生じかねないサージの発生を抑止できる。そして、その上、インバータにおける変換効率を向上することができる。

Claims

エンジン駆動の磁石界磁交流発電機によって発生された３相交流電圧が印加される３相整流回路、
当該３相整流回路によって整流された直流電圧が供給される平滑コンデンサ、および
前記３相整流回路によって整流された前記直流電圧が供給される矩形波インバータであって、第１の周期の間にオンされる第１のスイッチと第３のスイッチとを備えると共に第２の周期の間にオンされる第２のスイッチと第４のスイッチとを備え、第１のスイッチと第４のスイッチとの接続点と第２のスイッチと第３のスイッチとの接続点との間にチョークコイルを介して負荷が接続されてなり、かつ第１のスイッチと第３のスイッチとに矩形波ゲート信号を印加するに当たって、第１のスイッチに対する矩形波ゲート信号がオフとなるよりも早い時点において第３のスイッチに対する矩形波ゲート信号をオフするようにした、第１の周期に対応する第１の矩形波ゲート信号生成回路と、第２のスイッチと第４のスイッチとに矩形波ゲート信号を印加するに当たって、第２のスイッチに対する矩形波ゲート信号がオフとなるよりも早い時点において第４のスイッチに対する矩形波ゲート信号をオフするようにした、第２の周期に対応する第２の矩形波ゲート信号生成回路とをもうけた矩形波インバータ、
を備えたサージを抑止した矩形波インバータにおいて、
前記３相整流回路が、前記直流電圧の正極側に接続される３個のサイリスタと、前記直流電圧の負極側に接続される３個のダイオードとで構成されてなり、
かつ、前記直流電圧の値と予め定められた値の閾値とを比較するコンパレータと、前記３相整流回路の出力側と前記平滑コンデンサの接続端との間に、直列に、第５のスイッチとがもうけられ、
前記直流電圧の値が前記閾値よりも小さい場合に、前記コンパレータからのオン指示信号が、前記３個のサイリスタの夫々のゲートに対して、同時にかつ個別に印加されると共に、
前記コンパレータからの前記オン指示信号によって前記第５のスイッチがオンされかつ前記オン指示信号の消滅によって当該第５のスイッチがオフされる
ことを特徴とするサージを抑止した矩形波インバータ。
前記第１の矩形波ゲート信号生成回路と前記第２の矩形波ゲート信号生成回路とに供給されて、前記第１の矩形波ゲート信号と前記第２の矩形波ゲート信号とを生成する基となる方形波クロックに関して、当該方形波クロックのデューティが５０対５０でないことを特徴とする請求項１記載のサージを抑止した矩形波インバータ。