WO2004030195A1 - サージを抑止した矩形波インバータ - Google Patents

サージを抑止した矩形波インバータ Download PDF

Info

Publication number
WO2004030195A1
WO2004030195A1 PCT/JP2003/012208 JP0312208W WO2004030195A1 WO 2004030195 A1 WO2004030195 A1 WO 2004030195A1 JP 0312208 W JP0312208 W JP 0312208W WO 2004030195 A1 WO2004030195 A1 WO 2004030195A1
Authority
WO
WIPO (PCT)
Prior art keywords
switch
turned
rectangular wave
gate signal
square wave
Prior art date
Application number
PCT/JP2003/012208
Other languages
English (en)
French (fr)
Inventor
Katsuya Fujisawa
Original Assignee
Sawafuji Electric Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sawafuji Electric Co., Ltd. filed Critical Sawafuji Electric Co., Ltd.
Priority to AU2003266603A priority Critical patent/AU2003266603A1/en
Priority to JP2004539518A priority patent/JP4478573B2/ja
Publication of WO2004030195A1 publication Critical patent/WO2004030195A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/38—Means for preventing simultaneous conduction of switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
    • H02M5/40—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc
    • H02M5/42—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters
    • H02M5/44—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac
    • H02M5/453—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M5/458—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M5/4585—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only having a rectifier with controlled elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0083—Converters characterised by their input or output configuration
    • H02M1/0085—Partially controlled bridges

Definitions

  • the present invention relates to a rectangular wave inverter that outputs a rectangular wave, and relates to a rectangular wave inverter that suppresses a surge that suppresses generation of a surge in the impeller.
  • the output of the generator is temporarily converted to DC to resolve the point where the output of the engine-driven generator fluctuates due to load conditions, and then the frequency is kept constant.
  • An AC output is obtained through an inverter that can be controlled at a constant speed.
  • a rectangular wave inverter for outputting a rectangular wave is used.
  • four switches hereinafter, referred to as “bridge” arranged in a bridge shape as disclosed in the related art (for example, see Patent Document 1).
  • the output waveform of the inverter for example, changes from the negative period to the positive period At the point of transition to, a zero voltage period is interposed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 62-27272873
  • the zero voltage period is interposed.
  • all the transistors are turned off during that period. Therefore, in the zero voltage period, an undesired surge may occur due to the presence of the choke coil provided on the load side. Disclosure of the invention SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-described problems and to provide an impeller capable of suppressing generation of a surge and having a large effective power on the output side under the same condition on the input side DC voltage.
  • the present invention provides a difference between a timing at which one of two switches operating corresponding to a first cycle in a rectangular wave imperter is turned on and a timing at which the other switch is turned on.
  • the purpose of the present invention is to suppress the occurrence of surge by providing a difference between the timing when one of the two switches that operate in response to the second cycle is turned on and the timing when the other is turned on.
  • FIG. 1 shows a principle configuration diagram of the present invention.
  • FIG. 2 shows a main part configuration corresponding to the embodiment of the present invention.
  • FIG. 3 shows a time chart for explaining the operation of the configuration shown in FIG.
  • FIG. 4 is a diagram illustrating a situation in which a surge is suppressed in the case of the present invention.
  • FIG. 5 shows a configuration for controlling a thyristor in a three-phase rectifier circuit.
  • FIG. 6 is an explanatory diagram showing the on / off state of the thyristor under the configuration shown in FIG.
  • FIG. 7 is an explanatory diagram showing the on / off state of the thyristor under the configuration shown in FIG.
  • FIG 8 is a view corresponding to Figure 6 when the output frequency of the magnetic field ⁇ flow generator that is reduced to about 1 0 OH Z.
  • FIG. 9 is a diagram corresponding to FIG. 7 in a case where the output frequency of the magnet field AC generator is reduced to about 10 OHz.
  • FIG. 10 shows a configuration for preventing deterioration of the stability of the system.
  • FIG. 1 shows a principle configuration diagram of the present invention.
  • Reference numeral 1 in the figure is a magnet field alternator
  • 3 to 5 are rectifiers
  • 6 to 8 are thyristors
  • 9 is a thyristor gate signal generation circuit
  • 10 is a smoothing capacitor
  • 11 is a bridge type inverter
  • 1 is a first switch.
  • Transistor 13 is a second switch (transistor)
  • 14 is a third switch (transistor)
  • 15 is a fourth switch (transistor)
  • 16 to 19 are gate signal supply units
  • 20 is a gate signal generator
  • 21 is a load
  • 22 is a choke coil.
  • the illustrated gate signal generation unit 20 and the gate signal supply units 16 and 18 constitute a first rectangular wave gate signal generation circuit according to the present invention
  • the gate signal generation unit 20 and the gate The signal supply units 17 and 19 constitute the second rectangular wave gate signal generation circuit according to the present invention.
  • the magnet field AC generator 1 is rotationally driven by an internal combustion engine (engine) (not shown), and generates an AC voltage having a frequency proportional to the engine speed.
  • engine internal combustion engine
  • the output from the magnet field alternator 1 is also proportional to the engine speed.
  • the three-phase AC voltage generated by the magnet field AC generator 1 is converted into a DC voltage in the three-phase rectifier circuit 2. Then, the DC voltage is smoothed by the smoothing capacitor 10 and supplied to the bridge-type impeller 11.
  • the three-phase rectifier circuit 2 is composed of three rectifiers 3 to 5 and three thyristors 6 or 8, and the illustrated thyristor gate signal generation circuit 9 is a three-phase rectifier circuit 2. Generates a gate signal that controls the amount of conduction of thyristors 6 to 8 so that the output voltage remains constant. The gate signal is applied to thyristors 6 to 8. That is, the output side voltage of the three-phase rectifier circuit 2 is kept at a constant value.
  • the first switch 12 and the third switch 14 are turned on in the first cycle, and the second switch 13 and the fourth switch 15 are connected to the bridge type inverter 11. It is turned on in the second cycle.
  • a gate signal is applied to each of the switches 12 to 15 as described above. Further, as described later, the sum of the first cycle and the second cycle is a cycle of a frequency of 50 Hz or 60 Hz, and the same alternating current as the commercial frequency is output.
  • the first switch 12, the choke coil 22, the load 21, and the third switch 14 are passed to the load 21, for example, in the figure.
  • the current flows from left to right.
  • the current flows from the right to the left in the figure with respect to the load 21 through the second switch 13, the load 21, the choke coil 22, and the fourth switch 15. Flows. That is, the alternating current is supplied to the load 21.
  • the alternating current is maintained at a predetermined frequency without fluctuation.
  • the gate signal applied to the first switch 12 to the fourth switch 15 is, as is well known, in the form of a square wave gate signal so that the illustrated bridge type inverter constitutes a so-called square wave inverter. It is formed.
  • the square wave gate signal for the first switch 12 and the square wave gate signal for the third switch 14 which are turned on in the first cycle are different from each other. Is generated as follows.
  • the timing at which the square wave gut signal for the third switch 14 shifts from the on state to the off state is the timing at which the square wave gate signal for the first switch 12 shifts from the on state to the off state.
  • the square wave gate signal for the second switch 13 and the square wave gate signal for the fourth switch 15 that are turned on in the second cycle are as follows: Is generated as follows.
  • the timing at which the square wave gate signal for the fourth switch 15 is shifted from the on state to the off state is the timing at which the square wave gate signal for the second switch 13 is shifted from the on state to the off state.
  • the energy in the choke coil can be skillfully dissipated, which may occur during a zero voltage period as in the inverter device disclosed in Patent Document 1 mentioned above. It is possible to suppress the occurrence of unknown and undesired surges.
  • the first rectangular wave gut signal generation circuit and the second rectangular wave gate signal generation circuit according to the present invention are based on the basic fast-periodic square-wave signal, and Conventionally, each square wave gate signal is generated in such a manner as to divide the clock into a so-called frequency.
  • the duty of the square wave clock is, for example, a 10: 9 square wave clock, whereby the effective power on the output side of the inverter is obtained. Is to be slightly larger.
  • FIG. 2 shows a main part configuration corresponding to the embodiment of the present invention.
  • Reference numerals 23 to 26 denote diodes built in the first to fourth switches, respectively, and diodes that are externally connected as necessary.
  • the FET a shown in the figure means the first switch 12, the FET B means the third switch 14, the FET c means the second switch 13, and the FET d means the fourth switch 12.
  • 1 means 5
  • reference numeral 27 denotes a square wave oscillator having a duty ratio of 10 to 9 (frequency: 500 kHz or 600 kHz); 28, a decimal Johnson counter (40 17); 29, an ND circuit; 30, an OR circuit; 31 indicates an AND circuit, 32 indicates an OR circuit, and 33 indicates an inverting circuit.
  • the duty ratio of the oscillator 27 will be described below with reference to 10 to 9, the duty ratio need not be this value.
  • the 0-base Johnson counter 28 receives the square wave clock from the oscillator 27 and counts the clock.Each time one clock is received, the square wave from the terminal Q 1 for one cycle of the clock, the terminal Q 2 A rectangular wave for one cycle of the clock,... a rectangular wave for one cycle of the clock is generated from terminal Q9, and inverted every five clocks to generate a square wave with one cycle of 10 clocks Has terminals.
  • FIG. 3 shows a time chart for explaining the operation of the configuration shown in FIG.
  • the clock from the oscillator 27 shown in FIG. 2 is a rectangular wave having a duty ratio of 10 to 9, and is shown at the top of FIG.
  • the clock is counted in the 10-base Johnson counter 28, and the counter 28 sequentially outputs a rectangular wave for one clock cycle to the terminals Q1 to Q9.
  • the OR circuit 32 shown in FIG. 2 generates an output of logic "1" while the terminals Q1 to Q3 are high, and AND Circuit 3 1 outputs logic “1”. Therefore, the signal at the “(B) point” shown in FIG. 3 is generated (frequency is 50 Hz or 60 Hz), and the third switch 14 (F ETb) is turned on. At this time, from a point earlier than the left end shown in FIG. 3, "Carry out” is high in the counter 28, and the first switch 12 (FET a) is turned on.
  • the signal carrier at point (A) shown in Fig. 3 indicates a situation where the carry-out J is high. The carry-out occurs when terminal Q9 goes low. It is shown as going high for the next five clocks.
  • the signal at point (B) goes low when terminal Q4 is high and the clock goes from high to low.
  • the first switch 12 (FETa) is turned off momentarily after the third switch 14 (FETb) is turned off. Then, when the first switch 12 (FET a) is turned off, the second switch 13 (FET c) is turned on.
  • the reason is that the square wave gate signal for the second switch 13 (FET c) is obtained by inverting the above signal carrier by the inverting circuit 33.
  • the signal at the point (D) goes high via the OR circuit 30 when the terminal Q6 goes high one clock later. Thereafter, the high state is maintained until the output of the AND circuit 31 becomes low, and the fourth switch 15 (FET d) is kept on.
  • the "carry out" of the counter 28 becomes high, the signal at the "(C) point” becomes low, and the second switch 13 (FET c) is turned off. At that point, of course, "
  • the signal at point (A) goes high, turning on the first switch 1 2 (FET a)
  • the frequency at point (A) is 50 Hz or 60 Hz).
  • the first switch 1 2 (FET a) is delayed approximately by half a clock.
  • the second switch 13 (FET c) is turned on
  • the fourth switch 15 (FET d) is turned on with a delay of one clock
  • the fourth switch 1 (FET c) is turned on. 5 (FET d) is turned off
  • FIG. 4 is a diagram for explaining a situation in which a surge is suppressed in the case of the present invention.
  • the reference numerals in the figure correspond to those in FIG. 4 shows that (i) the third switch 14 (FETb) is turned off, then (ii) the first switch 12 (FETa) is turned off and the second switch 13 (FETb) is turned off. This describes the situation when FET c) is turned on. It is assumed that a current shown by i1 flows while the first switch 12 (FET a) and the third switch 14 (FETb) are on.
  • the choke coil 22 The stored energy is represented by the current indicated by i2 in the figure, the choke coil 22, the load 21, the diode 24, the first switch 12 (FETa) in the ON state, the load 21, the choke coil 22 And flows.
  • the second switch 13 (FET c) is turned on and the first switch 12 (FET a) is turned off.
  • the fourth switch 15 (FET c) is delayed by one clock.
  • (FET d) is turned on. That is, when the fourth switch 15 (FET d) is turned on, a current in a direction opposite to the current indicated by i 1 in the load 21 starts to flow.
  • the load 21 has: The current shown by i2 in the figure continues to flow. After a moment (one clock), a current flows in the opposite direction to the load 21.
  • the inverter has high conversion efficiency and suppresses surges.
  • the on-period is about 1.05 (larger) and the off-period is about 0, compared to the case of “10” vs. “10”. It will be about 94 (small).
  • the fourth switch is turned on with a delay of one cycle as shown in FIG.
  • the “zero voltage period” described in Patent Document 1 above exists. That is, also in the present invention, the value of the distortion factor of the output waveform is relatively small.
  • the engine 1 drives the magnet field alternator 1 shown in FIG. This:
  • the engine speed may be reduced to an extent corresponding to the small load, thereby achieving so-called energy saving.
  • the frequency of the AC voltage from the generator is greatly reduced.
  • the stability of the entire control system including the engine, the magnet field AC generator 1, the three-phase rectifier circuit 2, the thyristor gate signal generation circuit 9, the capacitor 10 and the impeller 11 deteriorates. I do.
  • FIG. 5 shows a configuration for controlling a thyristor in a three-phase rectifier circuit.
  • Reference numerals 1 to 10 in the figure correspond to those in Fig. 1, 51 and 52 are voltage dividing resistors, 53 is a comparator, 54 to 56 are diodes, and 57 is a reference threshold voltage. .
  • the voltage (DC voltage) on the output side of the three-phase rectifier circuit 2 is divided by the voltage dividing resistors 51 and 52, and compared with the reference threshold voltage in the comparator 53.
  • the comparator 53 sets a state in which any one of the illustrated thyristors 6 to 8 is in a conductive state, that is, the thyristor is capable of conducting.
  • the thyristor gate signal is supplied to all thyristors 6 to 8.
  • the comparator 53 does not conduct even when any one of the illustrated thyristors 6 to 8 is in a conductive state.
  • Such a thyristor gate signal is supplied to all thyristors 6 to 8.
  • the DC voltage is maintained at a predetermined voltage level corresponding to the reference threshold voltage in response to the fluctuation of the DC voltage shown in the figure. That is, it is designed to cope with voltage fluctuations in the magnet field exchange generator 1.
  • the DC voltage can be held at a predetermined voltage level by a relatively simple configuration as shown in FIG. 5, and the configuration shown in FIG. 5 is an extremely effective means.
  • the terminal voltage of the capacitor 10 shown in FIG. 5 includes a ripple component regardless of the presence of the capacitor 10.
  • the AC voltage from the magnet field alternator 1 is generally designed to have a high frequency of about 60 OHz, but if the engine speed is reduced to a small value, the magnet field alternator 1 1 or It occurs that the frequency of al of the AC voltage decreases to about 1 0 OH Z.
  • the lowest frequency component of the above-mentioned ripple is also relatively low, and the engine, the magnetic field field AC generator 1, the three-phase rectifier circuit 2, the thyristor gate signal generator circuit 9, and the The stability of the entire control system including the capacitor 10 and the impeller 11 shown in FIG. 1 is deteriorated, and an undesirable flicker phenomenon may occur in the entire system.
  • This phenomenon occurs, for example, in the configuration shown in FIG. 5, even if the comparator 53 issues a command to all the thyristors 6 to 8 to be turned off as a result of the rise of the DC voltage shown in the diagram,
  • One cause is that the thyristor keeps turning on until the voltage applied to the thyristor becomes zero with respect to the thyristor that has been set as described above.
  • 6 and 7 are explanatory diagrams showing the on / off state of the thyristor under the configuration shown in FIG.
  • FIG. 6 shows the situation from the time when the DC voltage has fallen below the predetermined level.
  • the AC output from the magnet field alternator 1 has three phases, U-phase, V-phase, and W-phase, and the voltage applied to each thyristor 6 to 8 in the three-phase rectifier circuit 2 Indicated as “U VW” in the column.
  • U VW three-phase rectifier circuit 2
  • the comparator 53 issues an ON command to the thyristor
  • Each thyristor can be turned on as shown in the lower part of the figure as "output”, and sequentially turned on under the phase condition to generate "output” including ripple.
  • FIG. 7 shows the situation when the DC voltage has exceeded a predetermined level.
  • the upper part of FIG. 7 shows the same as “U VW” shown in FIG.
  • the comparator 53 has issued an off command to the thyristor.
  • the thyristor that is in the ON state when the OFF command is issued cannot be turned OFF at the moment when the OFF command is issued. That is, the on state is maintained until the current flowing through the thyristor becomes zero.
  • This ON state is shown by cross-hatching in the lower part of FIG. Furthermore, there is a delay before the on state shifts to the off state.
  • FIG. 8 and FIG. 6 are diagrams showing the same situation except that the frequency is different.
  • 9 and 7 show the same situation except that the frequency is different.
  • FIG. 10 shows a configuration for preventing deterioration of the stability of the system.
  • Reference numerals in the figure correspond to those in FIG. 5, and reference numeral 58 denotes an additional switching transistor, 59 denotes a transistor drive circuit, and 60 denotes a diode.
  • a switching transistor 58 is provided between the voltage dividing resistors 51, 52 and the smoothing capacitor 10, and a thyristor 6 is provided based on a command from the comparator 53.
  • the switching transistor 58 is controlled in association with the command to the control commands 8 to 8.
  • the surge that may occur in the square wave inverter Can be suppressed.
  • the conversion efficiency of the inverter can be improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Eletrric Generators (AREA)
  • Inverter Devices (AREA)

Abstract

本発明は、サージの発生を抑止できるようにしかつ入力側直流電圧が同じ条件の下で出力側の実効電力を大にすることを目的とし、Ｈブリッジ型の矩形波インバータにおいて、第１の周期においてオン状態にされる第１のスイッチと第３のスイッチとに関して、第１のスイッチがオフされる以前に第３のスイッチをオフせしめ、かつ第２の周期においてオン状態にされる第２のスイッチと第４のスイッチとに関して、第２のスイッチがオフされる以前に第４のスイッチをオフせしめるようにした。

Description

明細 サージを抑止した矩形波ィンパータ 技術分野
本発明は、 矩形波を出力する矩形波インパータに関し、 当該インパータにおけ るサージの発生を抑止せしめたサージを抑止した矩形波インパータに関する。 背景技術
従来から、 エンジン駆動の発電装置においては、 エンジン駆動の発電機の出力 が負荷条件などによって変動する点を解決するために、 発電機の出力を一旦直流 に変換し、 その上で、 周波数を一定に制御できるインパータを介して交流出力を 得るようにされる。
そして、 この際に、 矩形波を出力する矩形波インパータを用いるようにされる 。 しかし、 出力波形のひずみ率が比較的大であることを考慮して、 従来の技術 （ 例えば、 特許文献 1参照。 ） に開示される如く、 ブリッジ形に配置されている 4 つのスィッチ （以下、 トランジスタと記述することもある） に印加する矩形波ゲ ート信号を考慮して、 インバータの出力波形において、 例えば正の期間から負の 期間に移行する時点と逆に負の期間から正の期間に移行する時点に、 零電圧期間 を介在させることが行われている。
すなわち、 4つのトランジスタが同時機にすべてオフとされる期間が存在する ようにされている。
〔特許文献 1〕 特開昭 6 2— 2 7 2 8 7 3号公報
上記において、 零電圧期間を介在させることは好ましい点もあるが、 当該零電 圧期間が存在することから、 その間の分だけ上記の全トランジスタがオフとなる 。 このため、 当該零電圧期間において、 負荷側にもうけられているチョークコィ ルの存在などのために、 非所望にサージが発生することが生じかねない。 発明の開示 本発明は、 上記の点を解決して、 サージの発生を抑止できるようにしかつ入力 側直流電圧が同じ条件の下で出力側の実効電力を大にしたィンパータを提供する ことを目的としている。
本発明は、 矩形波ィンパータにおける第 1の周期に対応して動作する 2つのス ィツチの一方がオンに立上がるタイミングと他方がオンに立上がるタイミングと に差をもたせると共に、 前記矩形波ィンパータにおける第 2の周期に対応して動 作する 2つのスィツチの一方がオンに立上がるタイミングと他方がオンに立上が るタイミングとに差をもたせるようにして、 サージの発生を抑止することを目的 としている。 図面の簡単な説明
第 1図は、 本発明の原理構成図を示す。
第 2図は、 本発明の実施例に対応する要部構成を示す。
第 3図は、 第 2図に示す構成についての動作を説明するタイムチャートを示し ている。
第 4図は、 本発明の場合にサージが抑止される状況を説明する図である。 第 5図は、 3相整流回路におけるサイリスタを制御する構成を示している。 第 6図は、 第 5図に示す構成の下でのサイリスタのオン .オフ状態を示す説明 図である。
第 7図は、 第 5図に示す構成の下でのサイリスタのオン ·オフ状態を示す説明 図である。
第 8図は、 磁石界磁交流発電機の出力周波数が 1 0 O H Z程度に低下されてい る場合における第 6図に対応する図である。
第 9図は、 磁石界磁交流発電機の出力周波数が 1 0 O H z程度に低下されてい る場合における第 7図に対応する図である。
第 1 0図は、 系の安定性の劣化を防止する構成を示す。 発明を実施するための最良の形態
第 1図は本発明の原理構成図を示す。 図中の符号 1は磁石界磁交流発電機、 2 は 3相整流回路、 3ないし 5は夫々整流器、 6ないし 8は夫々サイリスタ、 9は サイリスタ用ゲート信号発生回路、 1 0は平滑コンデンサ、 1 1はブリッジ型ィ ンパータ、 1 2は第 1のスィッチ (トランジスタ) 、 1 3は第 2のスィツチ (ト ランジスタ) 、 1 4は第 3のスィツチ (トランジスタ) 、 1 5は第 4のスィツチ (トランジスタ） 、 1 6ないし 1 9は夫々ゲート信号供給部、 2 0はゲート信号 生成部、 2 1は負荷、 2 2はチョークコイルを表している。
そして、 図示のゲート信号生成部 2 0とゲート信号供給部 1 6 , 1 8とが本発 明にいう第 1の矩形波ゲート信号生成回路を構成し、 ゲート信号生成部 2 0とゲ ート信号供給部 1 7， 1 9とが本発明にいう第 2の矩形波ゲート信号生成回路を 構成している。
磁石界磁交流発電機 1は、 図示しない内燃機関 (エンジン) によって回転駆動 されて、 エンジンの回転数に比例した周波数の交流電圧を発生する。 勿論、 磁石 界磁交流発電機 1からの出力もエンジンの回転数に比例する。
磁石界磁交流発電機 1で発電された 3相交流電圧は、 3相整流回路 2において 直流電圧に変換される。 そして当該直流電圧は平滑コンデンサ 1 0によって平滑 されて、 ブリッジ型インパータ 1 1に供給される。
なお、 3相整流回路 2は、 3個の整流器 3ないし 5と 3個のサイリスタ 6ない し 8にて構成されており、 図示のサイリスタ用ゲート信号発生回路 9は、 3相整 流回路 2の出力側電圧を一定値に保つようにサイリスタ 6ないし 8の導通量を制 御するゲート信号を発生する。 当該ゲート信号は、 サイリスタ 6ないし 8に印加 される。 即ち、 3相整流回路 2の出力側電圧は一定値に保つようにされる。 ブリッジ型インパータ 1 1において、 周知の如く、 第 1のスィッチ 1 2と第 3 のスィッチ 1 4とは第 1の周期においてオンされ、 第 2のスィッチ 1 3と第 4の スィッチ 1 5とは第 2の周期においてオンされる。 即ち、 そのように夫々のスィ ツチ 1 2ないし 1 5に対してゲート信号が印加される。 また、 後述するように第 1の周期と第 2の周期の和は 5 0 H z又は 6 0 H zの周波数の周期であり、 商用 周波数と同じ交流が出力されるようになっている。
これによつて、 第 1の周期において、 第 1のスィッチ 1 2、 チョークコイル 2 2、 負荷 2 1、 第 3のスィツチ 1 4を通って、 負荷 2 1に対して例えば図におけ る左から右に向かって電流が流れる。 また、 第 2の周期において、 第 2のスイツ チ 1 3、 負荷 2 1、 チョークコイル 2 2、 第 4のスィッチ 1 5を通って、 負荷 2 1に対して図における右から左に向かって電流が流れる。 即ち、 負荷 2 1に対し ては、 交番電流が供給される。 当該交番電流は所定の変動のない周波数を保つよ 'うにされる。
第 1のスィツチ 1 2ないし第 4のスィツチ 1 5に印加されるゲート信号として は、 図示のブリッジ型インパータが、 いわゆる矩形波インパータを構成するよう に、 周知の如く、 矩形波ゲート信号の形に形成される。 しかし本発明においては 、 第 1図の下段に示す如く、 第 1の周期にオンされる第 1のスィッチ 1 2に対す る矩形波ゲート信号と第 3のスィッチ 1 4に対する矩形波ゲート信号とは、 次の ように生成されている。
即ち、 第 3のスィツチ 1 4に対する矩形波グート信号がオン状態からオフ状態 に移行されるタイミングは、 第 1のスィッチ 1 2に対する矩形波ゲート信号がォ ン状態からオフ状態に移行されるタイミングょりも早くなるようにされる。 また、 同様に、 第 1図の下段に示す如く、 第 2の周期にオンされる第 2のスィ ツチ 1 3に対する矩形波ゲート信号と第 4のスィッチ 1 5に対する矩形波ゲート 信号とは、 次のように生成されている。
即ち、 第 4のスィッチ 1 5に対する矩形波ゲート信号がオン状態からオフ状態 に移行されるタイミングは、 第 2のスィッチ 1 3に対する矩形波ゲート信号がォ ン状態からオフ状態に移行されるタイミングょりも早くなるようにされる。 このような各矩形波ゲート信号を印加することによって、 チョークコイルにお けるエネルギを巧みに放散することができて、 前述の特許文献 1に開示されてい るインバータ装置における如き零電圧期間に生じるかも知れない非所望なサージ の発生を抑止することができる。
なお、 本発明にいう第 1の矩形波グート信号生成回路と第 2の矩形波ゲート信 号生成回路とは、 基本となる早い周期の方形波ク口ックにもとづいて当該方形波 ク口ックをいわば分周するような形で、 夫々の矩形波ゲート信号を生成している 従来一般には、 当該方形波クロックとしては、 デューティ比 5 0 (例えば 1 0 対 1 0) の方形波クロックが用いられるけれども、 本発明においては、 当該方形 波ク口ックのデューティを例えば 10対 9の方形波クロックとし、 これによつて インバータの出力側での実効電力を多少でも大となるようにしている。
第 2図は本発明の実施例に対応する要部構成を示す。 図中の符号 1 2ないし 1 5、 1 6ないし 1 9、 2◦は夫々第 1図に対応している。 そして、 符号 23ない し 26は夫々第 1スィツチないし第 4スィツチが内蔵しているダイォードであり また必要に応じて外付けされるダイオードである。 なお、 図示の FET aは第 1 のスィッチ 1 2を意味し、 F ET bは第 3のスィッチ 14を意味し、 FET cは 第 2のスィッチ 1 3を意味し、 FET dは第 4のスィツチ 1 5を意味する。
更に、 符号 27はデューティ比 1 0対 9の矩形波発振器 （周波数 500 kH z 又は 600 kH z) 、 28は 1 0進ジョンソンカウンタ （40 1 7) 、 29は A ND回路、 30は OR回路、 3 1は AND回路、 32は OR回路、 3 3は反転回 路を表している。 なお発振器 2 7のデューティ比は以後 1 0対 9で説明するが、 この数値でなくても良い。
1 0進ジョンソンカウンタ 28は、 発振器 2 7からの矩形波クロックを受けて 当該クロックを計数し、 クロックを 1つずつ受けるたびに、 端子 Q 1からクロッ ク 1周期分の矩形波、 端子 Q 2からクロック 1周期分の矩形波、 …端子 Q 9から クロック 1周期分の矩形波を発し、 かつクロック 5個分毎に反転し、 クロック 1 0個を 1周期とする矩形波を発するキヤリ ·ァゥト端子を有する。
第 3図は第 2図に示す構成についての動作を説明するタイムチャートを示して レヽる。
第 2図に示す発振器 27からのクロックはデューティ比が 1 0対 9の矩形波で あり、 第 3図の最上段に示されている。 当該クロックは 1 0進ジョンソンカウン タ 28において計数され、 当該カウンタ 28は端子 Q 1ないし Q 9に逐次、 クロ ック 1周期分の矩形波を出力する。
第 2図に示す OR回路 32は、 端子 Q 1ないし Q 3がハイの間に論理 「1」 の 出力を発しかつ端子 Q 4の出力とクロックとが同時に論理 「1」 となる区間を A ND回路 3 1が論理 「1」 を出力する。 したがって、 第 3図に示す 「 （B) 点」 の信号が生成され （周波数は 50Hz又は 6 0H z) 、 第 3のスィッチ 1 4 (F ETb) をオンさせる。 このとき、 第 3図に示す左端よりも早い時点から、 カウ ンタ 28において 「キヤリ 'アウト」 がハイとなっており、 第 1のスィツチ 1 2 (FET a) がオンされている。 第 3図に示す 「 （A) 点」 の信号キヤリ ' ァゥ トは当該 「キヤリ ·アウト J がハイの状況を表している。 当該キヤリ ·アウトは 、 端子 Q 9がローになった時点でハイとなって続く 5クロック分ハイ状態を続け るものとして示されている。
第 3図に示す如く 「 （B) 点」 の信号は、 端子 Q 4がハイでかつクロックがハ ィからローになった時点でローになる。
この結果、 第 3のスィッチ 14 (FETb) がオフになった後に一瞬遅れて第 1のスィッチ 1 2 (FET a) がオフとされる。 そして、 第 1のスィツチ 1 2 ( FET a) がオフとなった時点で第 2のスィッチ 1 3 (FET c) がオンとされ る。 その理由は、 第 2のスィッチ 1 3 (FET c) に対する矩形波ゲート信号が 上記の信号キヤリ ·ァゥトを反転回路 33で反転したものであるからである。 第 2のスィツチ 1 3 (FET c) がオンされた後に、 1クロック経過して端子 Q 6がハイとなった時点で OR回路 30を介して 「 （D) 点」 の信号がハイとな り、 以後 AND回路 3 1の出力がローとなる時点までハイ状態を続けて、 第 4の スィッチ 1 5 (FET d) のオン状態を維持する。 そして、 カウンタ 28の 「キ ャリ ·アウト」 がハイとなる時点において 「 （C) 点」 の信号はローとなり、 第 2のスィッチ 1 3 (FET c) はオフされる。 その時点で、 言うまでもなく、 「
(A) 点」 の信号はハイとなり、 第 1のスィッチ 1 2 (FET a) がオンされる
( (A) 点の周波数は 50H z又は 60H zである） 。
したがって、 第 1のスィッチ 1 2 (FET a) ないし第 4のスィッチ 1 5 (F ET d) がオンとなる状況は、 第 1図の下方に示したタイムチャートにしたがう 形となる。 即ち、
( i ) 第 2のスィツチ 1 3 (FET c) がオフした時点で第 1のスィッチ 1 2 ( FET a) がオンされ、
(ii) 1クロック分遅れて第 3のスィツチ 1 4 (FETb) がオンされ、
(iii) 次いで、 第 3のスィッチ 14 (FETb) がオフされ、
(iv) 続いて、 略いわば半クロック分遅れて第 1のスィッチ 1 2 (FET a) が オフされ、 同時に第 2のスィッチ 1 3 (FET c) がオンされ、 ( V ) 1クロック分遅れて第 4のスィッチ 1 5 (FET d) がオンされ、 (vi) 次いで、 第 4のスィッチ 1 5 (FET d) がオフされ、
(vii) 続いて、 略いわば半クロック分遅れて第 2のスィッチ 1 3 (FET c) が オフされ、 同時に第 1のスィッチ 1 2 (FET a) がオンされる。 即ち上記 （ i
) の状態に戻る。
第 4図は本発明の場合にサージが抑止される状況を説明する図である。 図中の 符号は第 2図に対応している。 そして、 第 4図は （ i ) 第 3のスィッチ 14 (F ETb) がオフされて、 次いで （ii) 第 1のスィッチ 1 2 (F ET a ) がオフさ れかつ第 2のスィッチ 1 3 (FET c) がオンされる際の状況を説明している。 第 1のスィッチ 1 2 (FET a) と第 3のスィッチ 14 (FETb) とがオン している間に図示 i 1で示す電流が流れているとする。 この状態の下で、 上述の 如く第 3のスィッチ 14 (FETb) がオフされたとする （第 1のスィッチ 1 2 (F ET a ) はオンのままにある） と、 その時点でチョークコイル 22に蓄積さ れているエネルギは、 図示 i 2で示す電流が、 チョークコイル 22、 負荷 2 1、 ダイォード 24、 オン状態にある第 1のスィツチ 1 2 (F ET a) 、 負荷 2 1、 チョークコイル 22と流れる。
そして、 次いで、 第 2のスィッチ 1 3 (FET c) がオンされかつ第 1のスィ ツチ 1 2 (FET a) がオフされるが、 このときに 1クロック分遅れて第 4のス イッチ 1 5 (FET d) がオンされる。 即ち、 この第 4のスィッチ 1 5 (FET d) がオンされた時点で、 負荷 2 1に対して、 図示 i 1で示す電流とは逆方向の 電流が流れはじめることになる。
上述の如く、 本発明の場合には、 第 3のスィッチ 14 (FETb) がオフされ た後にも、 第 1のスィツチ 1 2 (FET a) がオンし続けている限り、 負荷 2 1 には、 図示 i 2で示す電流が流れつづける。 そして一瞬 （1クロック分） を経過 して、 負荷 2 1に対して逆方向の電流が流れることになる。
本発明の場合、 上述の如く、 第 3のスィッチ 1 4 (FETb) がオフされた後 の、 第 1のスィッチ 1 2 (FET a) がオンされつづけている間に、 チョークコ ィル 22に蓄積されたエネルギが放散されると共に、 その間に図示 i 2で示す電 流の存在によって、 負荷 2 1に電流 （即ち、 実質上の負荷電流） が流れつづける ことになる。 この結果、 インバータにおける変換効率が高くかつサージの抑止を 可能にしている。
なお、 第 3図において 「発振クロック」 に対応して 「1 0」 と 「9」 とを記入 しているのは、 デューティ比 1 0対 9に対応する期間の大きさを表している。 そ して、 「 （B) 点」 の信号、 「 （A) 点」 の信号、 「 （D) 点」 の信号、 「 （C ) 点」 の信号の夫々に対応して 「6 7」 と 「1 23」 、 「95」 と 「95」 、 「 6 7」 と 「1 23」 、 「95」 と 「9 5」 を記入しているのは、 デューティ比 1 0対 9のクロックを 1 0進ジョンソンカウンタ 28に供給したことに伴って生じ る期間の大きさを表している。
第 3図における 「発振クロック」 がデューティ比が 50 (即ち 「1 0」 対 「1 0」 ） であるものとし、 当該発振クロックの周期が、 第 3図に示す 「1 0」 対 「 9」 の場合と同じに選ばれているとすると、 次のようになる。
即ち、 「1 0」 対 「9」 の場合には、 「1 0」 対 「1 0」 の場合にくらベて、 オン期間が約 1. 05程度となり （大となり） かつオフ期間が約 0. 94程度と なる （小となる） 。
この影響が、 第 3図に示す 「クロック &Q4」 や 「クロック &Q 9」 のオン期 間の幅に現れる。 即ち当該 「クロック &Q4」 や 「クロック &Q 9」 のオン期間 が大となり、 第 3図に示す （B) 点や （D) 点のオン期間がその分だけ延びるこ とになる。
したがって、 ィンパータの出力側での実効電力が大となっている。
なお、 言うまでもなく、 本発明においても、 第 2のスィッチがオンに移行した 直後に、 第 3図に示す場合に 1ク口ック周期分だけ遅れて第 4のスィツチがオン されることから、 先の特許文献 1に示されていた 「零電圧期間」 が存在する形と なっている。 即ち、 本発明においても、 出力波形のひずみ率の値は比較的小さい ものとなっている。
第 1図に示したィンパータ側の動作については上述したが、 3相整流回路 2側 の動作に伴う問題について以下に記述しておく。
第 1図に示す磁石界磁交流発電機 1はエンジン駆動される。 このェ： に当たって、 インバータの出力側での負荷が十分に小さい状態にある場合に、 当 該小さい負荷に見合う程度にエンジンの回転数を落として、 いわゆる省エネルギ 化をはかることがある。 このような運転状態の下では、 発電機からの交流電圧の 周波数が大きく低下している。 そしてこの際には、 エンジンと磁石界磁交流発電 機 1と 3相整流回路 2とサイリスタ用ゲ一ト信号発生回路 9とコンデンサ 1 0と インパータ 1 1とを含む制御系全体の安定性が劣化する。
この点を改善するために、 第 5図に示す如き電圧制御手段が採用されている。 第 5図は 3相整流回路におけるサイリスタを制御する構成を示している。 図中の 符号 1ないし 1 0は第 1図に対応し、 5 1， 5 2は分圧抵抗、 5 3はコンパレー タ、 5 4ないし 5 6はダイオード、 5 7は基準閾値電圧を表している。
3相整流回路 2の出力側の電圧 （直流電圧） が分圧抵抗 5 1 , 5 2によって分 圧され、 コンパレータ 5 3において基準閾値電圧と比較される。 図示の直流電圧 が所定値以下にある場合、 コンパレータ 5 3は、 図示のサイリスタ 6ないし 8の いずれか 1つでもが導通可能な位相状態になった際には、 即ち、 当該サイリスタ が導通できるようなサイリスタ用ゲ一ト信号を全サイリスタ 6ないし 8に供給す る。 また逆に図示の直流電圧が所定値以上にある場合、 コンパレータ 5 3は、 図 示のサイリスタ 6ないし 8のいずれか 1つでもが導通可能な位相状態になった際 でも、 当該サイリスタが導通しないようなサイリスタ用ゲ一ト信号を全サイリス タ 6ないし 8に供給する。
このようにして、 図示の直流電圧の変動に対応して、 当該直流電圧を上記の基 準閾値電圧に見合う所定の電圧レベルに保持するようにする。 即ち、 磁石界磁交 流発電機 1における電圧変動に対処するようにしている。
当該第 5図に示す如き比較的簡単な構成によって、 直流電圧を所定の電圧レべ ルに保持できて、 第 5図に示す構成はきわめて有効な手段である。
し力 し、 次の如き問題が生じることが判明した。
即ち、 第 5図に示すコンデンサ 1 0の端子電圧 （上述の図示の直流電圧） は、 コンデンサ 1 0の存在に拘らず、 リップル分を含んでいる。 一方、 磁石界磁交流 発電機 1からの交流電圧は一般に 6 0 O H z程度の高い周波数を持つように設計 されているが、 エンジンの回転数を小に落とした場合に磁石界磁交流発電機 1か らの交流電圧の周波数が 1 0 O H Z程度に低下することが生じる。 この場合には 、 上述のリップル分の最低周波数成分も比較的低いものとなって、 エンジンと磁 石界磁交流発電機 1と 3相整流回路 2とサイリスタ用ゲ一ト信号発生回路 9とコ ンデンサ 1 0と第 1図に示すインパータ 1 1とを含む制御系全体の安定性が悪く なり、 系全体で非所望なフリッカ現象が生じることがある。
このような現象は、 例えば第 5図に示す構成において、 図示の直流電圧が上昇 した結果でコンパレータ 5 3が全サイリスタ 6ないし 8に対してオフとなるよう に指令を発したとしても、 オン状態にされていたサイリスタに対して、 当該サイ リスタに対する印加電圧が零となるまでの間、 当該サイリスタがオンし続けるこ とが 1つの原因となる。
第 6図と第 7図とは第 5図に示す構成の下でのサイリスタのオン ·オフ状態を 示す説明図である。
第 6図は直流電圧が所定レベル以下になった時点からの状況を表している。 磁石界磁交流発電機 1からの交流出力が U相、 V相、 W相の 3相であって、 3 相整流回路 2における各サイリスタ 6ないし 8に印加される電圧が、 第 6図の上 段に 「U VW」 として示されている。 このような印加電圧がサイリスタに対して 印加されている状況の下で、 第 6図の中段に 「ゲート」 として示すように、 コン パレータ 5 3がサイリスタに対するオン指令を発したとすると、 第 6図の下段に 「出力」 として示すように各サイリスタはオンでき位相状態の下で逐次オンして 、 リップルを含む 「出力」 を発する。
第 7図は直流電圧が所定レベル以上になつた時点での状況を表している。 第 7図の上段に第 6図に示す 「U VW」 と同じものが示されている。 そして、 第 7図の中段において、 コンパレータ 5 3がサイリスタに対してオフ指令を発し たとする。 このとき、 オフ指令が発せられた時点でちょうどオン状態になってい るサイリスタは、 オフ指令が発せられた瞬間にはオフとなることができない。 即 ち、 当該サイリスタに流れる電流が零となるまでの間、 オン状態を続ける。 この オン状態が第 7図の下段においてクロスハッチングで示されている。 更に言えば 、 オン状態がオフ状態に移行するまでに遅れが存在する。
この遅れが上述の系の安定性に影響を与える。 第 8図と第 9図とは、 磁石界磁交流発電機の出力周波数が 1 0 0 H z程度に低 下されている場合における、 第 6図と第 7図とに対応する図である。
第 8図と第 6図とは周波数が異なるだけで同じ状況の図である。 また第 9図と 第 7図も周波数が異なるだけで同じ状況の図である。
第 7図と第 9図とを比較すると判る如く、 サイリスタに対してオフ指令が発せ られた時点でちょうどオン状態にあるサイリスタがオフ状態に移行するのに第 9 図の場合比較的長い時間を要する。 この遅れのために、 磁石界磁交流発電機の出 力周波数が低下した際に系の安定性の劣化が顕著に現れる。
第 1 0図は系の安定性の劣化を防止する構成を示す。 図中の符号は第 5図に対 応し、 かつ符号 5 8は増設したスイッチングトランジスタ、 5 9はトランジスタ のドライブ回路、 6 0はダイオードを示す。
第 1 0図の場合には、 分圧抵抗 5 1， 5 2と平滑コンデンサ 1 0との間に、 ス ィツチングトランジスタ 5 8がもうけられ、 コンパレータ 5 3からの指令にもと づいてサイリスタ 6ないし 8に対する指令と対応づけられて、 当該スィツチング トランジスタ 5 8が制御される。
第 6図ないし第 9図において述べた説明を考慮すると判る如く、 コンパレータ 5 3がサイリスタをオフする指令を発した時点以降においても、 1つのサイリス タがオフされるのに遅れが生じていた。
し力 し、 第 1 0図の構成の場合には、 第 7図や第 9図に示すクロスハッチング の所で、 サイリスタはオン状態を続けているとしても、 スィツチングトランジス タ 5 8が強制的にオフされる。
したがって、 第 1 0図の構成の場合には、 第 7図や第 9図に示すクロスハッチ ングのタイミングで、 分圧抵抗 5 1 , 5 2の点とコンデンサ 1 0側とで切り離さ れる。 即ち、 クロスハッチングの部分は実質上存在しない形となる。 更に言えば 、 コンパレータ 5 3によるオフ指令が実質上、 即時に実行されたと同じ状態とな る。 したがって、 第 5図に関連して述べた系の不安定性は改善される。 産業上の利用可能性
以上説明した如く、 本発明によれば、 矩形波インバータに生じかねないサージ の発生を抑止できる。 そして、 その上、 ィンパータにおける変換効率を向上する ことができる。

Claims

請求の範囲
1 . 第 1の周期の間にオンされる第 1のスィツチと第 3のスィツチとを備える と共に第 2の周期の間にオンされる第 2のスィツチと第 4のスィツチとを備え、 第 1のスィツチと第 4のスィツチとの接続点と第 2のスィツチと第 3のスィツチ との接続点との間にチョークコイルを介して負荷が接続されるプリッジ型ィンパ ータにおいて、
第 1のスィツチと第 3のスィツチとに矩形波ゲート信号を印加するに当たって 、 第 1のスィツチに対する矩形波グート信号がオフとなるよりも早い時点におい て第 3のスィツチに対する矩形波グート信号をオフするようにした、 第 1の周期 に対応する第 1の矩形波ゲート信号生成回路と、
第 2のスィツチと第 4のスィツチとに矩形波ゲート信号を印加するに当たって 、 第 2のスィツチに対する矩形波ゲート信号がオフとなるよりも早い時点におい て第 4のスィツチに対する矩形波グート信号をオフするようにした、 第 2の周期 に対応する第 2の矩形波ゲート信号生成回路と
をもうけた
ことを特徴とするサージを抑止した矩形波ィンパータ。
2 . 前記第 1の矩形波ゲート信号生成回路と前記第 2の矩形波ゲート信号生成 回路とに供給されて、 前記第 1の矩形波ゲート信号と前記第 2の矩形波グート信 号とを生成する基となる方形波ク口ックに関して、 当該方形波ク口ックのデュー ティが 5 0対 5 0でないことを特徴とする請求の範囲第 1項記載のサージを抑止 した矩形波インパータ。
3 . エンジン駆動の磁石界磁交流発電機と、
当該磁石界磁交流発電機によって発生された 3相交流電圧が印加される 3相整 流回路と、
当該 3相整流回路によって整流された直流電圧が供給される平滑コンデンサと 前記 3相整流回路によつて整流された前記直流電圧が供給される請求の範囲第 1項記載の矩形波ィンバータとをそなえ、 前記 3相整流回路は、 前記直流電圧の正極側に接続される 3個のサイリスタと 、 前記直流電圧の負極側に接続される 3個のダイォードとで構成されてなり、 かつ、 前記直流電圧の値と予め定められた値の閾値とを比較するコンパレータ がもうけられてなり、
前記直流電圧の値が前記閾値よりも小さい場合に、 前記コンパレータからのォ ン指示信号が、 前記 3個のサイリスタの夫々のゲートに対して、 同時にかつ個別 に印加される
ことを特徴とする請求の範囲第 1項記載のサージを抑止した矩形波ィンパータ
4 . 前記 3相整流回路の出力側と前記平滑コンデンサの接続端との間に、 直列 に、 第 5のスィツチがもうけられ、
前記コンパレータからの前記オン指示信号によつて前記第 5のスィッチがオン されかつ前記オン指示信号の消滅によって当該第 5のスィツチがオフされる ことを特徴とする請求の範囲第 3項記載のサージを抑止した矩形波ィンパータ
4
PCT/JP2003/012208 2002-09-25 2003-09-25 サージを抑止した矩形波インバータ WO2004030195A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
AU2003266603A AU2003266603A1 (en) 2002-09-25 2003-09-25 Rectangular wave inverter with surge being supressed
JP2004539518A JP4478573B2 (ja) 2002-09-25 2003-09-25 サージを抑止した矩形波インバータ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002-278840 2002-09-25
JP2002278840 2002-09-25

Publications (1)

Publication Number Publication Date
WO2004030195A1 true WO2004030195A1 (ja) 2004-04-08

Family

ID=32040436

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/012208 WO2004030195A1 (ja) 2002-09-25 2003-09-25 サージを抑止した矩形波インバータ

Country Status (3)

Country Link
JP (1) JP4478573B2 (ja)
AU (1) AU2003266603A1 (ja)
WO (1) WO2004030195A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009195057A (ja) * 2008-02-15 2009-08-27 Fuji Electric Systems Co Ltd 多重インバータシステム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02131369A (ja) * 1988-11-04 1990-05-21 Nishishiba Electric Co Ltd 車載発電装置
JPH02311164A (ja) * 1989-05-26 1990-12-26 Matsushita Electric Works Ltd 駆動装置
JPH06351259A (ja) * 1993-06-10 1994-12-22 Matsushita Electric Works Ltd 電源装置
JPH07213062A (ja) * 1994-01-24 1995-08-11 Nippon Electric Ind Co Ltd Ｐｗｍサイクロコンバータのゲート信号生成方法
JPH1189232A (ja) * 1997-09-12 1999-03-30 Matsushita Electric Ind Co Ltd スイッチング電源装置
JP2002153075A (ja) * 2000-11-13 2002-05-24 Fuji Xerox Co Ltd 電源装置および出力電圧制御方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02131369A (ja) * 1988-11-04 1990-05-21 Nishishiba Electric Co Ltd 車載発電装置
JPH02311164A (ja) * 1989-05-26 1990-12-26 Matsushita Electric Works Ltd 駆動装置
JPH06351259A (ja) * 1993-06-10 1994-12-22 Matsushita Electric Works Ltd 電源装置
JPH07213062A (ja) * 1994-01-24 1995-08-11 Nippon Electric Ind Co Ltd Ｐｗｍサイクロコンバータのゲート信号生成方法
JPH1189232A (ja) * 1997-09-12 1999-03-30 Matsushita Electric Ind Co Ltd スイッチング電源装置
JP2002153075A (ja) * 2000-11-13 2002-05-24 Fuji Xerox Co Ltd 電源装置および出力電圧制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009195057A (ja) * 2008-02-15 2009-08-27 Fuji Electric Systems Co Ltd 多重インバータシステム

Also Published As

Publication number Publication date
JPWO2004030195A1 (ja) 2006-01-26
JP4478573B2 (ja) 2010-06-09
AU2003266603A1 (en) 2004-04-19

Similar Documents

Publication Publication Date Title
JP4824524B2 (ja) 単方向ｄｃ−ｄｃコンバータおよびその制御方法
EP0658968B1 (en) Switching regulator
JP2004524788A (ja) 同期整流変換器回路内の逆電流を減少させる方法と回路
JP6185860B2 (ja) 双方向コンバータ
US20190356239A1 (en) Method for controlling inverter during startup and control device
JP3681596B2 (ja) 直流電源装置
US10079554B2 (en) Hybrid rectifier circuit for rectifying a line current
JP3848903B2 (ja) 電力変換装置
JP7121971B2 (ja) 三相ａｃ－ｄｃコンバータ
JPWO2017145339A1 (ja) 直流電源装置および冷凍サイクル適用機器
JP4110477B2 (ja) Ｄｃ−ｄｃコンバータ
JP5169018B2 (ja) 電力変換装置
WO2004030195A1 (ja) サージを抑止した矩形波インバータ
JP4514927B2 (ja) Ｄｃ／ｄｃコンバータ装置
JPH05308778A (ja) 電気自動車駆動用インバータ
JP3177085B2 (ja) 電力変換装置
JP2010166681A (ja) 交流機制御装置
JP3493273B2 (ja) 三相整流器の力率改善回路
WO2023032150A1 (ja) 電力変換装置及び電力変換装置を搭載した航空機
WO2021156981A1 (ja) スイッチングコンバータ
JPH0746846A (ja) 三相整流装置
JP3524626B2 (ja) 静止型電力変換装置
JP2002199730A (ja) 直流電源装置
JP2000333463A (ja) スイッチング電源装置
JP4248560B2 (ja) 電力変換装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004539518

Country of ref document: JP

122 Ep: pct application non-entry in european phase