WO2023032150A1 - 電力変換装置及び電力変換装置を搭載した航空機 - Google Patents

電力変換装置及び電力変換装置を搭載した航空機 Download PDF

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悠輔 城内
良太 朝倉
賢司 藤原
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三菱電機株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
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    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters

Definitions

  • This application relates to a power conversion device and an aircraft equipped with the power conversion device.
  • the applicant has proposed that in a power conversion device comprising a three-phase inverter and three single-phase inverters connected to the three-phase inverter, the common-mode voltage is suppressed within a predetermined allowable range, and the combined output voltage is It is disclosed that both common mode noise and normal mode noise are suppressed by controlling each line voltage change width in each line voltage to satisfy a specified condition based on the DC voltage of a single-phase inverter (for example, Patent Document 1 reference).
  • a short circuit prevention period (dead time) is applied to control the operation of the inverter.
  • the dead time is applied, the operation path changes, the common mode voltage and the voltage fluctuation range increase, and there is a risk of noise generation.
  • the present application discloses a technique for solving the above problems, and provides a power conversion device capable of reducing noise even when dead time is applied, and a power conversion device equipped with the power conversion device.
  • the purpose is to provide an aircraft that
  • a power conversion device disclosed in the present application is a power conversion device disposed between a power supply and a load for converting power from the power supply and supplying the power to the load, comprising a first capacitor and a plurality of switching elements and a second capacitor connected in series with the first inverter, to which a voltage lower than the voltage applied to the first capacitor is applied, and a plurality of switching elements.
  • the control device for generating drive signals for driving the plurality of switching elements of the first inverter and the plurality of switching elements of the second inverter, wherein the control device A plurality of switching elements of the inverter and a plurality of switching elements of the second inverter are controlled by applying a dead time, and the output voltage of the first inverter and the output voltage of the second inverter during the dead time period.
  • the fluctuation timing of the output voltage of the first inverter and the fluctuation timing of the output voltage of the second inverter are controlled so as to suppress the voltage fluctuation width of the combined voltage.
  • the voltage fluctuation range of the combined voltage of the output voltage of the first inverter and the output voltage of the second inverter during the dead time period is suppressed. Since the fluctuation timing of the output voltage of the inverter and the fluctuation timing of the output voltage of the second inverter are controlled, large voltage changes and voltage distortion in the line voltage and common mode voltage can be reduced during the dead time period. In other words, short-circuit prevention and noise suppression are possible, so it is possible to reduce the size and weight of the filter connected to the subsequent stage of the inverter.
  • FIG. 1 is a schematic configuration diagram showing the configuration of a power conversion system according to Embodiment 1;
  • FIG. 1 is a diagram showing an example of a circuit configuration of a power conversion device according to Embodiment 1;
  • FIG. 2 is a diagram showing an example of a switching element used in the power converter according to Embodiment 1;
  • FIG. 4 is a diagram showing output command values of the power converter according to Embodiment 1.
  • FIG. 4 is a diagram showing output command values of a three-phase, three-level inverter in the power converter according to Embodiment 1;
  • FIG. 4 is a diagram showing output command values of a single-phase inverter device among the power conversion devices according to Embodiment 1.
  • FIG. 4 is a diagram showing gate drive signals for driving switching elements forming a three-phase, three-level inverter in the power converter according to Embodiment 1;
  • FIG. 4 is a diagram showing gate drive signals for driving switching elements that constitute a single-phase inverter device in the power conversion device according to Embodiment 1.
  • FIG. FIG. 5C is a diagram showing output voltages when a three-phase, three-level inverter is driven with the waveforms of FIG. 5A and a single-phase inverter is driven with the waveforms of FIG. 5B;
  • FIG. 5B is a diagram showing a gate drive signal obtained by subjecting the gate drive signal of FIG. 5A to dead time correction;
  • FIG. 6B is a diagram showing a gate drive signal obtained by subjecting the gate drive signal of FIG. 5B to dead time correction
  • FIG. 7B is a diagram showing output voltages when a three-phase, three-level inverter is driven with the waveforms of FIG. 7A and a single-phase inverter is driven with the waveforms of FIG. 7B
  • FIG. 7B is a diagram showing output voltages when a three-phase, three-level inverter is driven by the waveforms in FIG. 7A, a single-phase inverter device is driven by the waveforms in FIG. 7B, and correction control is performed
  • FIG. 8B is a diagram for explaining the generation mechanism of voltage pulses in the waveform of FIG.
  • FIG. 8A; 8B is a diagram for explaining correction control for removing a voltage pulse from the waveform of FIG. 8A;
  • FIG. FIG. 10 is a diagram for explaining the influence of applying dead time when the load power factor is 1 and a method for improving the influence in the power converter according to Embodiment 2;
  • FIG. 10 is a diagram for explaining the influence of dead time application when the load power factor is 0 and a method for improving the influence in the power converter according to Embodiment 2;
  • FIG. 10 is a diagram showing the relationship between turn-off waveforms, turn-on waveforms, and output voltage waveforms of a semiconductor element that constitutes a power converter according to Embodiment 3;
  • FIG. 10 is a diagram showing the relationship between turn-off waveforms, turn-on waveforms, and output voltage waveforms of a semiconductor element that constitutes a power converter according to Embodiment 3;
  • FIG. 13 is a diagram showing an example of a circuit configuration of a power conversion device according to Embodiment 4;
  • FIG. 13 is a diagram showing another example of the circuit configuration of the power conversion device according to Embodiment 4;
  • FIG. 10 is a diagram showing an example of a switching element used in a power conversion device according to Embodiment 4;
  • FIG. 10 is a diagram showing another example of a switching element used in the power conversion device according to Embodiment 4;
  • FIG. 12 is a schematic configuration diagram showing an aircraft according to Embodiment 5;
  • FIG. 12 is a schematic configuration diagram showing an aircraft according to Embodiment 6;
  • 2 is a hardware configuration diagram of a control device according to Embodiments 1 to 6;
  • FIG. 1 is a schematic configuration diagram showing an example of a power conversion system using a power conversion device 3 according to Embodiment 1.
  • a power conversion device 3 and a filter 4 are connected in series between a DC power source 1 and a load 5 (for example, a motor in FIG. 2), and a DC link capacitor is connected between the DC power source 1 and the power conversion device 3. 2 are connected in parallel.
  • the power conversion device 3 includes an inverter 10 that is a power conversion section that converts the power from the DC power supply 1 into a predetermined power and outputs the power to the load 5 via the filter 4, and a control device 20 that is a control section thereof.
  • the inverter 10 demonstrates a DC/AC inverter as an example.
  • FIG. 2 is a diagram showing an example of the circuit configuration of the inverter 10.
  • the DC/AC inverter includes a three-phase three-level inverter 30, which is a first inverter that converts DC into AC, and a second inverter 30, which converts into predetermined power.
  • a single-phase inverter device 40 which is an inverter, is provided.
  • the single-phase inverter device 40 has three single-phase inverters corresponding to three phases.
  • the switching elements Q1 to Q12 constituting the three-phase three-level inverter 30 have a structure in which diodes are connected in anti-parallel to MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors), which are semiconductor elements.
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • the switching elements Q1 to Q12 forming the three-phase three-level inverter 30 and the switching elements Q13 to Q24 forming the single-phase inverter device 40 are all preferably formed using wide bandgap semiconductors. Although the details will be described later, the switching elements Q13 to Q24 forming the single-phase inverter device 40 perform high-speed switching, so switching elements formed using a wide bandgap semiconductor are more suitable.
  • FIG. 3 shows an example of the configuration of semiconductor elements applied to the switching elements Q1 to Q12 constituting the three-phase three-level inverter 30 and the switching elements Q13 to Q24 constituting the single-phase inverter device 40.
  • the drain terminal D, the gate It is composed of a MOSFET 15 having a terminal G and a source terminal S and a diode 16 connected in antiparallel thereto.
  • the MOSFET 15 may be a Si-MOSFET or, for example, a SiC-MOSFET using a wide bandgap semiconductor.
  • the diode 16 may be a Si-diode or, for example, a SiC-diode using a wide bandgap semiconductor. However, it is preferable to use a semiconductor element using a wide bandgap semiconductor.
  • the three-phase three-level inverter 30 includes series-connected P-side capacitor 31 and N-side capacitor 32, series-connected switching elements Q1 to Q4, series-connected switching elements Q5 to Q8, A series-connected switching element Q9 to a switching element Q12 are connected in parallel to the DC link capacitor 2.
  • FIG. 2 the three-phase three-level inverter 30 includes series-connected P-side capacitor 31 and N-side capacitor 32, series-connected switching elements Q1 to Q4, series-connected switching elements Q5 to Q8, A series-connected switching element Q9 to a switching element Q12 are connected in parallel to the DC link capacitor 2.
  • a connection point E between the P-side capacitor 31 and the N-side capacitor 32 includes a connection point Eu between the anode terminal of the diode D1 and the cathode terminal of the diode D2, a connection point Ev between the anode terminal of the diode D3 and the cathode terminal of the diode D4, and a connection point Ew between the anode terminal of the diode D5 and the cathode terminal of the diode D6.
  • the cathode terminal of the diode D1 is connected to the connection point Ku between the switching elements Q1 and Q2
  • the cathode terminal of the diode D3 is connected to the connection point Kv between the switching elements Q5 and Q6, and the cathode terminal of the diode D5 is It is connected to the connection point Kw between the switching element Q9 and the switching element Q10.
  • the anode terminal of the diode D2 is connected to the connection point Au between the switching elements Q3 and Q4, the anode terminal of the diode D4 is connected to the connection point Av between the switching elements Q7 and Q8, and the anode terminal of the diode D6 is It is connected to a connection point Aw between the switching element Q11 and the switching element Q12.
  • connection point u between the switching element Q2 and the switching element Q3, a connection point v between the switching element Q6 and the switching element Q7, and a connection point w between the switching element Q10 and the switching element Q11 are connected to the single-phase inverter device 40.
  • the series-connected switching elements Q1 to Q4 form the U-phase leg
  • the series-connected switching elements Q5 to Q8 form the V-phase leg
  • the series-connected switching elements Q9 to Q12. constitute the legs of the W phase, respectively.
  • the single-phase inverter device 40 is composed of a bridge circuit of four switching elements corresponding to each phase. That is, switching element Q13 and switching element Q14 connected in series, switching element Q15 and switching element Q16 connected in series, U-phase inverter in which capacitor 41 is connected in parallel, and switching element Q17 connected in series. Switching element Q18, switching element Q19 and switching element Q20 connected in series, V-phase inverter in which capacitor 41 is connected in parallel, switching element Q21 and switching element Q22 connected in series, switching element connected in series A W-phase inverter is provided in which Q23, switching element Q24, and capacitor 41 are connected in parallel.
  • a connection point U between the switching element Q13 and the switching element Q14 is connected to a connection point u of the three-phase three-level inverter 30, and a connection point V between the switching element Q17 and the switching element Q18 is a connection point v of the three-phase three-level inverter 30.
  • a connection point W between the switching elements Q21 and Q22 is connected to a connection point w of the three-phase three-level inverter 30, respectively.
  • connection point Uo between the switching elements Q15 and Q16, a connection point Vo between the switching elements Q19 and Q20, and a connection point Wo between the switching elements Q23 and Q24 are connected to the filter 4, respectively.
  • the control device 20 includes current sensors 101U, 101V, and 101W for each phase provided on the output side of the single-phase inverter device 40, P-side capacitor 31 and N-side capacitor 32, which are input capacitors of the three-phase three-level inverter 30.
  • a voltage center (not shown) provided and a voltage sensor (not shown) provided in each capacitor 41 of the single-phase inverter device 40 receive sensor signals from the three-phase three-level inverter 30 and the single-phase inverter
  • a gate drive signal is output to the switching elements Q1 to Q24 provided in the device 40, and control is performed so that the power is converted into a predetermined power.
  • a current sensor may also be provided in the three-phase three-level inverter 30 .
  • FIG. 4A is a diagram showing a target output voltage command value from inverter 10, and shows an example of the U phase here.
  • the output waveform is a sine wave as shown.
  • FIG. 4B is a diagram showing the output voltage command value (U phase) of the three-phase, three-level inverter 30, and the output waveform is a one-pulse square wave.
  • FIG. 4C shows the output voltage command value (U-phase) of the single-phase inverter device 40, which is the waveform of the difference between the target output waveform of FIG. 4A and the output voltage command value of the three-phase three-level inverter 30 of FIG. 4B.
  • the 3-phase 3-level inverter 30 and the single-phase inverter device 40 output voltages according to respective predetermined waveform output voltage command values according to gate drive signals from the control device 20 .
  • the three-phase three-level inverter 30 generates a one-pulse waveform by low-frequency switching operation, and the single-phase inverter device 40 has a waveform in which the output voltage command value is generated by PWM (Pulse Width Modulation). Therefore, a large number of pulse-like voltage waveforms are generated. Therefore, the voltage of each capacitor 41 of the single-phase inverter device 40 is set to be smaller than the voltage of the P-side capacitor 31 and N-side capacitor 32 which are the input capacitors of the three-phase three-level inverter 30 . For example, if it is set to 1/2, it is possible to output a stable waveform with less harmonic components in the PWM operation of the single-phase inverter device 40 .
  • the control device 20 drives gates using current sensors 101U, 101V, and 101W provided downstream of the single-phase inverter device 40 and sensor signals from the above-described voltage sensors (not shown) so as to maintain the voltage ratio relationship of the capacitors.
  • a signal is calculated and output to each of the switching elements Q1 to Q24.
  • the three-phase three-level inverter 30 generates a one-pulse waveform by low-frequency switching operation with high DC voltage, and the single-phase inverter device 40 performs high-speed switching operation with low DC voltage.
  • FIG. 5A is a diagram showing ideal gate drive signals output to switching elements to output a voltage waveform corresponding to the output voltage command value (U phase) of the three-phase, three-level inverter 30.
  • FIG. In the figure, from the top, the output voltage command value (U phase) of the three-phase three-level inverter 30, the gates for driving the switching elements Q1 to Q4 constituting the U-phase leg of the three-phase three-level inverter 30 It is a waveform of a drive signal.
  • the switching elements Q1 to Q4 are switched on and off once per cycle.
  • the voltage applied between the drain and source of the semiconductor element becomes the voltage value (Vdc/2) of the P-side capacitor 31 or the N-side capacitor 32, which is the input capacitor, while the gate drive signal is off (that is, 0). While the signal is on (that is, 1), the voltage value is 0 (actually, the internal voltage drop is applied).
  • FIG. 5B is a diagram showing gate drive signals output to switching elements for outputting voltage waveforms corresponding to the output voltage command value (U-phase) of the single-phase inverter device 40.
  • FIG. In the drawing, from the top, the output voltage command value and the carrier wave (U phase) of the single-phase inverter device 40, the switching element Q13 to the switching element Q16 constituting the U-phase inverter of the single-phase inverter device 40. It is a waveform of a gate drive signal.
  • the switching elements Q13 to Q16 are switched on and off a plurality of times per cycle.
  • the switching elements constituting the single-phase inverter device 40 that operates in PWM have a large number of switching times
  • semiconductor elements suitable for high-frequency driving such as SiC-MOSFETs with small switching loss may be used.
  • the voltage applied between the drain and the source of the semiconductor element is the voltage value of the capacitor 41 while the gate drive signal is off (ie 0), and the voltage value is 0 while the gate drive signal is on (ie 1). (Actually, the internal voltage drop is applied).
  • each capacitor 41 of the single-phase inverter device 40 When the voltage of each capacitor 41 of the single-phase inverter device 40 is set to 1/2, for example, so that the voltage of each capacitor 41 is smaller than the voltage of the P-side capacitor 31 and the N-side capacitor 32, which are the input capacitors of the three-phase three-level inverter 30. , the voltage applied to the switching elements forming the single-phase inverter device 40 is half the voltage applied to the switching elements forming the three-phase three-level inverter 30 . These are applicable even if it is not a three-phase power converter.
  • FIG. 6 shows the waveform when the switching elements Q1 to Q4 of the three-phase three-level inverter 30 are driven by the waveform of FIG. 5A, and the switching elements Q13 to Q16 of the single-phase inverter device 40 are driven by the waveform of FIG. 5B.
  • FIG. 6 shows the waveform when the switching elements Q1 to Q4 of the three-phase three-level inverter 30 are driven by the waveform of FIG. 5A, and the switching elements Q13 to Q16 of the single-phase inverter device 40 are driven by the waveform of FIG. 5B.
  • the U-phase output voltage of inverter 10 composite voltage obtained by superimposing the U-phase output voltage of three-phase three-level inverter 30 and the U-phase output voltage of single-phase inverter device 40
  • the output voltage between the UV phases U-phase composite voltage obtained by superimposing the U-phase output voltage of the single-phase inverter device 40 on the U-phase output voltage of the three-phase three-level inverter 30 and the V-phase output voltage of the three-phase three-level inverter 30 line voltage between the V-phase composite voltage superimposed with the V-phase output voltage of the single-phase inverter device 40), the U-phase voltage and U-phase current of the three-phase three-level inverter 30, the U of the single-phase inverter device 40 4 shows waveforms of a phase voltage and a common mode voltage of the inverter 10.
  • FIG. 10 composite voltage obtained by superimposing the U-phase output voltage of three-phase three-level inverter 30 and the U-phase output voltage of single-phase inverter device 40
  • the amount of voltage change per step of each of the U-phase output voltage of the inverter 10 in the top two stages and the output voltage between the UV phases of the inverter 10 is defined as one level.
  • One level in this case corresponds to the voltage value applied to each capacitor 41 constituting the single-phase inverter device 40 .
  • the voltage applied to the capacitor 41 is 67.5 V, which is 1 level. corresponds to this.
  • the common mode voltage of inverter 10 is calculated by dividing the sum of the phase voltages of the respective phases by the number of phases.
  • the dead time is a period during which the upper and lower switches are turned off at the same time so that the upper and lower switches are not turned on at the same time when switching between on and off in order to prevent short-circuiting of the upper and lower arms. It is known to apply a dead time when operating a power converter as an actual machine. However, the dead time applied for short-circuit prevention may create an unintended operating path, increase voltage fluctuations in the output and common mode waveforms, distort the waveforms, and affect noise and surge voltages.
  • FIGS. 7A and 7B show gate drive signals when dead time is applied to the gate drive signals of the switching elements shown in FIGS. 5A and 5B.
  • FIG. 7A is a diagram in which dead time is applied to gate drive signals output to switching elements in order to output a voltage waveform corresponding to the output voltage command value (U-phase) of three-phase, three-level inverter 30.
  • U-phase the output voltage command value
  • the output voltage command value (U phase) of the three-phase three-level inverter 30, the switching element Q1 to the switching element Q4 constituting the U-phase leg of the three-phase three-level inverter 30 is a waveform of a gate drive signal.
  • the dashed lines in the switching elements Q1 to Q4 indicate the operation before the dead time is applied (the operation in FIG. 5A).
  • the dead time is introduced at the rise of the gate voltage, but it may be introduced at the fall or at both the rise and fall.
  • a dead-time period applies for each switching. For example, when a dead time period of 1 ⁇ s is provided, a pattern of providing 1 ⁇ s for rising, 1 ⁇ s for falling, or 0.5 ⁇ s for rising and 0.5 ⁇ s for falling is conceivable.
  • the voltage applied between the drain and the source of the semiconductor element becomes the voltage value of the P-side capacitor 31 or the N-side capacitor 32, which is the input capacitor, while the gate drive signal is off (that is, 0) as in FIG. 5A. While the signal is on (that is, 1), the voltage value is 0 (actually, the internal voltage drop is applied).
  • FIG. 7B is a diagram in which the dead time is applied to the gate drive signal output to the switching element in order to output the voltage waveform corresponding to the output voltage command value (U-phase) of the single-phase inverter device 40.
  • the signal before application and the solid line are the waveforms of the drive signal when the dead time is applied.
  • the dead time is introduced at the rise of the gate voltage, but it may be introduced at the fall or at both the rise and fall.
  • dead time is applied for each switching.
  • the switching elements Q13 to Q16 are switched on and off multiple times per cycle. As in the case where the dead time is not applied, the switching elements constituting the single-phase inverter device 40 that operates in PWM have a large number of switching times. .
  • the voltage applied between the drain and the source of the semiconductor element is the voltage value of the capacitor 41 while the gate drive signal is off (ie 0), and the voltage value is 0 while the gate drive signal is on (ie 1). (Actually, the internal voltage drop is applied).
  • each capacitor 41 of the single-phase inverter device 40 When the voltage of each capacitor 41 of the single-phase inverter device 40 is set to 1/2, for example, so that the voltage of each capacitor 41 is smaller than the voltage of the P-side capacitor 31 and the N-side capacitor 32, which are the input capacitors of the three-phase three-level inverter 30. , the voltage applied to the switching elements forming the single-phase inverter device 40 is half the voltage applied to the switching elements forming the three-phase three-level inverter 30 . At this time, one level of the voltage output from the inverter 10 becomes the voltage applied to the elements forming the single-phase inverter device 40 . These are applicable even if it is not a three-phase power converter.
  • FIG 8A and 8B show, in order from the top, the U-phase output voltage of the inverter 10 (the combined voltage obtained by superimposing the U-phase output voltage of the three-phase three-level inverter 30 and the U-phase output voltage of the single-phase inverter device 40).
  • the output voltage between the UV phases of the inverter 10 (U-phase composite voltage obtained by superimposing the U-phase output voltage of the single-phase inverter device 40 on the U-phase output voltage of the three-phase three-level inverter 30 and the output voltage of the three-phase three-level inverter 30 line voltage between the V-phase output voltage and the V-phase composite voltage obtained by superimposing the V-phase output voltage of the single-phase inverter device 40), the U-phase voltage and U-phase current of the three-phase three-level inverter 30, the single-phase 4 shows waveforms of the U-phase voltage of the inverter device 40 and the common mode voltage of the inverter 10.
  • FIG. 7 is a diagram showing an example of an output waveform, which corresponds to the case where dead time is applied to FIG. 6;
  • Such a thin pulse-like voltage is called a voltage spike, and the occurrence of the voltage spike is due to the change in the operating path due to the application of dead time. Since such a voltage fluctuation width of two or more levels per step affects noise, a noise filter must be provided for noise suppression. Furthermore, the larger the voltage fluctuation range, the larger and heavier the noise filter becomes.
  • FIG. 8B is a diagram showing the result of controlling so that the voltage spikes in FIG. 8A do not occur.
  • FIG. 9A is a diagram for explaining the cause of the voltage spike in FIG. 8A.
  • FIG. 8A shows a partial enlargement of the U-phase output voltage of the inverter 10 in the uppermost stage. In the output voltage waveform of , the timing of voltage fluctuation when dead time is applied does not match.
  • the fall of the output voltage of the single-phase inverter is recognized with a delay of 2 ⁇ s from the rise of the output voltage of the three-phase, three-level inverter.
  • the output voltage of three-phase three-level inverter 30 and , the fluctuation timing of the single-phase inverter 40 is adjusted.
  • the timings of the two should be controlled so as to match each other so as not to cause a deviation.
  • the variation timing of one voltage may be shifted by the dead time, or the variation timing of the other voltage may be shifted by the sum of the dead time and the circuit delay.
  • FIG. 9B is an example in which the variation timing of the voltage generated by the single-phase inverter device 40 is advanced so that the variation timing of the voltage generated by the three-phase three-level inverter 30 and the variation timing of the voltage generated by the single-phase inverter device 40 are aligned.
  • Timing matching is not limited to this example. Adjustment may be made by advancing or delaying the timing of the voltage generated by the three-phase, three-level inverter 30 or by advancing or delaying the timing of the voltage generated by the single-phase inverter device 40 .
  • FIG. 8B shows the output voltage when controlled so that the fluctuation timing of the voltage generated by the three-phase three-level inverter 30 and the fluctuation timing of the voltage generated by the single-phase inverter device 40 are aligned so as to suppress the occurrence of voltage spikes. is shown.
  • FIG. 8A by controlling the variation timing of the voltage generated by the three-phase three-level inverter 30 and the variation timing of the voltage generated by the single-phase inverter device 40 to match, the U-phase of the inverter 10 and the output voltage between the UV phases of the inverter 10 are suppressed within one level per step during the dead time period.
  • the common mode voltage of the inverter 10 the amount of voltage variation per step was similarly suppressed within one level during the dead time period.
  • a short-circuit prevention function can be provided, and noise caused by voltage fluctuation and voltage distortion can be reduced.
  • the voltages of the capacitors 31, 32, and 41 of the inverter 10 in this manner, a short-circuit prevention function that suppresses noise generation is provided even under conditions where both common mode noise and normal mode noise can be reduced. becomes possible.
  • the power conversion device 3 includes an inverter 10 having a three-phase three-level inverter 30 and a single-phase inverter device 40, and a control device 20 that controls the driving of the inverter 10.
  • a high-voltage semiconductor element is used for the switching element that constitutes the three-level inverter 30, and a semiconductor element formed of a wide bandgap semiconductor is used for the switching element that constitutes the single-phase inverter device 40. Since the timing of the voltage fluctuation generated by the 3-level inverter 30 and the voltage fluctuation generated by the single-phase inverter device 40 are matched, in addition to the above effects, the loss associated with driving the switching elements is also reduced, resulting in highly efficient power conversion. Equipment can be provided.
  • the noise filter can be made smaller and lighter, contributing to improved fuel efficiency.
  • the influence of noise is suppressed without increasing the weight, the reliability is also improved.
  • Embodiment 2 A power converter according to Embodiment 2 will be described below with reference to the drawings.
  • the timing of the voltage fluctuation generated by the three-phase, three-level inverter 30 and the timing of the voltage fluctuation generated by the single-phase inverter device 40 are controlled to match each other during the dead time period.
  • a control method according to the polarity of the load current that varies according to the state of the load 5 will be described.
  • FIGS 10A and 10B are diagrams showing phase voltages of the three-phase, three-level inverter 30, phase voltages of the single-phase inverter device 40, and current waveforms when the states of the load 5 are different.
  • FIG. 10A shows an example in which the load power factor is 1.
  • the output voltage waveform of the phase voltage (same phase as the three-phase three-level inverter 30) of the single-phase inverter device 40 to which the dead time is not applied (C1)
  • output voltage waveform (D1) of phase voltage of three-phase three-level inverter 30 when dead time is applied output voltage waveform (E1) of phase voltage of single-phase inverter device 40 when dead time is applied
  • waveform of D1 2 is an output voltage waveform (F1) of the phase voltages of the three-phase, three-level inverter 30 that controls the timing of voltage fluctuations from FIG.
  • waveforms are hereinafter simply referred to as waveforms A1, etc., and will be described.
  • the current direction from the inverter to the load is assumed to be positive.
  • the polarity of the output current (B) is positive when the positive voltage rises from 0 to +Vdc/2 (t1) and when it falls from +Vdc/2 to 0 (t2).
  • the voltage on the negative side rises from 0 to -Vdc/2 (t3) and falls from Vdc/2 to 0 (t4)
  • the polarity of the output current is negative.
  • the timings t1 to t4 shown in the waveform A1 are the timings at which the output voltage of the phase voltage of the single-phase inverter device 40 also fluctuates, as can be seen from the waveform C1.
  • the timing t1 at which the load current polarity is positive and the voltage changes from +Vdc/4 to -Vdc/4 does not delay, but the load current polarity is positive and the voltage is delayed by Td at timing t2 at which Vdc changes from -Vdc/4 to +Vdc/4.
  • the load current polarity is negative and the voltage changes from -Vdc/4 to +Vdc/4, but the load current polarity is negative and the voltage changes from +Vdc/4 to -Vdc/4.
  • the changing timing t4 is delayed by Td.
  • the timings t1 and t3 also do not delay due to the polarity of the load current and the current flowing through the diodes of the switching elements for the same reason.
  • Waveform F1 is an example in which control is performed so that the timing at which the output voltage of the three-phase, three-level inverter 30 fluctuates and the timing at which the output voltage of the single-phase inverter device 40 fluctuates coincide with each other from timing t1 to t4.
  • the timing t1 at which the positive side voltage rises from 0 to +Vdc/2 and the timing t3 at which the negative side voltage rises from 0 to ⁇ Vdc/2 with respect to the output voltage of the three-phase three-level inverter 30 are separated by Td.
  • the timing t2 at which the voltage on the positive side falls from +Vdc/2 to 0 and the timing t4 at which the voltage on the negative side falls from Vdc/2 to 0 are delayed by Td.
  • the control to match the timings is not limited to this, and the timings t1 and t3 may be delayed by Td and the timings t2 and t4 may be advanced by Td with respect to the output voltage of the single-phase inverter device 40. Furthermore, the control to advance or delay the timing of the output voltage of the three-phase three-level inverter 30 and the control to advance or delay the timing of the output voltage of the single-phase inverter device 40 may be combined.
  • FIG. 10B shows an example in which the load power factor is 0. From the top, output voltage waveforms (A2) of the phase voltages (for example, U phase) of the three-phase three-level inverter 30 to which dead time is not applied; A current detected by the current sensor 101U in the case of the U phase is indicated by a solid line (the dotted line is the output current when the power factor is 1).
  • the output voltage waveform (D2) of the voltage, the output voltage waveform (E2) of the phase voltage of the single-phase inverter device 40 when the dead time is applied, and the phase voltage of the three-phase three-level inverter 30 whose voltage fluctuation timing is controlled from the waveform of D2. is the output voltage waveform (F2) of .
  • the current direction from the inverter to the load is assumed to be positive.
  • the waveform of A2 when the voltage on the positive side rises from 0 to +Vdc/2 (t11) and when the voltage on the negative side falls from Vdc/2 to 0 (t14), the polarity of the output current (B2) is negative. be.
  • the positive side voltage falls from +Vdc/2 to 0 (t12) and when the negative side voltage rises from 0 to -Vdc/2 (t13), the polarity of the output current (B2) is positive.
  • the timings t11 to t14 shown in the waveform A2 are the timings at which the output voltage of the phase voltage of the single-phase inverter device 40 also fluctuates, as can be seen from the waveform C2.
  • waveforms D2 and E2 When the dead time is applied to the switching elements of the three-phase, three-level inverter 30 and the switching elements of the single-phase inverter device 40 under this load power factor condition of 0, waveforms D2 and E2 are obtained, respectively.
  • the waveform D2 when compared with the waveform A2, the positive voltage rise timing t11, the positive voltage fall timing t12, the negative voltage rise timing t13, and the negative voltage fall timing t14 are delayed. not occurred. This is because the polarity of the load current causes the current to flow through the diode provided in the switching element during the dead time period, so no delay occurs.
  • waveform E2 when compared with waveform C2, the polarity of the load current is negative and the voltage changes from +Vdc/4 to -Vdc/4 at timing t11, the polarity of the load current is positive and the voltage changes from -Vdc/4 to +Vdc. /4, the timing t13 when the polarity of the load current is positive and the voltage changes from -Vdc/4 to +Vdc/4, and the polarity of the load current is negative and the voltage changes from +Vdc/4 to -Vdc/4. Timing t14 is delayed by Td.
  • the timing at which the output voltage of the three-phase, three-level inverter 30 fluctuates does not match the timing at which the output voltage of the single-phase inverter device 40 fluctuates in all of the timings t11 to t14. It will be. Therefore, in order to suppress the occurrence of voltage spikes, it is sufficient to control the fluctuation timings of both to coincide with each other.
  • Waveform F2 is an example in which the output voltage fluctuation timing of the three-phase three-level inverter 30 and the output voltage fluctuation timing of the single-phase inverter device 40 are controlled to coincide from timing t11 to t14.
  • timings t11, t12, t13, and t14 are delayed by Td from the output voltage of the three-phase, three-level inverter 30, as indicated by arrows.
  • the control for matching the timings is not limited to this, and the timings t11, t12, t13, and t14 may be advanced by Td with respect to the output voltage of the single-phase inverter device 40. Furthermore, the control to advance or delay the timing of the output voltage of the three-phase three-level inverter 30 and the control to advance or delay the timing of the output voltage of the single-phase inverter device 40 may be combined.
  • the load has a power factor of 1 and a power factor of 0; If the timing at which the voltage fluctuates and the timing at which the output voltage of the single-phase inverter device 40 fluctuates do not coincide, control may be performed so that the two coincide. By controlling the two to match each other, the output voltage fluctuation range of the inverter can be suppressed to one level per step.
  • the same effects as those of the first embodiment are obtained. Furthermore, depending on the state of the load, that is, the polarity of the load current, the respective outputs after applying the dead time of the semiconductor elements constituting the three-phase three-level inverter 30 and after applying the timing and the dead time of the semiconductor elements constituting the single-phase inverter device 40 Even if there is a deviation in the voltage fluctuation timing, control is performed to match the two, so that the output voltage fluctuation width of the inverter can be suppressed to one level per step.
  • the noise filter can be made smaller and lighter, contributing to improved fuel efficiency.
  • Embodiment 3 A power converter 3 according to Embodiment 3 will be described below with reference to the drawings.
  • the relationship between the turn-on time and turn-off time of each of the semiconductor elements and timings constituting the three-phase three-level inverter 30 and the semiconductor elements constituting the single-phase inverter device 40 and the voltage spike of the inverter 10 will be described. .
  • FIG. 11A shows examples of waveforms of the inverter 10 output voltage under each condition in order from the top, turn-off waveforms (solid lines) of the semiconductor elements forming the three-phase three-level inverter 30, and turn-on of the semiconductor elements forming the single-phase inverter device 40. It is the figure which showed collectively the example of a waveform (broken line), each condition, and the variation
  • the voltage on the vertical axis is The drain-source voltage means the collector-emitter voltage in the case of an IGBT (Integrated Gate Bipolar Transistor), which will be described later.
  • FIG. 11B shows examples of waveforms of the output voltage of the inverter 10 under each condition in order from the top, turn-on waveforms (solid lines) of the semiconductor elements forming the three-phase three-level inverter 30, and semiconductor elements forming the single-phase inverter device 40.
  • FIG. 1 is a diagram collectively showing an example of a turn-off waveform (dashed line) of , and each condition and the amount of change in the inverter output voltage.
  • the turn-on time (dV/dt) of the semiconductor elements forming the single-phase inverter device 40 is -0.5 kV/ ⁇ s
  • the turn-off time of the semiconductor elements forming the three-phase three-level inverter 30 is changed.
  • 2 shows the output waveform of the inverter 10 when The turn-on start timing of the semiconductor elements forming the single-phase inverter device 40 and the turn-off start timing of the semiconductor elements forming the three-phase three-level inverter 30 are made to coincide with each other. That is, the start timing of the voltage fluctuation of the three-phase, three-level inverter 30 and the voltage fluctuation of the single-phase inverter device 40 are matched.
  • each condition be P-1 to T-1.
  • the fluctuation of the inverter output voltage under the condition Q-1 is within 67.5 V (one level) per step as indicated by the arrow in the figure.
  • condition S-1 the same applies to condition S-1.
  • condition R-1 the slope of the output voltage waveform changes with the arrow as a boundary, so the voltage fluctuation is less than 67.5 V (one level) per step. That is, the fluctuation of the inverter output voltage under conditions Q-1, R-1, and S-1 is within 67.5 V (one level) per step.
  • the waveform of the inverter output voltage exhibits an upwardly projecting voltage spike waveform, and the inverter output voltage fluctuates by one step. exceeds 67.5V per
  • the condition P-1 in which the turn-off time of the semiconductor elements constituting the three-phase three-level inverter 30 is long, the waveform of the inverter output voltage exhibits an upwardly projecting voltage spike waveform, and the inverter output voltage fluctuates by one step. exceeds 67.5V per
  • the turn-off time of the semiconductor elements constituting the three-phase three-level inverter 30 is longer than the condition P-1, the voltage spike becomes large and the semiconductor elements constituting the three-phase three-level inverter 30 are turned off. It was confirmed that when the turn-off time of the device exceeded 2 kV/ ⁇ s, the fluctuation of the output voltage reached 1.5 levels per step.
  • the turn-on time of the semiconductor elements constituting the three-phase three-level inverter 30 was changed while the turn-off time (dV/dt) of the semiconductor elements constituting the single-phase inverter device 40 was 0.5 kV/ ⁇ s.
  • 10 shows the output waveform of the inverter 10 when The turn-off start timing of the semiconductor elements forming the single-phase inverter device 40 and the turn-on start timing of the semiconductor elements forming the three-phase three-level inverter 30 are made to coincide with each other.
  • each condition be P-2 to T-2.
  • the fluctuation of the inverter output voltage under the condition Q-2 is within 67.5 V (one level) per step as indicated by the arrow in the figure.
  • condition S-2 the same applies to condition S-2.
  • condition R-2 the slope of the output voltage waveform changes with the arrow as a boundary, so the voltage fluctuation is less than 67.5 V (one level) per step. That is, the inverter output voltage under the conditions Q-2, R-2, and S-2 is within a fluctuation of 67.5 V (one level) per step.
  • the three-phase three-level inverter does not generate a voltage spike in the output voltage of the inverter 10 . It can be seen that there is a relationship between the turn-off time and the turn-on time of the semiconductor elements forming the level inverter 30 and the semiconductor elements forming the single-phase inverter device 40 .
  • Y1 is the absolute value of the turn-off time of the semiconductor elements forming the three-phase three-level inverter 30
  • X2 is the absolute value of the turn-on time of the semiconductor elements forming the single-phase inverter device 40
  • Y2 is the three-phase three-level inverter 30
  • X1 is the absolute value of the turn-off time of the semiconductor element forming the single-phase inverter device 40 .
  • the power conversion device 3 includes semiconductor elements forming the single-phase inverter device 40 and semiconductor devices forming the three-phase three-level inverter 30 that satisfy the expressions (2) and (3). element is used.
  • the turn-on start timing of the semiconductor elements constituting the single-phase inverter device 40 and the turn-off start timing of the semiconductor elements constituting the three-phase three-level inverter 30 are matched, and the voltage fluctuation of the three-phase three-level inverter 30 and the single
  • the voltage fluctuation start timings of the phase inverter devices 40 are matched, the voltage fluctuation range of the output voltage of the inverter 10 can be suppressed to one level per step. Therefore, it is possible to reduce the size and weight of the noise filter connected to the rear stage of the power conversion device 3, and to improve the fuel efficiency. Moreover, it is possible to prevent deterioration of reliability due to the influence of noise without increasing the weight.
  • Embodiment 4 The configuration of the semiconductor element that constitutes the power conversion device 3 according to the fourth embodiment will be described below. From the third embodiment, the switching time (turn-on time and turn-off time) of the semiconductor elements forming the three-phase three-level inverter 30 and the switching time of the semiconductor elements forming the single-phase inverter device 40 are expressed by the formulas (2) and (3). ), the output voltage fluctuation range can be suppressed to one level per step.
  • the semiconductor elements forming the three-phase three-level inverter 30 and the semiconductor elements forming the single-phase inverter device 40 shown in FIG. 2 are MOSFETs. Other semiconductor devices that can satisfy the switching time of .
  • FIG. 12A has a structure in which diodes are connected in antiparallel to IGBTs, which are semiconductor elements, as switching elements Q1 to Q12 constituting a three-phase three-level inverter 30, and switching elements Q13 to Q24 constituting a single-phase inverter device 40.
  • IGBTs which are semiconductor elements
  • switching elements Q1 to Q12 constituting a three-phase three-level inverter 30, and switching elements Q13 to Q24 constituting a single-phase inverter device 40.
  • 1 is a circuit configuration diagram showing an example having a structure in which diodes are connected in anti-parallel to MOSFETs, which are semiconductor elements, as .
  • the switching elements Q1 to Q12 constituting the three-phase three-level inverter 30 have a structure in which diodes are connected in anti-parallel to IGBTs, which are semiconductor elements, and the switching elements Q13 to Q24 constituting the single-phase inverter device 40.
  • 1 is a circuit configuration diagram showing an example having a structure in which diodes are connected in anti-parallel to a HEMT (High Electron Mobility Transistor) which is a semiconductor element; FIG.
  • the structures of the switching elements Q1 to Q24 constituting the three-phase three-level inverter 30 and single-phase inverter device 40 shown in FIGS. 12A and 12B will be described with reference to FIGS. 13A and 13B.
  • FIG. 13A is an example showing the configuration of semiconductor elements applied to the switching elements Q1 to Q12 constituting the three-phase three-level inverter 30.
  • IGBT 13 having a collector terminal C, a gate terminal G and an emitter terminal E and an IGBT 13 in antiparallel with this. and a diode 14 connected thereto.
  • the IGBT 13 may be a Si-IGBT or, for example, a SiC-IGBT using a wide bandgap semiconductor.
  • the diode 14 may be a Si-diode or, for example, a SiC-diode using a wide bandgap semiconductor.
  • FIG. 13B is an example showing another configuration of the semiconductor elements applied to the switching elements Q13 to Q24 that constitute the single-phase inverter device 40.
  • the HEMT 17 has a drain terminal D, a gate terminal G, and a source terminal S, and vice versa. and a diode 18 connected in parallel.
  • HEMT 17 is, for example, a GaN-HEMT using a wide bandgap semiconductor.
  • Diode 18 may be a Schottky barrier diode, Si-diode, or SiC-diode using a wide bandgap semiconductor, for example. However, it is preferable to use a semiconductor element using a wide bandgap semiconductor.
  • a structure in which a diode is antiparallel-connected to an IGBT or a structure in which a diode is antiparallel-connected to a HEMT can be used as a semiconductor element.
  • the structure of these semiconductor elements can set the switching time so as to satisfy the conditions of the formulas (2) and (3) shown in the third embodiment, so that the same effects as those of the third embodiment can be obtained. .
  • FIG. 14 is a diagram showing an example of an aircraft 100 according to Embodiment 5, and is a block diagram showing a state in which the power converter described in Embodiments 1 to 4 is mounted.
  • the aircraft 100 is an electric aircraft, and its propulsion power system 60 includes a power source 63, a power source (DC power source) 1 connected to the power source 63, and a step-down chopper circuit connected to the power source 1 and converting to a predetermined voltage.
  • the load 61 is a propulsion system load for obtaining propulsive force, such as an electric motor.
  • the power converters of Embodiments 1 to 4 are used as the inverter 10 for the electric aircraft of the propulsion system power system 60 mounted on the aircraft 100 . Since it is required to reduce the weight of the equipment to be mounted on something that flies in the sky like an aircraft, a propulsion system power system equipped with the power conversion device described in Embodiments 1 to 4 in order to reduce the size and weight of the noise filter 60, the inverter 10 for electric aircraft can generate a waveform with less voltage distortion, thereby reducing the weight of the noise filter and suppressing increases in weight and cost. Therefore, the fuel efficiency of the electric aircraft is also improved.
  • FIG. 15 is a diagram showing an example of an aircraft 100 according to Embodiment 6, and is a block diagram showing a state in which the power converter described in Embodiments 1 to 4 is mounted.
  • Aircraft 100 is an electric aircraft, and its equipment system 70 includes a power source 74, an AC/DC converter 72 connected to power source 74 for converting AC power into DC power, and a power source connected to AC/DC converter 72.
  • the load 71 is an equipment load, such as an air conditioner, an engine starter, and an electric motor used to drive an auxiliary power device.
  • the power converters of Embodiments 1 to 4 are used as the inverter 10 for the electric aircraft of the equipment-based power system 70 mounted on the aircraft 100 . Since it is required to reduce the weight of the equipment to be mounted on an object that flies in the sky, such as an aircraft, in order to reduce the size and weight of the noise filter, the equipment-based power system equipped with the power conversion device described in Embodiments 1 to 4 By installing it in 70, the same effects as in the fifth embodiment can be obtained.
  • the control device is composed of a processor 1000 and a storage device 2000, as shown in FIG. 16 as an example of hardware.
  • the storage device includes a volatile storage device such as a random access memory and a non-volatile auxiliary storage device such as a flash memory.
  • an auxiliary storage device such as a hard disk may be provided instead of the flash memory.
  • Processor 1000 executes a program input from storage device 2000 .
  • the program is input to the processor 1000 from the auxiliary storage device via the volatile storage device.
  • the processor 1000 may output data such as calculation results to the volatile storage device of the storage device 2000, or may store the data in the auxiliary storage device via the volatile storage device.
  • Embodiments 1 to 6 described above show examples in which one three-phase three-level inverter 30 as the first inverter and the single-phase inverter device 40 as the second inverter include three single-phase inverters.
  • the first inverter need not be three-phase, and may be single-phase.
  • the second inverter may be one single-phase inverter.

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Abstract

電源（１）からの電力を変換して負荷（５）に供給する電力変換装置（３）であって、第１のコンデンサ（３１、３２）及び複数のスイッチング素子（Ｑ１～Ｑ１２）を有する第１のインバータ（３０）、第１のコンデンサ（３１、３２）の電圧より小さい電圧が印加される第２のコンデンサ（４１）及び複数のスイッチング素子（Ｑ１３～Ｑ２４）を有する第２のインバータ（４０）、制御装置（２０）を備え、制御装置（２０）は、複数のスイッチング素子（Ｑ１～Ｑ２４）にデッドタイムを施して制御し、デッドタイム期間中の第１のインバータ（３０）の出力電圧と第２のインバータ（４０）の出力電圧との合成電圧の電圧変動幅を抑制するように制御する。

Description

電力変換装置及び電力変換装置を搭載した航空機
　本願は、電力変換装置及び電力変換装置を搭載した航空機に関する。
　近年、環境問題の観点で、航空機に関してＣＯ２削減の動きから電動化への開発が進められている。電動航空機で用いる電力変換装置では、軽量化、信頼性が求められる。例えば電磁ノイズの影響を受けて誤作動による故障が発生してしまうと信頼性を損ねる。また、信頼性を上げるために電磁ノイズ抑制用のフィルタを用いると、装置の重量が重くなり、航空機の燃費が低下する。そのため、電力変換装置から発生する電磁ノイズを抑え、信頼性を確保しつつ、フィルタ重量を低減することが求められる。このように、電動航空機では電力変換装置本体の軽量化のみならず、ノイズフィルタの役割をする受動部品の軽量化も求められる。そして、受動部品の軽量化には、電力変換装置を構成するインバータ本体から出力される電動ノイズを低減することが課題であることがわかる。
　これに対し、出願人は、３相インバータと３相インバータに接続された３つの単相インバータとを備えた電力変換装置において、コモンモード電圧を予め定めた許容範囲内に抑え、かつ合成出力電圧における各線間電圧変化幅を単相インバータの直流電圧を基準とする規定条件を満たすように制御し、コモンモードノイズとノーマルモードノイズの双方を抑制することを開示している（例えば、特許文献１参照）。
国際公開第２０２０／１６６００３号
　一方、電動航空機に用いられる電力変換装置においては、レグ間の短絡を防止することも重要な課題である。そのため、短絡防止のために短絡防止期間（デッドタイム）を適用してインバータの動作制御を行う。しかし、デッドタイムを適用した場合、動作経路が変化し、コモンモード電圧と電圧変動幅が増加し、ノイズ発生の要因となる虞がある。
　本願は、上記の課題を解決するための技術を開示するものであり、デッドタイムを適用した場合においても、ノイズの低減することが可能な電力変換装置を提供すること、及び電力変換装置を搭載した航空機を提供することを目的としている。
　本願に開示される電力変換装置は、電源と負荷との間に配置され、前記電源からの電力を変換して前記負荷に供給する電力変換装置であって、第１のコンデンサ及び複数のスイッチング素子を備えた第１のインバータと、前記第１のインバータと直列に接続され、前記第１のコンデンサに印加される電圧より小さい電圧が印加される第２のコンデンサ及び複数のスイッチング素子を備えた第２のインバータと、前記第１のインバータの複数のスイッチング素子及び前記第２のインバータの複数のスイッチング素子を駆動する駆動信号を生成する制御装置と、を備え、前記制御装置は、前記第１のインバータの複数のスイッチング素子及び前記第２のインバータの複数のスイッチング素子に対しデッドタイムを施して制御するとともに、デッドタイム期間中の前記第１のインバータの出力電圧と前記第２のインバータの出力電圧との合成電圧の電圧変動幅が抑制されるように、前記第１のインバータの出力電圧の変動タイミング及び前記第２のインバータの出力電圧の変動タイミングを制御する、ものである。
　本願に開示される電力変換装置によれば、デッドタイム期間中の第１のインバータの出力電圧と第２のインバータの出力電圧との合成電圧の電圧変動幅が抑制されるように、第１のインバータの出力電圧の変動タイミング及び第２のインバータの出力電圧の変動タイミングを制御するので、デッドタイム期間中に線間電圧及びコモンモード電圧の大きな電圧変化、電圧歪みを低減できる。すなわち、短絡防止とノイズの抑制が可能となるので、インバータ後段に接続されるフィルタを小型化及び軽量化することが可能となる。
実施の形態１に係る電力変換システムの構成を示す概略構成図である。 実施の形態１に係る電力変換装置の回路構成の一例を示す図である。 実施の形態１に係る電力変換装置に用いられるスイッチング素子の一例を示す図である。 実施の形態１に係る電力変換装置の出力指令値を示す図である。 実施の形態１に係る電力変換装置のうち３相３レベルインバータの出力指令値を示す図である。 実施の形態１に係る電力変換装置のうち単相インバータ装置の出力指令値を示す図である。 実施の形態１に係る電力変換装置のうち３相３レベルインバータを構成するスイッチング素子を駆動するためのゲート駆動信号を示す図である。 実施の形態１に係る電力変換装置のうち単相インバータ装置を構成するスイッチング素子を駆動するためのゲート駆動信号を示す図である。 図５Ａの波形で３相３レベルインバータを駆動した時、及び図５Ｂの波形で単相インバータを駆動した時の出力電圧を示す図である。 図５Ａのゲート駆動信号にデッドタイム補正を施したゲート駆動信号を示す図である。 図５Ｂのゲート駆動信号にデッドタイム補正を施したゲート駆動信号を示す図である。 図７Ａの波形で３相３レベルインバータを駆動した時、及び図７Ｂの波形で単相インバータを駆動した時の出力電圧を示す図である。 図７Ａの波形で３相３レベルインバータを駆動し、図７Ｂの波形で単相インバータ装置を駆動し、さらに補正制御を施した時の出力電圧を示す図である。 図８Ａの波形中の電圧パルスの発生メカニズムを説明するための図である。 図８Ａの波形から電圧パルスを除去するための補正制御を説明するための図である。 実施の形態２に係る電力変換装置において、負荷力率が１の場合のデッドタイム適用による影響及びその改善方法を説明するための図である。 実施の形態２に係る電力変換装置において、負荷力率が０の場合のデッドタイム適用による影響及びその改善方法を説明するための図である。 実施の形態３に係る電力変換装置を構成する半導体素子のターンオフ波形、ターンオン波形及び出力電圧波形の関係を示す図である。 実施の形態３に係る電力変換装置を構成する半導体素子のターンオフ波形、ターンオン波形及び出力電圧波形の関係を示す図である。 実施の形態４に係る電力変換装置の回路構成の例を示す図である。 実施の形態４に係る電力変換装置の回路構成の別の例を示す図である。 実施の形態４に係る電力変換装置に用いられるスイッチング素子の例を示す図である。 実施の形態４に係る電力変換装置に用いられるスイッチング素子の別の例を示す図である。 実施の形態５に係る航空機を示す概略構成図である。 実施の形態６に係る航空機を示す概略構成図である。 実施の形態１から６に係る制御装置のハードウエア構成図である。
　以下、本実施の形態について図を参照して説明する。なお、各図中、同一符号は、同一または相当部分を示すものとする。
実施の形態１．
　以下、実施の形態１に係る電力変換装置について図を用いて説明する。
　図１は実施の形態１に係る電力変換装置３を用いた電力変換システムの一例を示す概略構成図である。図１において、直流電源１と負荷５（例えば図２のモータ）との間に、電力変換装置３とフィルタ４が直列に接続され、直流電源１と電力変換装置３との間にＤＣリンクコンデンサ２が並列に接続されている。電力変換装置３は直流電源１からの電力を所定の電力に変換してフィルタ４を介して負荷５に出力する電力変換部であるインバータ１０とその制御部である制御装置２０とを具備する。なお、本実施の形態１において、インバータ１０はＤＣ／ＡＣインバータを例に説明する。
　図２は、インバータ１０の回路構成の一例を示す図で、ＤＣ／ＡＣインバータは、ＤＣをＡＣに変換する第一のインバータである三相３レベルインバータ３０及び所定の電力に変換する第二のインバータである単相インバータ装置４０を備えている。なお、単相インバータ装置４０は三相に対応して３つの単相インバータを具備する。図２において、三相３レベルインバータ３０を構成するスイッチング素子Ｑ１～Ｑ１２は半導体素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にダイオードが逆並列接続された構造を有し、単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４はそれぞれ半導体素子であるＭＯＳＦＥＴにダイオードが逆並列接続された構造を有する例である。
　ここで、三相３レベルインバータ３０を構成するスイッチング素子Ｑ１～Ｑ１２及び単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４はいずれもワイドバンドギャップ半導体を用いて形成されたものが好ましい。詳細は後述するが、特に単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４は高速スイッチングを行うので、ワイドバンドギャップ半導体を用いて形成されたスイッチング素子がより好適である。
　図２の三相３レベルインバータ３０及び単相インバータ装置４０を構成するスイッチング素子Ｑ１～Ｑ２４の構造について図３を用いて説明する。
　図３は、三相３レベルインバータ３０を構成するスイッチング素子Ｑ１からＱ１２と単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４に適用される半導体素子の構成を示す一例で、ドレイン端子Ｄ、ゲート端子Ｇ、ソース端子Ｓを有するＭＯＳＦＥＴ１５とこれに逆並列接続されたダイオード１６とで構成される。ＭＯＳＦＥＴ１５は、Ｓｉ－ＭＯＳＦＥＴであっても、ワイドバンドギャップ半導体を用いた例えばＳｉＣ－ＭＯＳＦＥＴであってもよい。また、ダイオード１６はＳｉ－ダイオードであっても、ワイドバンドギャップ半導体を用いた例えばＳｉＣ－ダイオードであってもよい。しかし、望ましくはワイドバンドギャップ半導体を用いた半導体素子である方がよい。
　次に、図２を用いて、インバータ１０の回路構成について説明する。図２において、三相３レベルインバータ３０は、直列接続されたＰ側コンデンサ３１とＮ側コンデンサ３２、直列接続されたスイッチング素子Ｑ１～スイッチング素子Ｑ４、直列接続されたスイッチング素子Ｑ５～スイッチング素子Ｑ８、直列接続されたスイッチング素子Ｑ９～スイッチング素子Ｑ１２がＤＣリンクコンデンサ２に並列接続されて構成されている。
　Ｐ側コンデンサ３１とＮ側コンデンサ３２との接続点Ｅは、ダイオードＤ１のアノード端子とダイオードＤ２のカソード端子との接続点Ｅｕ、ダイオードＤ３のアノード端子とダイオードＤ４のカソード端子との接続点Ｅｖ、及びダイオードＤ５のアノード端子とダイオードＤ６のカソード端子との接続点Ｅｗと接続されている。
　ダイオードＤ１のカソード端子はスイッチング素子Ｑ１とスイッチング素子Ｑ２との接続点Ｋｕと接続され、ダイオードＤ３のカソード端子はスイッチング素子Ｑ５とスイッチング素子Ｑ６との接続点Ｋｖと接続され、ダイオードＤ５のカソード端子はスイッチング素子Ｑ９とスイッチング素子Ｑ１０との接続点Ｋｗと接続されている。
　ダイオードＤ２のアノード端子はスイッチング素子Ｑ３とスイッチング素子Ｑ４との接続点Ａｕと接続され、ダイオードＤ４のアノード端子はスイッチング素子Ｑ７とスイッチング素子Ｑ８との接続点Ａｖと接続され、ダイオードＤ６のアノード端子はスイッチング素子Ｑ１１とスイッチング素子Ｑ１２との接続点Ａｗと接続されている。
　スイッチング素子Ｑ２とスイッチング素子Ｑ３との接続点ｕ、スイッチング素子Ｑ６とスイッチング素子Ｑ７との接続点ｖ、及びスイッチング素子Ｑ１０とスイッチング素子Ｑ１１との接続点ｗはそれぞれ単相インバータ装置４０に接続されている。
　直列に接続されたスイッチング素子Ｑ１～スイッチング素子Ｑ４はＵ相のレグを、直列に接続されたスイッチング素子Ｑ５～スイッチング素子Ｑ８はＶ相のレグを、直列に接続されたスイッチング素子Ｑ９～スイッチング素子Ｑ１２はＷ相のレグをそれぞれ構成する。
　単相インバータ装置４０は、各相に対応した４つのスイッチング素子のブリッジ回路で構成されている。すなわち、直列に接続されたスイッチング素子Ｑ１３とスイッチング素子Ｑ１４、直列に接続されたスイッチング素子Ｑ１５とスイッチング素子Ｑ１６、及びコンデンサ４１が並列に接続されたＵ相インバータ、直列に接続されたスイッチング素子Ｑ１７とスイッチング素子Ｑ１８、直列に接続されたスイッチング素子Ｑ１９とスイッチング素子Ｑ２０、及びコンデンサ４１が並列に接続されたＶ相インバータ、直列に接続されたスイッチング素子Ｑ２１とスイッチング素子Ｑ２２、直列に接続されたスイッチング素子Ｑ２３とスイッチング素子Ｑ２４、及びコンデンサ４１が並列に接続されたＷ相インバータを備えている。
　スイッチング素子Ｑ１３とスイッチング素子Ｑ１４との接続点Ｕは三相３レベルインバータ３０の接続点ｕと接続され、スイッチング素子Ｑ１７とスイッチング素子Ｑ１８との接続点Ｖは三相３レベルインバータ３０の接続点ｖと接続され、スイッチング素子Ｑ２１とスイッチング素子Ｑ２２との接続点Ｗは三相３レベルインバータ３０の接続点ｗとそれぞれ接続されている。
　スイッチング素子Ｑ１５とスイッチング素子Ｑ１６との接続点Ｕｏ、スイッチング素子Ｑ１９とスイッチング素子Ｑ２０との接続点Ｖｏ、スイッチング素子Ｑ２３とスイッチング素子Ｑ２４との接続点Ｗｏは、それぞれフィルタ４に接続される。
　制御装置２０は、単相インバータ装置４０の出力側に設けられた各相の電流センサ１０１Ｕ、１０１Ｖ、１０１Ｗ、三相３レベルインバータ３０の入力コンデンサであるＰ側コンデンサ３１及びＮ側コンデンサ３２に設けられた電圧センタ（図示せず）、並びに単相インバータ装置４０の各コンデンサ４１に設けられた電圧センサ（図示せず）からのセンサ信号を受信するとともに、三相３レベルインバータ３０及び単相インバータ装置４０の具備するスイッチング素子Ｑ１～Ｑ２４にゲート駆動信号を出力し、所定の電力に変換するように制御を行う。電流センサは三相３レベルインバータ３０にも設けられていてもよい。
　次に、実施の形態１に係る電力変換装置３の動作について説明する。図４Ａは、目標とするインバータ１０からの出力電圧指令値を示す図で、ここではＵ相の例を示している。出力波形は図のように正弦波である。図４Ｂは三相３レベルインバータ３０の出力電圧指令値（Ｕ相）を示す図で、出力波形は１パルスの方形波である。図４Ｃに、単相インバータ装置４０の出力電圧指令値（Ｕ相）を示すが、図４Ａの目標出力波形と図４Ｂの三相３レベルインバータ３０の出力電圧指令値の差分の波形となる。
　三相３レベルインバータ３０及び単相インバータ装置４０は、制御装置２０からのゲート駆動信号により、それぞれの所定の波形の出力電圧指令値により電圧を出力する。三相３レベルインバータ３０は、低周波のスイッチング動作により、ワンパルスの波形を生成し、単相インバータ装置４０は出力電圧指令値がＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：パルス幅変調）により生成された波形であるため、多数のパルス状の電圧波形を生成する。そのため、単相インバータ装置４０の各コンデンサ４１の電圧が、三相３レベルインバータ３０の入力コンデンサであるＰ側コンデンサ３１及びＮ側コンデンサ３２の電圧より小さくなるように設定する。例えば、１／２に設定すれば、単相インバータ装置４０のＰＷＭ動作において高調波成分の少ない安定した波形を出力することができる。
　制御装置２０は、コンデンサの電圧比の関係を保つように、単相インバータ装置４０の後段に設けられた電流センサ１０１Ｕ、１０１Ｖ、１０１Ｗ及び図示しない上述した電圧センサからのセンサ信号を用いてゲート駆動信号を演算し、各スイッチング素子Ｑ１～Ｑ２４に出力する。その結果、三相３レベルインバータ３０は、高い直流電圧で低周波のスイッチング動作によりワンパルスの波形を生成し、単相インバータ装置４０は低い直流電圧で高速スイッチング動作を行うことになる。
　図５Ａは、三相３レベルインバータ３０の出力電圧指令値（Ｕ相）に対応する電圧波形を出力するためにスイッチング素子に出力される理想的なゲート駆動信号を示す図である。図において、上から順に、三相３レベルインバータ３０の出力電圧指令値（Ｕ相）、三相３レベルインバータ３０のＵ相のレグを構成するスイッチング素子Ｑ１～スイッチング素子Ｑ４を駆動するためのゲート駆動信号の波形である。スイッチング素子Ｑ１～スイッチング素子Ｑ４は一周期当たりオン及びオフが１回ずつスイッチングする。このとき半導体素子のドレイン―ソース間の印加電圧はゲート駆動信号がオフ(すなわち０)の期間に入力コンデンサであるＰ側コンデンサ３１またはＮ側コンデンサ３２の電圧値（Ｖｄｃ／２）となり、ゲート駆動信号がオン(すなわち１)の期間の電圧値は０となる（実際には内部による電圧降下分印加される）。
　図５Ｂは、単相インバータ装置４０の出力電圧指令値（Ｕ相）に対応する電圧波形を出力するためのスイッチング素子に出力されるゲート駆動信号を示す図である。図において、上から順に、単相インバータ装置４０の出力電圧指令値及びキャリア波（Ｕ相）、単相インバータ装置４０のＵ相のインバータを構成するスイッチング素子Ｑ１３～スイッチング素子Ｑ１６を駆動するためのゲート駆動信号の波形である。スイッチング素子Ｑ１３～スイッチング素子Ｑ１６は一周期当たり複数回ずつオン及びオフスイッチングする。ＰＷＭ動作する単相インバータ装置４０を構成するスイッチング素子はスイッチング回数が多いので、スイッチング損失の小さいＳｉＣ－ＭＯＳＦＥＴ等の高周波駆動に適した半導体素子を使用すればよい。このとき半導体素子のドレイン―ソース間の印加電圧はゲート駆動信号がオフ(すなわち０)の期間にコンデンサ４１の電圧値となり、ゲート駆動信号がオン(すなわち１)の期間の電圧値は０となる（実際には内部による電圧降下分印加される）。
　単相インバータ装置４０の各コンデンサ４１の電圧が、三相３レベルインバータ３０の入力コンデンサであるＰ側コンデンサ３１及びＮ側コンデンサ３２の電圧より小さくなるように、例えば、１／２に設定した場合、単相インバータ装置４０を構成するスイッチング素子に印加される電圧は、三相３レベルインバータ３０を構成するスイッチング素子に印加される電圧の１／２となる。これらは３相の電力変換装置でなくても適用可能である。
　図６は、図５Ａの波形で３相３レベルインバータ３０のスイッチング素子Ｑ１～スイッチング素子Ｑ４を駆動し、図５Ｂの波形で単相インバータ装置４０のスイッチング素子Ｑ１３～スイッチング素子Ｑ１６を駆動した時の出力波形の例を示す図である。図において、上から順に、インバータ１０のＵ相の出力電圧（三相３レベルインバータ３０のＵ相出力電圧に単相インバータ装置４０のＵ相の出力電圧が重畳された合成電圧）、インバータ１０のＵＶ相間の出力電圧（三相３レベルインバータ３０のＵ相出力電圧に単相インバータ装置４０のＵ相の出力電圧が重畳されたＵ相合成電圧と三相３レベルインバータ３０のＶ相出力電圧に単相インバータ装置４０のＶ相の出力電圧が重畳されたＶ相合成電圧との間の線間電圧）、三相３レベルインバータ３０のＵ相電圧及びＵ相電流、単相インバータ装置４０のＵ相電圧、及びインバータ１０のコモンモード電圧の波形である。
　図６中、上から２段のインバータ１０のＵ相の出力電圧及びインバータ１０のＵＶ相間の出力電圧のそれぞれ１ステップあたりの電圧変化量を１レベル相当と定義する。この場合の１レベルは、単相インバータ装置４０を構成している各コンデンサ４１に印加される電圧値に相当する。例えば、三相３レベルインバータ３０のＰ側コンデンサ３１及びＮ側コンデンサ３２に印加される電圧（Ｖｄｃ／２）がそれぞれ１３５Vのとき、コンデンサ４１に印加される電圧は６７．５Vであり、１レベルはこれに相当する。
　インバータ１０のコモンモード電圧は、各相の相電圧の和を相数で除して算出する。例えば、三相３レベルインバータ３０及び単相インバータ装置４０の構成において、Ｕ相電圧をＶｕ、Ｖ相電圧をＶｖ、Ｗ相電圧をＶｗとするとき、コモンモード電圧Ｖｃｏｍは次の式（１）で表すことができる。
　　Ｖｃｏｍ＝（Ｖｕ＋Ｖｖ＋Ｖｗ）／３　　・・・（１）
　また、コモンモード電圧の１ステップあたりの電圧変化量は単相インバータ装置４０を構成しているコンデンサ４１に印加される電圧（ここでは６７．５V）を３で除した値（６７．５／３＝２２．５（Ｖ））に相当する。
　次に、短絡防止期間（デッドタイム：Ｔｄ）について説明する。
　デッドタイムとは、上下アームの短絡を防止するために、オンとオフとの切り替えタイミングにおいて、上下のスイッチが同時にオンならないように同時オフの状態にする期間のことである。電力変換装置を実機で動作させる場合デッドタイムを適用することは知られている。しかし、短絡防止のために適用するデッドタイムによって、意図しない動作経路が発生し、出力波形及びコモンモード波形の電圧変動が大きくなり、波形が歪み、ノイズ及びサージ電圧に影響を与えることがある。
　図７Ａ及び図７Ｂは、図５Ａ及び図５Ｂに示されたスイッチング素子のゲート駆動信号にデッドタイムを適用した時のゲート駆動信号を示している。図７Ａは、三相３レベルインバータ３０の出力電圧指令値（Ｕ相）に対応する電圧波形を出力するためにスイッチング素子に出力されるゲート駆動信号にデッドタイムを適用した図である。
　図７Ａにおいて、上から順に、三相３レベルインバータ３０の出力電圧指令値（Ｕ相）、三相３レベルインバータ３０のＵ相のレグを構成するスイッチング素子Ｑ１～スイッチング素子Ｑ４を駆動するためのゲート駆動信号の波形である。スイッチング素子Ｑ１～スイッチング素子Ｑ４において破線はデッドタイム適用前の動作（図５Ａの動作）を示す。
　ここではデッドタイムをゲート電圧の立ち上がり時に導入した例で説明するが、立ち下がりもしくは、立ち上がりと立下りの両方に導入してもよい。デッドタイム期間はスイッチング毎に適用する。例えばデッドタイム期間を１μｓ設ける場合、立ち上がりに1μｓまたは立ち下がりに１μｓ、もしくは立ち上がりに０．５μｓと立ち下がりに０．５μｓ設けるパターンが考えられる。このとき半導体素子のドレイン―ソース間の印加電圧は図５Ａと同様にゲート駆動信号がオフ(すなわち０)の期間に入力コンデンサであるＰ側コンデンサ３１またはＮ側コンデンサ３２の電圧値となり、ゲート駆動信号がオン(すなわち１)の期間の電圧値は０となる（実際には内部による電圧降下分印加される）。
　図７Ｂは、単相インバータ装置４０の出力電圧指令値（Ｕ相）に対応する電圧波形を出力するためにスイッチング素子に出力されるゲート駆動信号にデッドタイムを適用した図である。図において、上から順に、単相インバータ装置４０の出力電圧指令値及びキャリア波（Ｕ相）、単相インバータ装置４０のＵ相のインバータを構成するスイッチング素子Ｑ１３～スイッチング素子Ｑ１６において破線はデッドタイム適用前の信号、実線はデッドタイム適用時の駆動信号の波形である。
　三相３レベルインバータ３０の場合と同様にデッドタイムはゲート電圧の立ち上がり時に導入しているが、立ち下がりもしくは立ち上がりと立下りの両方に導入してもよい。単相インバータ装置４０においては、デッドタイムはスイッチング毎に適用する。
　スイッチング素子Ｑ１３～スイッチング素子Ｑ１６は一周期あたり複数回ずつオン及びオフスイッチングする。デッドタイムを適用しない場合と同様にＰＷＭ動作する単相インバータ装置４０を構成するスイッチング素子はスイッチング回数が多いので、スイッチング損失の小さいＳｉＣ－ＭＯＳＦＥＴ等の高周波駆動に適した半導体素子を使用すればよい。このとき半導体素子のドレイン―ソース間の印加電圧はゲート駆動信号がオフ(すなわち０)の期間にコンデンサ４１の電圧値となり、ゲート駆動信号がオン(すなわち１)の期間の電圧値は０となる（実際には内部による電圧降下分印加される）。
　単相インバータ装置４０の各コンデンサ４１の電圧が、三相３レベルインバータ３０の入力コンデンサであるＰ側コンデンサ３１及びＮ側コンデンサ３２の電圧より小さくなるように、例えば、１／２に設定した場合、単相インバータ装置４０を構成するスイッチング素子に印加される電圧は、三相３レベルインバータ３０を構成するスイッチング素子に印加される電圧の１／２となる。このとき、インバータ１０から出力される電圧の１レベルは単相インバータ装置４０を構成する素子に印加される電圧となる。これらは三相の電力変換装置でなくても適用可能である。
　図８Ａ、図８Ｂは、それぞれ上から順に、インバータ１０のＵ相の出力電圧（三相３レベルインバータ３０のＵ相出力電圧に単相インバータ装置４０のＵ相の出力電圧が重畳された合成電圧）、インバータ１０のＵＶ相間の出力電圧（三相３レベルインバータ３０のＵ相出力電圧に単相インバータ装置４０のＵ相の出力電圧が重畳されたＵ相合成電圧と三相３レベルインバータ３０のＶ相出力電圧に単相インバータ装置４０のＶ相の出力電圧が重畳されたＶ相合成電圧との間の線間電圧）、三相３レベルインバータ３０のＵ相電圧及びＵ相電流、単相インバータ装置４０のＵ相電圧、及びインバータ１０のコモンモード電圧波形である。
　図８Ａは、図７Ａの波形で３相３レベルインバータ３０のスイッチング素子Ｑ１～スイッチング素子Ｑ４を駆動し、図７Ｂの波形で単相インバータ装置４０のスイッチング素子Ｑ１３～スイッチング素子Ｑ１６を駆動した時の出力波形の例を示す図であり、図６にデッドタイムを適用した場合のものに相当する。
　図８Ａと図６とを比べると、デッドタイムを適用した図８Ａではインバータ１０のＵ相の出力電圧、インバータ１０のＵＶ相間の出力電圧のそれぞれデッドタイム期間中に矢印で示すように１ステップあたりの電圧変化量が１レベルを超え、約２レベル分発生している箇所があることがわかる。この場合の１レベルは上述のとおり、単相インバータ装置４０を構成しているコンデンサ４１に印加される電圧値に相当する。例えば、Ｐ側コンデンサ３１及びＮ側コンデンサ３２に印加される電圧がそれぞれ１３５Ｖのとき、コンデンサ４１に印加される電圧は６７．５Ｖであり、図８Ａの矢印の箇所では２レベル以上の電圧変動が発生している。
　このような細いパルス状の電圧は電圧スパイクと呼ばれ、電圧スパイクの発生はデッドタイムの適用により、動作経路が変わったことに起因する。このような、１ステップあたり、２レベル以上の電圧変動幅はノイズに影響を及ぼす電圧であるので、ノイズ抑制のためにノイズフィルタを設けなくてはならなくなる。さらに、電圧変動幅が大きいほどノイズフィルタが大型化、重量化することになる。
　図８Ｂは、図８Ａの電圧スパイクが発生しないように制御した結果を示す図である。
　以下、電圧スパイクが発生しないように制御する方法について説明する。
　図９Ａは、図８Ａの電圧スパイクの発生原因を説明するための図である。図８Ａの最上段のインバータ１０のＵ相の出力電圧の一部拡大を示すが、電圧スパイクΔＶが３レベル（２０２．５Ｖ）の箇所では、三相３レベルインバータの出力電圧波形と単相インバータの出力電圧波形において、デッドタイム適用時の電圧変動のタイミングが一致していない。図９Ａでは、三相３レベルインバータの出力電圧の立ち上がりから２μｓ遅れて単相インバータの出力電圧の立下りが認められる。この差異は、デッドタイム及びゲート回路の遅延によってずれが生じることで発生するものと考えられる。そこで、本実施の形態では、三相３レベルインバータ３０の出力電圧と単相インバータ４０の出力電圧との合成電圧の電圧変動幅が抑制されるように、三相３レベルインバータ３０の出力電圧と、単相インバータ４０の変動タイミングが調整される。具体的には、ずれが発生しないように両者のタイミングを一致させるように制御すればよい。例えば、一方の電圧の変動タイミングをデッドタイム分だけずらしてもよく、一方の電圧の変動タイミングをデッドタイムと回路遅延との合計分ずらしてもよい。
　図９Ｂは、三相３レベルインバータ３０で生成する電圧の変動タイミングと単相インバータ装置４０で生成する電圧の変動タイミングを揃えるように単相インバータ装置４０で生成する電圧の変動タイミングを進めた例である。タイミングを合わせるのはこの例に限るものではない。三相３レベルインバータ３０で生成する電圧のタイミングを進めるまたは遅らせる、もしくは単相インバータ装置４０で生成する電圧のタイミングを進めるまたは遅らせることで調整すればよい。
　図８Ｂは、電圧スパイクの発生を抑制するように、三相３レベルインバータ３０で生成する電圧の変動タイミングと単相インバータ装置４０で生成する電圧の変動タイミングを揃えるように制御した場合の出力電圧を示したものである。図８Ａと比較してわかるように、三相３レベルインバータ３０で生成する電圧の変動タイミングと単相インバータ装置４０で生成する電圧の変動タイミングを揃えるように制御することで、インバータ１０のＵ相の出力電圧、インバータ１０のＵＶ相間の出力電圧のデッドタイム期間中の電圧変動は１ステップあたり１レベル内に抑えられていることがわかる。インバータ１０のコモンモード電圧についても同様にデッドタイム期間中に１ステップあたりの電圧変動量が１レベル以内に抑えられた。
　以上のように、実施の形態１によれば、電力変換装置３において、インバータ１０の短絡防止として設定されているデッドタイム期間中に、第１のインバータである三相３レベルインバータ３０の出力電圧の変動タイミング及び第２のインバータである単相インバータ装置４０の出力電圧の変動タイミングを制御するので、インバータ１０の出力電圧、線間電圧及びコモンモード電圧に発生する大きな電圧変化、電圧歪みを低減できる。これにより、短絡防止機能を具備するとともに電圧変動及び電圧ひずみに起因するノイズを低減でき、インバータ１０の後段に接続されるフィルタを小型化及び軽量化することが可能となる。この時、三相３レベルインバータ３０の出力電圧と単相インバータ装置４０の出力電圧との合成電圧であるインバータ１０の出力電圧の変動幅を１ステップあたり１レベル以内となるように制御することで、電圧スパイクを抑制でき、確実にノイズの低減効果を得ることが可能となる。
　また、実施の形態１においては、特許文献１に記載のコモンモードノイズとノーマルモードノイズを低減可能な条件を満たすことが可能である。すなわち、実施の形態１の例では、コモンモード電圧の最大値は三相３レベルインバータ３０を構成しているＰ側コンデンサ３１及びＮ側コンデンサ３２に印加される電圧（ここでは１３５V）を３で除した値（１３５／３＝４５（Ｖ））に相当する。このように、インバータ１０のコンデンサ３１、３２、４１の電圧を設定することにより、コモンモードノイズとノーマルモードノイズの双方を低減可能な条件においても、ノイズの発生を抑制した短絡防止機能を具備させることが可能となる。
　さらに、本実施の形態１に係る電力変換装置３は、三相３レベルインバータ３０と単相インバータ装置４０とを備えたインバータ１０、及びインバータ１０の駆動制御を行う制御装置２０を備え、三相３レベルインバータ３０を構成するスイッチング素子には高耐圧の半導体素子を用い、単相インバータ装置４０を構成するスイッチング素子には、ワイドバンドギャップ半導体により形成された半導体素子を用いて構成し、三相３レベルインバータ３０で生成する電圧の変動と単相インバータ装置４０で生成する電圧の変動のタイミングを合わせるので、上記の効果に加え、スイッチング素子の駆動に伴う損失も低減し、高効率な電力変換装置を提供することができる。
　このような実施の形態１に係る電力変換装置３を航空機に搭載した場合、ノイズフィルタを小型化及び軽量化することができ、燃費改善に寄与する。また、重量を増加させることなく、ノイズの影響を抑制するので信頼性も向上する。
実施の形態２．
　以下、実施の形態２に係る電力変換装置について図を用いて説明する。実施の形態１では、デッドタイム期間中に三相３レベルインバータ３０で生成する電圧の変動のタイミングと単相インバータ装置４０で生成する電圧の変動タイミングとを合わせるように制御することを説明したが、本実施の形態２では、負荷５の状態に応じて変動する負荷電流の極性に応じた制御方法について説明する。
　図１０Ａ、図１０Ｂは、負荷５の状態が異なる場合の三相３レベルインバータ３０の相電圧、単相インバータ装置４０の相電圧、及び電流の波形を示した図である。
　図１０Ａは、負荷力率が１の場合の例で、上から順に、デッドタイムを適用していない三相３レベルインバータ３０の相電圧（例えばＵ相）の出力電圧波形（Ａ１）、インバータ１０の出力電流（Ｂ１）でＵ相の場合電流センサ１０１Ｕで検出される電流、デッドタイムを適用していない単相インバータ装置４０の相電圧（三相３レベルインバータ３０と同じ相）の出力電圧波形（Ｃ１）、デッドタイム適用時の三相３レベルインバータ３０の相電圧の出力電圧波形（Ｄ１）、デッドタイム適用時の単相インバータ装置４０の相電圧の出力電圧波形（Ｅ１）、Ｄ１の波形から電圧変動のタイミングを制御した三相３レベルインバータ３０の相電圧の出力電圧波形（Ｆ１）である。これら波形に対し、以下単に波形Ａ１、等と称して説明する。
　まず、Ｂ１の波形において、インバータから負荷に向かう電流方向を正とする。
　Ａ１の波形において、正側の電圧が０から＋Ｖｄｃ／２に立ち上がるとき（ｔ１）及び＋Ｖｄｃ／２から０に立ち下がるとき（ｔ２）、出力電流（Ｂ）の極性は正である。また、負側の電圧が０から―Ｖｄｃ／２に立ち上がるとき（ｔ３）及びＶｄｃ／２から０に立ち下がるとき（ｔ４）、出力電流の極性は負である。波形Ａ１に示したタイミングｔ１からｔ４は波形Ｃ１からわかるように単相インバータ装置４０の相電圧の出力電圧も変動するタイミングである。
　この負荷力率１の条件下で、三相３レベルインバータ３０のスイッチング素子及び単相インバータ装置４０のスイッチング素子にデッドタイムを適用すると、それぞれ波形Ｄ１、波形Ｅ１となる。波形Ｄ１において、波形Ａ１と比較すると、立ち上がりのタイミングｔ１、ｔ３はＴｄ分だけ遅れるが、立ち下がりのタイミングｔ２、ｔ４は遅れを生じていない。これは負荷電流の極性により、デッドタイム期間中にスイッチング素子の具備するダイオードを介して電流が流れるために遅れが生じないことによる。また、波形Ｅ１において、波形Ｃ１と比較すると、負荷電流の極性が正かつ電圧が＋Ｖｄｃ／４から―Ｖｄｃ／４に変化するタイミングｔ１は遅れを生じていないが、負荷電流の極性が正かつ電圧が―Ｖｄｃ／４から＋Ｖｄｃ／４に変化するタイミングｔ２はＴｄ分だけ遅れが生じる。また、負荷電流の極性が負かつ電圧が―Ｖｄｃ／４から＋Ｖｄｃ／４に変化するタイミングｔ３は遅れを生じていないが、負荷電流の極性が負かつ電圧が＋Ｖｄｃ／４から―Ｖｄｃ／４に変化するタイミングｔ４はＴｄ分だけ遅れが生じる。このタイミングｔ１およびｔ３も、負荷電流の極性により、同様の理由でスイッチング素子の具備するダイオードを介して電流が流れるために遅れが生じない。
　その結果、波形Ｄ１と波形Ｅ１を比較すると、タイミングｔ１からｔ４のすべてで、三相３レベルインバータ３０の出力電圧の変動するタイミングと単相インバータ装置４０の出力電圧の変動するタイミングとが一致しないことになる。そのため、電圧スパイクの発生を抑制するために、両者の変動するタイミングを一致するように制御すればよい。
　波形Ｆ１は、タイミングｔ１からｔ４において、三相３レベルインバータ３０の出力電圧の変動するタイミングと単相インバータ装置４０の出力電圧の変動するタイミングとを一致させるように制御した例である。波形Ｆ１では、三相３レベルインバータ３０の出力電圧に対し、正側の電圧が０から＋Ｖｄｃ／２に立ち上がるタイミングｔ１及び負側の電圧が０から―Ｖｄｃ／２に立ち上がるタイミングｔ３を、Ｔｄ分進め、正側の電圧が＋Ｖｄｃ／２から０に立ち下がるタイミングｔ２及び負側の電圧がＶｄｃ／２から０に立ち下がるタイミングｔ４を、Ｔｄ分遅らせるようにした。
　タイミングを一致させる制御はこれに限らず、単相インバータ装置４０の出力電圧に対し、タイミングｔ１及びｔ３をＴｄ分遅れるようにし、タイミングｔ２及びタイミングｔ４をＴｄ分進めるようにしても良い。さらに、三相３レベルインバータ３０の出力電圧のタイミングを進めるあるいは遅らせる制御と単相インバータ装置４０の出力電圧のタイミングを進める、あるいは遅らせる制御とを組み合わせてもよい。
　図１０Ｂは、負荷力率が０の場合の例で、上から順に、デッドタイムを適用していない三相３レベルインバータ３０の相電圧（例えばＵ相）の出力電圧波形（Ａ２）、インバータ１０の出力電流（Ｂ２）でＵ相の場合電流センサ１０１Ｕで検出される電流を実線（点線は力率１の場合の出力電流）で示している。続いて、デッドタイムを適用していない単相インバータ装置４０の相電圧（三相３レベルインバータ３０と同じ相）の出力電圧波形（Ｃ２）、デッドタイム適用時の三相３レベルインバータ３０の相電圧の出力電圧波形（Ｄ２）、デッドタイム適用時の単相インバータ装置４０の相電圧の出力電圧波形（Ｅ２）、Ｄ２の波形から電圧変動のタイミングを制御した三相３レベルインバータ３０の相電圧の出力電圧波形（Ｆ２）である。
　図１０Ａで説明した通り、図１０ＢのＢ２の波形（実線の力率０）において、インバータから負荷に向かう電流方向を正とする。
　Ａ２の波形において、正側の電圧が０から＋Ｖｄｃ／２に立ち上がるとき（ｔ１１）及び負側の電圧がＶｄｃ／２から０に立ち下がるとき（ｔ１４）、出力電流（Ｂ２）の極性は負である。また、正側の電圧が＋Ｖｄｃ／２から０に立ち下がるとき（ｔ１２）及び負側の電圧が０から―Ｖｄｃ／２に立ち上がるとき（ｔ１３）、出力電流（Ｂ２）の極性は正である。波形Ａ２に示したタイミングｔ１１からｔ１４は波形Ｃ２からわかるように単相インバータ装置４０の相電圧の出力電圧も変動するタイミングである。
　この負荷力率０の条件下で、三相３レベルインバータ３０のスイッチング素子及び単相インバータ装置４０のスイッチング素子にデッドタイムを適用すると、それぞれ波形Ｄ２、波形Ｅ２となる。波形Ｄ２において、波形Ａ２と比較すると、正側の電圧の立ち上がりのタイミングｔ１１、正側の電圧の立ち下がりタイミングｔ１２、負側の立ち上がりタイミングｔ１３及び負側の電圧の立ち下がりのタイミングｔ１４は遅れを生じていない。これは負荷電流の極性により、デッドタイム期間中にスイッチング素子の具備するダイオードを介して電流が流れるために遅れが生じないことによる。また、波形Ｅ２において、波形Ｃ２と比較すると、負荷電流の極性が負かつ電圧が＋Ｖｄｃ／４から―Ｖｄｃ／４に変化するタイミングｔ１１、負荷電流の極性が正かつ電圧が―Ｖｄｃ／４から＋Ｖｄｃ／４に変化するタイミングｔ１２、負荷電流の極性が正かつ電圧が―Ｖｄｃ／４から＋Ｖｄｃ／４に変化するタイミングｔ１３及び負荷電流の極性が負かつ電圧が＋Ｖｄｃ／４から―Ｖｄｃ／４に変化するタイミングｔ１４はいずれもＴｄ分遅れている。
　その結果、波形Ｄ２と波形Ｅ２を比較すると、タイミングｔ１１からｔ１４のすべてで、三相３レベルインバータ３０の出力電圧の変動するタイミングと単相インバータ装置４０の出力電圧の変動するタイミングとが一致しないことになる。そのため、電圧スパイクの発生を抑制するために、両者の変動するタイミングを一致するように制御すればよい。
　波形Ｆ２は、タイミングｔ１１からｔ１４において、三相３レベルインバータ３０の出力電圧の変動するタイミングと単相インバータ装置４０の出力電圧の変動するタイミングとを一致させるように制御した例である。波形Ｆ２では、三相３レベルインバータ３０の出力電圧に対し、タイミングｔ１１、ｔ１２、ｔ１３、ｔ１４を矢印で示すようにＴｄ分遅らせるようにした。
　タイミングを一致させる制御はこれに限らず、単相インバータ装置４０の出力電圧に対し、タイミングｔ１１、ｔ１２、ｔ１３、ｔ１４をＴｄ分進めるようにしても良い。さらに、三相３レベルインバータ３０の出力電圧のタイミングを進めるあるいは遅らせる制御と単相インバータ装置４０の出力電圧のタイミングを進めるあるいは遅らせる制御とを組み合わせてもよい。
　上述では、負荷が力率１と力率０の例を示したが、負荷の状態によって他の力率であっても負荷電流の極性とデッドタイムのタイミングによって、三相３レベルインバータ３０の出力電圧の変動するタイミングと単相インバータ装置４０の出力電圧の変動するタイミングが一致しない場合は、両者を一致させるように制御すればよい。両者を一致させるように制御することにより、インバータの出力電圧変動幅を１ステップあたり１レベルに抑えることができる。
　以上のように、実施の形態２によれば、実施の形態１と同様の効果を奏する。さらに、負荷の状態すなわち負荷電流の極性により、三相３レベルインバータ３０を構成する半導体素子のデッドタイム適用後及びタイミングと単相インバータ装置４０を構成する半導体素子のデッドタイム適用後のそれぞれの出力電圧の変動タイミングにずれが生じたとしても、両者を一致させる制御を行うので、インバータの出力電圧変動幅を１ステップあたり１レベルに抑えることができる。そのため、負荷変動に対し、ノイズフィルタを備えておく必要がなく、ノイズの影響による信頼性の悪化を防ぐことができるとともに、電力変換装置３の後段に接続されるノイズフィルタを小型化及び軽量化することが可能となる。また、この電力変換装置３を航空機に搭載した場合、ノイズフィルタを小型化及び軽量化することができ、燃費改善に寄与する。
実施の形態３．
　以下、実施の形態３に係る電力変換装置３について図を用いて説明する。本実施の形態３では、三相３レベルインバータ３０を構成する半導体素子及びタイミングと単相インバータ装置４０を構成する半導体素子のそれぞれターンオン時間、ターンオフ時間とインバータ１０の電圧スパイクとの関係について説明する。
　図１１Ａは、上から順に各条件でのインバータ１０出力電圧の波形の例、三相３レベルインバータ３０を構成する半導体素子のターンオフ波形（実線）と単相インバータ装置４０を構成する半導体素子のターンオン波形（破線）の例、及び各条件とインバータ出力電圧の変化量をまとめて示した図である。上から２段目の三相３レベルインバータ３０を構成する半導体素子のターンオフ波形と単相インバータ装置４０を構成する半導体素子のターンオン波形においては、縦軸の電圧は、半導体素子がＭＯＳＦＥＴの場合はドレイン―ソース間電圧を、後述するＩＧＢＴ（Ｉｎｔｅｇｒａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）の場合はコレクタ―エミッタ間電圧を意味する。
　また、図１１Ｂは、上から順に各条件でのインバータ１０出力電圧の波形の例、三相３レベルインバータ３０を構成する半導体素子のターンオン波形（実線）と単相インバータ装置４０を構成する半導体素子のターンオフ波形（破線）の例、及び各条件とインバータ出力電圧の変化量をまとめて示した図である。なお、上から２段目の波形を示す図の縦軸は図１１Ａと同様である。
　図１１Ａにおいて、単相インバータ装置４０を構成する半導体素子のターンオン時間（ｄＶ／ｄｔ）を―０．５ｋＶ／μｓに対して、三相３レベルインバータ３０を構成する半導体素子のターンオフ時間を変化させたときのインバータ１０の出力波形を示している。なお、単相インバータ装置４０を構成する半導体素子のターンオンと三相３レベルインバータ３０を構成する半導体素子のターンオフとの開始タイミングは一致させている。すなわち、三相３レベルインバータ３０の電圧変動と単相インバータ装置４０の電圧変動の開始タイミングを一致させている。
　それぞれの条件をＰ－１からＴ－１とする。条件Ｑ－１でのインバータ出力電圧の変動は図中矢印で示したように１ステップあたり、６７．５Ｖ（１レベル）の変動に収まっている。条件Ｓ－１も同様である。条件Ｒ－１では矢印を境に出力電圧の波形の傾きが変化しているので、１ステップあたり、６７．５Ｖ（１レベル）より小さい電圧変動である。すなわち、条件Ｑ－１、Ｒ－１、Ｓ－１でのインバータ出力電圧の変動は１ステップあたり、６７．５Ｖ（１レベル）の変動に収まっている。
　三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が大きくなる条件Ｐ－１では、インバータ出力電圧の波形が上に突出した電圧スパイクの波形を呈しており、インバータ出力電圧の変動は１ステップあたり、６７．５Ｖを超える。また、図示していないが、条件Ｐ－１より三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が大きくなる条件では、この電圧スパイクが大きくなり、三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が２ｋＶ／μｓを超えると出力電圧の変動は１ステップあたり１．５レベルに至ることを確認した。
　一方、三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が小さくなる条件Ｔ－１では、インバータ出力電圧の波形が下に突出した電圧スパイクの波形を呈しており、インバータ出力電圧の変動は１ステップあたり、６７．５Ｖを超える。また、図示していないが、条件Ｔ－１より三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が小さくなる条件では、この電圧スパイクが大きくなり、三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が０．２５ｋＶ／μｓを下回ると出力電圧の変動は１ステップあたり１．５レベルに至ることを確認した。
　図１１Ｂにおいて、単相インバータ装置４０を構成する半導体素子のターンオフ時間（ｄＶ／ｄｔ）を０．５ｋＶ／μｓに対して、三相３レベルインバータ３０を構成する半導体素子のターンオン時間を変化させたときのインバータ１０の出力波形を示している。なお、単相インバータ装置４０を構成する半導体素子のターンオフと三相３レベルインバータ３０を構成する半導体素子のターンオンとの開始タイミングは一致させている。
　それぞれの条件をＰ－２からＴ－２とする。条件Ｑ－２でのインバータ出力電圧の変動は図中矢印で示したように１ステップあたり、６７．５Ｖ（１レベル）の変動に収まっている。条件Ｓ－２も同様である。条件Ｒ－２では矢印を境に出力電圧の波形の傾きが変化しているので、１ステップあたり、６７．５Ｖ（１レベル）より小さい電圧変動である。すなわち、条件Ｑ－２、Ｒ－２、Ｓ－２でのインバータ出力電圧は１ステップあたり、６７．５Ｖ（１レベル）の変動に収まっている。
　三相３レベルインバータ３０を構成する半導体素子のターンオン時間の絶対値が大きくなる条件Ｐ－２では、インバータ出力電圧の波形が下に突出した電圧スパイクの波形を呈しており、インバータ出力電圧の変動は１ステップあたり、６７．５Ｖを超える。また、図示していないが、条件Ｐ－２より三相３レベルインバータ３０を構成する半導体素子のターンオン時間の絶対値が大きくなる条件では、この電圧スパイクが大きくなり、三相３レベルインバータ３０を構成する半導体素子のターンオン時間が｜－２ｋＶ／μｓ｜を超えると出力電圧の変動は１ステップあたり１．５レベルに至ることを確認した。
　一方、三相３レベルインバータ３０を構成する半導体素子のターンオン時間の絶対値が小さくなる条件Ｔ－２では、インバータ出力電圧の波形が上に突出した電圧スパイクの波形を呈しており、インバータ出力電圧の変動は１ステップあたり、６７．５Ｖを超える。また、図示していないが、条件Ｔ－２より三相３レベルインバータ３０を構成する半導体素子のターンオフ時間が小さくなる条件では、この電圧スパイクが大きくなり、三相３レベルインバータ３０を構成する半導体素子のターンオフ時間の絶対値が｜－０．２５ｋＶ／μｓ｜を下回ると出力電圧の変動は１ステップあたり１．５レベルに至ることを確認した。
　以上のことから、三相３レベルインバータ３０の電圧変動と単相インバータ装置４０の電圧変動の開始タイミングを揃えた場合であっても、インバータ１０の出力電圧に電圧スパイクを発生させない、三相３レベルインバータ３０を構成する半導体素子と単相インバータ装置４０を構成する半導体素子のターンオフ時間及びターンオン時間の関係があることがわかる。
　インバータ１０の出力電圧の電圧変動幅を１ステップあたり１レベル分に抑えることができるターンオフ時間及びターンオン時間の関係を以下に示す。
　　２×Ｙ２　≧　Ｘ１　≧　Ｙ２・・・（２）
　　２×Ｙ１　≧　Ｘ２　≧　Ｙ１・・・（３）
　ここで、Ｙ１は三相３レベルインバータ３０を構成する半導体素子のターンオフ時間の絶対値、Ｘ２は単相インバータ装置４０を構成する半導体素子のターンオン時間の絶対値、Ｙ２は三相３レベルインバータ３０を構成する半導体素子のターンオン時間の絶対値、Ｘ１は単相インバータ装置４０を構成する半導体素子のターンオフ時間の絶対値である。
　以上のように、実施の形態３に係る電力変換装置３は、式（２）及び式（３）を満足する単相インバータ装置４０を構成する半導体素子と三相３レベルインバータ３０を構成する半導体素子を用いている。この構成により、単相インバータ装置４０を構成する半導体素子のターンオンと三相３レベルインバータ３０を構成する半導体素子のターンオフとの開始タイミングは一致させて、三相３レベルインバータ３０の電圧変動と単相インバータ装置４０の電圧変動の開始タイミングを一致させた場合に、インバータ１０の出力電圧の電圧変動幅を１ステップあたり１レベル分に抑えることができる。そのため、電力変換装置３の後段に接続されるノイズフィルタを小型化及び軽量化することができ、燃費改善が可能となる。また、重量を増加させることなく、ノイズの影響による信頼性の悪化を防ぐことができる。
実施の形態４．
　以下、実施の形態４に係る電力変換装置３を構成する半導体素子の構成について説明する。実施の形態３より、三相３レベルインバータ３０を構成する半導体素子のスイッチング時間（ターンオン時間及びターンオフ時間）と単相インバータ装置４０を構成する半導体素子のスイッチング時間を式（２）及び式（３）の条件範囲内で異ならせた場合でも、出力電圧変動幅を１ステップあたり１レベルに抑えることができる。実施の形態３では、図２に示した三相３レベルインバータ３０を構成する半導体素子及び単相インバータ装置４０を構成する半導体素子がＭＯＳＦＥＴであったが、本実施の形態４では実施の形態３のスイッチング時間を満足できる他の半導体素子について以下説明する。
　図１２Ａは、三相３レベルインバータ３０を構成するスイッチング素子Ｑ１～Ｑ１２として半導体素子であるＩＧＢＴにダイオードが逆並列接続された構造を有し、単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４として半導体素子であるＭＯＳＦＥＴにダイオードが逆並列接続された構造を有する例を示す、回路構成図である。
　図１２Ｂは、三相３レベルインバータ３０を構成するスイッチング素子Ｑ１～Ｑ１２は半導体素子であるＩＧＢＴにダイオードが逆並列接続された構造を有し、単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４は半導体素子であるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）にダイオードが逆並列接続された構造を有する例を示す、回路構成図である。図１２Ａ、図１２Ｂの三相３レベルインバータ３０及び単相インバータ装置４０を構成するスイッチング素子Ｑ１～Ｑ２４の構造を図１３Ａ、図１３Ｂを用いて説明する。
　図１３Ａは、三相３レベルインバータ３０を構成するスイッチング素子Ｑ１からＱ１２に適用される半導体素子の構成を示す一例で、コレクタ端子Ｃ、ゲート端子Ｇ、エミッタ端子Ｅを有するＩＧＢＴ１３とこれに逆並列接続されたダイオード１４とで構成される。ＩＧＢＴ１３は、Ｓｉ－ＩＧＢＴであっても、ワイドバンドギャップ半導体を用いた例えばＳｉＣ－ＩＧＢＴであってもよい。また、ダイオード１４はＳｉ－ダイオードであっても、ワイドバンドギャップ半導体を用いた例えばＳｉＣ－ダイオードであってもよい。
　図１３Ｂは、単相インバータ装置４０を構成するスイッチング素子Ｑ１３～Ｑ２４に適用される半導体素子の別の構成を示す一例で、ドレイン端子Ｄ、ゲート端子Ｇ、ソース端子Ｓを有するＨＥＭＴ１７とこれに逆並列接続されたダイオード１８とで構成される。ＨＥＭＴ１７は、例えばワイドバンドギャップ半導体を用いたＧａＮ－ＨＥＭＴである。また、ダイオード１８はショットキーバリアダイオード、Ｓｉ－ダイオードであっても、ワイドバンドギャップ半導体を用いた例えばＳｉＣ－ダイオードであってもよい。しかし、望ましくはワイドバンドギャップ半導体を用いた半導体素子である方がよい。
　以上のように、実施の形態４の電力変換装置３には半導体素子として、ＩＧＢＴにダイオードが逆並列接続された構造または、ＨＥＭＴにダイオードが逆並列接続された構造を用いることができる。これらの半導体素子の構造は、実施の形態３で示した式（２）及び式（３）の条件を満たすようにスイッチング時間を設定することができるため、実施の形態３と同様の効果を奏する。
実施の形態５．
　以下、実施の形態５に係る航空機について説明する。
　図１４は、実施の形態５に係る航空機１００の一例を示す図で、実施の形態１から４で説明した電力変換装置が搭載された状態を示すブロック図である。航空機１００は電動航空機であり、その推進系電力システム６０として、電力源６３、電力源６３に接続された電源（ＤＣ電源）１、電源１に接続され所定の電圧に変換する降圧チョッパ回路を備えたＤＣ／ＤＣコンバータ５０、ＤＣ／ＤＣコンバータ５０で降圧された直流電力を交流電力に変換するインバータ１０、インバータ１０から電力が供給される負荷６１、及びＤＣ／ＤＣコンバータ５０、インバータ１０を制御する制御装置６２を備える。ここで負荷６１は推進力を得るための推進系負荷であり、例えば電動モータである。
　実施の形態１から４の電力変換装置は、航空機１００に搭載される推進系電力システム６０の電動航空機用のインバータ１０として用いられる。航空機のように上空を飛行するものに搭載する装置の軽量化が求められるため、ノイズフィルタの小型軽量化を行うために実施の形態１から４で説明した電力変換装置を備えた推進系電力システム６０に搭載することで、電動航空機用としてのインバータ１０電圧歪みの少ない波形を生成することでノイズフィルタを軽量化し、重量及びコストの増加を抑制することができる。そのため、電動航空機の燃費も向上する。
実施の形態６．
　以下、実施の形態６に係る航空機について説明する。
　図１５は、実施の形態６に係る航空機１００の一例を示す図で、実施の形態１から４で説明した電力変換装置が搭載された状態を示すブロック図である。航空機１００は電動航空機であり、その装備品系電力システム７０として、電力源７４、電力源７４に接続され交流電力を直流電力に変換するＡＣ／ＤＣコンバータ７２、ＡＣ／ＤＣコンバータ７２に接続された電源（ＤＣ電源）１、電源１に接続され所定の電圧に変換する降圧チョッパ回路を備えたＤＣ／ＤＣコンバータ５０、ＤＣ／ＤＣコンバータ５０で降圧された直流電力を交流電力に変換するインバータ１０、インバータ１０から電力が供給される負荷７１、及びＤＣ／ＤＣコンバータ５０、インバータ１０、ＡＣ／ＤＣコンバータ７２を制御する制御装置７３を備える。ここで負荷７１は装備品系負荷であり、例えば空気調和機、エンジンスタータ、及び補助電力装置の駆動に用いる電動モータ等を指す。
　実施の形態５と同様に、実施の形態１から４の電力変換装置は、航空機１００に搭載される装備品系電力システム７０の電動航空機用のインバータ１０として用いられる。航空機のように上空を飛行するものに搭載する装置の軽量化が求められるため、ノイズフィルタの小型軽量化を行うために実施の形態１から４で説明した電力変換装置を備えた装備品系電力システム７０に搭載することで、実施の形態５と同様の効果を奏する。
　なお、上述の実施の形態１から６において、制御装置は、ハードウエアの一例を図１６に示すように、プロセッサ１０００と記憶装置２０００から構成される。記憶装置は図示していないが、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを具備する。また、フラッシュメモリの代わりにハードディスクの補助記憶装置を具備してもよい。プロセッサ１０００は、記憶装置２０００から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ１０００にプログラムが入力される。また、プロセッサ１０００は、演算結果等のデータを記憶装置２０００の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
他の実施の形態．
　上述の実施の形態１から６では、第１のインバータとしての三相３レベルインバータ３０が１つ、第２のインバータとしての単相インバータ装置４０が３つの単相インバータを具備する例を示したが、構成はこれに限るものではない。第１のインバータは３相でなくてもよく、単相であってもよい。第１のインバータが単相インバータ１つの場合、第２のインバータは単相インバータ１つでよい。
　本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　１：電源、　２：ＤＣリンクコンデンサ、　３：電力変換装置、　４：フィルタ、５：負荷、　１０：インバータ、　１３：ＩＧＢＴ、　１４：ダイオード、　１５：ＭＯＳＦＥＴ、　１６：ダイオード、　１７：ＨＥＭＴ、　１８：ダイオード、　２０：制御装置、　３０：三相３レベルインバータ、　３１：Ｐ側コンデンサ、　３２：Ｎ側コンデンサ、　４０：単相インバータ装置、　４１：コンデンサ、　５０：ＤＣ／ＤＣコンバータ（非絶縁降圧チョッパ回路）、　６０：推進系電力システム、　６１：負荷、　６２：制御装置、　６３：電力源、　７０：装備品系電力システム、　７１：負荷、　７２：ＡＣ／ＤＣコンバータ、　７３：制御装置、　７４：電力源、　１００：航空機、　１０１Ｕ、１０１Ｖ、１０１Ｗ：電流センサ、　１０００：プロセッサ、　２０００：記憶装置

Claims (8)

  1. 　電源と負荷との間に配置され、前記電源からの電力を変換して前記負荷に供給する電力変換装置であって、
    　第１のコンデンサ及び複数のスイッチング素子を備えた第１のインバータと、
    　前記第１のインバータと直列に接続され、前記第１のコンデンサに印加される電圧より小さい電圧が印加される第２のコンデンサ及び複数のスイッチング素子を備えた第２のインバータと、
    　前記第１のインバータの複数のスイッチング素子及び前記第２のインバータの複数のスイッチング素子を駆動する駆動信号を生成する制御装置と、を備え、
    　前記制御装置は、
    前記第１のインバータの複数のスイッチング素子及び前記第２のインバータの複数のスイッチング素子に対しデッドタイムを施して制御するとともに、
    デッドタイム期間中の前記第１のインバータの出力電圧と前記第２のインバータの出力電圧との合成電圧の電圧変動幅が抑制されるように、前記第１のインバータの出力電圧の変動タイミング及び前記第２のインバータの出力電圧の変動タイミングを制御する、電力変換装置。
  2. 　前記制御装置は、
    デッドタイム期間中の前記第１のインバータの出力電圧と前記第２のインバータの出力電圧との合成電圧の前記電圧変動幅を１ステップあたり１レベル内となるように制御する、請求項１に記載の電力変換装置。
  3. 　前記制御装置は、
    前記第１のインバータの出力電圧の変動タイミングと前記第２のインバータの出力電圧の変動タイミングとを一致させるように制御する、請求項１または２に記載の電力変換装置。
  4. 　前記制御装置は、負荷電流の極性に基づいて、前記第１のインバータの出力電圧の変動タイミングと前記第２のインバータの出力電圧の変動タイミングとを一致させるように制御する、請求項３に記載の電力変換装置。
  5. 　前記制御装置は、
    前記第１のインバータを前記第２のインバータよりも低い駆動周波数で駆動する、請求項１から４のいずれか１項に記載の電力変換装置。
  6. 　前記制御装置は、
    前記第１のインバータの具備するスイッチング素子のターンオフ時間の絶対値をＹ１、
    前記第２のインバータの具備するスイッチング素子のターンオン時間の絶対値をＸ２、
    前記第１のインバータの具備するスイッチング素子のターンオン時間の絶対値をＹ２、
    前記第２のインバータの具備するスイッチング素子のターンオフ時間の絶対値をＸ１とするとき、
    　　２×Ｙ２　≧　Ｘ１　≧　Ｙ２　、及び
    　　２×Ｙ１　≧　Ｘ２　≧　Ｙ１
    を満たすように、前記第１のインバータの複数のスイッチング素子及び前記第２のインバータの複数のスイッチング素子を制御する、請求項５に記載の電力変換装置。
  7. 　前記第１のインバータの複数のスイッチング素子及び前記第２のインバータの複数のスイッチング素子はそれぞれ半導体素子を含み、前記第１のインバータの複数のスイッチング素子はＳｉ半導体で形成され、前記第２のインバータの複数のスイッチング素子はワイドバンドギャップ半導体で形成されている、請求項５または６に記載の電力変換装置。
  8. 　請求項１から７のいずれか１項に記載の電力変換装置を搭載した航空機。
PCT/JP2021/032433 2021-09-03 2021-09-03 電力変換装置及び電力変換装置を搭載した航空機 WO2023032150A1 (ja)

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