JPH11250674A - フラッシュメモリ装置のメモリセルの消去方法 - Google Patents
フラッシュメモリ装置のメモリセルの消去方法Info
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- JPH11250674A JPH11250674A JP36813598A JP36813598A JPH11250674A JP H11250674 A JPH11250674 A JP H11250674A JP 36813598 A JP36813598 A JP 36813598A JP 36813598 A JP36813598 A JP 36813598A JP H11250674 A JPH11250674 A JP H11250674A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/20—Suspension of programming or erasing cells in an array in order to read other cells in it
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 プレプログラム、メーン消去、そしてポスト
プログラムの段階を含む消去動作が行われ、中止命令及
び再開命令を受けるメモリ装置の複数のセクタ内に配列
される電気的消去及びプログラムできるメモリセルの消
去方法を提供する。 【解決手段】 電気的消去及びプログラムできるメモリ
セル消去方法は、中止命令が印加されるとき、遂行中の
消去動作を中止し、予め設定されたメモリ領域にプラグ
信号を貯蔵する段階と、再開命令が印加されるときま
で、遂行中の動作を中止してから、他のセクタに対する
読出、又はプログラムを行い、再開命令の活性化に応じ
て、行われる間動作を再開する段階とを含む。
プログラムの段階を含む消去動作が行われ、中止命令及
び再開命令を受けるメモリ装置の複数のセクタ内に配列
される電気的消去及びプログラムできるメモリセルの消
去方法を提供する。 【解決手段】 電気的消去及びプログラムできるメモリ
セル消去方法は、中止命令が印加されるとき、遂行中の
消去動作を中止し、予め設定されたメモリ領域にプラグ
信号を貯蔵する段階と、再開命令が印加されるときま
で、遂行中の動作を中止してから、他のセクタに対する
読出、又はプログラムを行い、再開命令の活性化に応じ
て、行われる間動作を再開する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ノア型半導体メモ
リ装置に関するものであり、より詳しくは、プログラム
消去検証機能を有する非揮発性メモリに関するものであ
る。
リ装置に関するものであり、より詳しくは、プログラム
消去検証機能を有する非揮発性メモリに関するものであ
る。
【０００２】
【従来の技術】電気的にプログラム及び消去読出動作が
できる非揮発性メモリ装置のうち、フラッシュメモリ装
置は、データ処理の速度が速い。フラッシュメモリ装置
の高速動作の長所は、携帯用コンピューター装置、セル
ラーフォン、又はディジタルスティルカメラに非常に適
合している。一般的にフラッシュメモリは、２つに分類
され、メモリセルがビットラインに直列に連結されるナ
ンド型（ＮＡＮＤ ｔｙｐｅ）とメモリセルがビットラ
インに並列に連結されるノア型（ＮＯＲ ｔｙｐｅ）が
ある。よく知られたように、ノアタイプのフラッシュメ
モリは、データ処理速度が問題であり、ノアタイプがナ
ンド型より高周波メモリシステムでもっと有利である。
できる非揮発性メモリ装置のうち、フラッシュメモリ装
置は、データ処理の速度が速い。フラッシュメモリ装置
の高速動作の長所は、携帯用コンピューター装置、セル
ラーフォン、又はディジタルスティルカメラに非常に適
合している。一般的にフラッシュメモリは、２つに分類
され、メモリセルがビットラインに直列に連結されるナ
ンド型（ＮＡＮＤ ｔｙｐｅ）とメモリセルがビットラ
インに並列に連結されるノア型（ＮＯＲ ｔｙｐｅ）が
ある。よく知られたように、ノアタイプのフラッシュメ
モリは、データ処理速度が問題であり、ノアタイプがナ
ンド型より高周波メモリシステムでもっと有利である。
【０００３】図１は、マルチビット貯蔵のため、使用さ
れるフラッシュメモリセルの断面図である。
れるフラッシュメモリセルの断面図である。
【０００４】図１を参照すると、Ｐ+半導体基板２にＮ+
不純物で形成されたソース３及びドレイン４が基板２に
形成されるチャンネル領域を介して互いに外れている。
フルーティングゲート６が１００オングストローム以下
の薄い絶縁膜７を介してチャンネル領域上に形成され、
Ｏ−Ｎ−Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）のような薄い絶縁膜９を介してフローティングゲー
ト６とコントロールゲート８が分離される。ソース３、
ドレイン４、コントロールゲート８、そして半導体基板
２は、プログラム、消去、読出動作のための電源電圧Ｖ
ｓ（ソース電圧）、Ｖｄ（ドレイン電圧）、Ｖｇ（ゲー
ト電圧）、Ｖｂ（バルク電圧）に、各々連結される。
不純物で形成されたソース３及びドレイン４が基板２に
形成されるチャンネル領域を介して互いに外れている。
フルーティングゲート６が１００オングストローム以下
の薄い絶縁膜７を介してチャンネル領域上に形成され、
Ｏ−Ｎ−Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）のような薄い絶縁膜９を介してフローティングゲー
ト６とコントロールゲート８が分離される。ソース３、
ドレイン４、コントロールゲート８、そして半導体基板
２は、プログラム、消去、読出動作のための電源電圧Ｖ
ｓ（ソース電圧）、Ｖｄ（ドレイン電圧）、Ｖｇ（ゲー
ト電圧）、Ｖｂ（バルク電圧）に、各々連結される。
【０００５】一般的なプログラムにおいて、選択された
メモリセルは、チャンネル領域とフルーティングゲート
６の間のホットエレクトロンの注入（ｈｏｔ ｅｌｅｃ
ｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）によってプログラムさ
れ、ホットエレクトロンの注入は、ソース３及び基板２
が接地され、高電圧がコントロールゲート８に印加さ
れ、ホットエレクトロンが発生するため、ドレイン４
に、５Ｖから６Ｖの電圧を印加することによって行われ
る。プログラムされた後、選択されたメモリセルのスレ
ショルド電圧は、電子の蓄積によって増加される。プロ
グラムされたセルのデータを読出するため、ドレイン４
に約１Ｖの電圧を印加し、コントロールゲート８に約
４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維
持させる。スレショルド電圧が増加されたプログラムさ
れたメモリセルは、読出動作の間、ゲート電圧の上昇を
防ぐ役割を果たし、プログラムされたセルは、６−７Ｖ
のスレショルド電圧を有するオフ−セルに見なす。
メモリセルは、チャンネル領域とフルーティングゲート
６の間のホットエレクトロンの注入（ｈｏｔ ｅｌｅｃ
ｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）によってプログラムさ
れ、ホットエレクトロンの注入は、ソース３及び基板２
が接地され、高電圧がコントロールゲート８に印加さ
れ、ホットエレクトロンが発生するため、ドレイン４
に、５Ｖから６Ｖの電圧を印加することによって行われ
る。プログラムされた後、選択されたメモリセルのスレ
ショルド電圧は、電子の蓄積によって増加される。プロ
グラムされたセルのデータを読出するため、ドレイン４
に約１Ｖの電圧を印加し、コントロールゲート８に約
４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維
持させる。スレショルド電圧が増加されたプログラムさ
れたメモリセルは、読出動作の間、ゲート電圧の上昇を
防ぐ役割を果たし、プログラムされたセルは、６−７Ｖ
のスレショルド電圧を有するオフ−セルに見なす。
【０００６】メモリセルの消去は、Ｆ−Ｎトンネリング
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）によって行われ、
Ｆ−Ｎトンネリングは、コントロールゲート８に約−１
０Ｖの負の電圧を印加し、バルクとコントロールゲート
８との間にトンネリングを発生させるため基板９（又バ
ルク）に約５Ｖの正の高電圧を印加する。このとき、ド
レインは、高インピーダンス状態（フローテイング状態
である。電圧バイアス電圧条件によってコントロールゲ
ート８とバルク領域との間に強い電界が形成され、その
ため、電子がソースに放出される。一般的に、Ｆ−Ｎト
ンネリングは、１００オングストローム以下の薄い絶縁
膜によって隔離されるフルーティングゲートとバルク領
域との間に６−７ＭＶ／ｃｍの電界が形成されるときに
発生する。消去されたセルは、前よりスレショルド電圧
がもっと低めて１−３Ｖのスレショルド電圧を有するオ
ン−セルに感知される。一般的なフラッシュメモリのメ
モリセル構造において、バルク領域（又は基板）は、メ
モリセル活性領域の結合であり、同一バルク領域内に形
成されたメモリセルは同時に消去される。そのため、消
去単位（例えば、６４Ｋ、以下セクタと称する）は、バ
ルク領域の分離数によって決定される。表１は、プログ
ラム消去及び読出動作時電圧レベルを示す。
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）によって行われ、
Ｆ−Ｎトンネリングは、コントロールゲート８に約−１
０Ｖの負の電圧を印加し、バルクとコントロールゲート
８との間にトンネリングを発生させるため基板９（又バ
ルク）に約５Ｖの正の高電圧を印加する。このとき、ド
レインは、高インピーダンス状態（フローテイング状態
である。電圧バイアス電圧条件によってコントロールゲ
ート８とバルク領域との間に強い電界が形成され、その
ため、電子がソースに放出される。一般的に、Ｆ−Ｎト
ンネリングは、１００オングストローム以下の薄い絶縁
膜によって隔離されるフルーティングゲートとバルク領
域との間に６−７ＭＶ／ｃｍの電界が形成されるときに
発生する。消去されたセルは、前よりスレショルド電圧
がもっと低めて１−３Ｖのスレショルド電圧を有するオ
ン−セルに感知される。一般的なフラッシュメモリのメ
モリセル構造において、バルク領域（又は基板）は、メ
モリセル活性領域の結合であり、同一バルク領域内に形
成されたメモリセルは同時に消去される。そのため、消
去単位（例えば、６４Ｋ、以下セクタと称する）は、バ
ルク領域の分離数によって決定される。表１は、プログ
ラム消去及び読出動作時電圧レベルを示す。
【０００７】
【表１】
【０００８】一旦、メモリセルの消去動作が行われる
と、消去されるメモリセルのスレショルド電圧に対する
均一性のため、メモリセルは０Ｖ以下のスレショルド電
圧を有するようになる。０Ｖのスレショルド電圧を有す
るメモリセルは、過消去されたセル（ｏｖｅｒ−ｅｒａ
ｓｅｄ ｃｅｌｌｓ）と称し、セルはスレショルド電圧
を０Ｖに上昇させるため、復旧動作（ｅｒａｓｅ ｒｅ
ｐｉｒｉｎｇ）による治療（修復）動作が行われるなけ
ればならない。一般的に、消去動作において、過消去さ
れたメモリセルのソース領域と基板が接地され、コトロ
ールゲートは、プログラム動作時に印加される電圧であ
る１０Ｖより低い量の電圧３Ｖが印加され、ドレイン
は、正の電圧５−６Ｖが印加されて、プログラムよりは
少ない量の負の電荷がフローティングゲート電極に蓄積
され、ゲート電極の負の電位は、図２のように、メモリ
セルのスレショルド電圧を０Ｖ、又は接地電圧以上に高
める役割を果たす。消去動作は、ノーマル消去動作が完
了された後行われ、これをポストプログラム（ｐｏｓｔ
−ｐｒｏｇｒａｍｍｉｎｇ）と称する。
と、消去されるメモリセルのスレショルド電圧に対する
均一性のため、メモリセルは０Ｖ以下のスレショルド電
圧を有するようになる。０Ｖのスレショルド電圧を有す
るメモリセルは、過消去されたセル（ｏｖｅｒ−ｅｒａ
ｓｅｄ ｃｅｌｌｓ）と称し、セルはスレショルド電圧
を０Ｖに上昇させるため、復旧動作（ｅｒａｓｅ ｒｅ
ｐｉｒｉｎｇ）による治療（修復）動作が行われるなけ
ればならない。一般的に、消去動作において、過消去さ
れたメモリセルのソース領域と基板が接地され、コトロ
ールゲートは、プログラム動作時に印加される電圧であ
る１０Ｖより低い量の電圧３Ｖが印加され、ドレイン
は、正の電圧５−６Ｖが印加されて、プログラムよりは
少ない量の負の電荷がフローティングゲート電極に蓄積
され、ゲート電極の負の電位は、図２のように、メモリ
セルのスレショルド電圧を０Ｖ、又は接地電圧以上に高
める役割を果たす。消去動作は、ノーマル消去動作が完
了された後行われ、これをポストプログラム（ｐｏｓｔ
−ｐｒｏｇｒａｍｍｉｎｇ）と称する。
【０００９】図３に示したように、ポストプログラム動
作は、プレプログラム（ｐｒｅ ｐｒｏｇｒａｍ ｏｐ
ｅｒａｔｉｏｎ）の間、メーン消去動作（ｍａｉｎ ｅ
ｒａｓｅ ｏｐｅｒａｔｉｏｎ）に続いて行われる。一
般的な消去サイクルは、プレプログラム（ｐｒｅｐｒｏ
ｇｒａｍｍｉｎｇ）、メーン消去（ｍａｉｎ ｅｒａｓ
ｅ）、そしてポストプログラム（ｐｏｓｔ ｐｒｏｇｒ
ａｍｍｉｎｇ）からなる。プレプログラムは、一般的な
プログラムとバイアス条件が同一であり、選択されたワ
ードラインは１０Ｖに導電され、ビットラインは、５Ｖ
に導電されてメーン消去時、過消去セルの発生を防ぐ。
プレプログラムされたメモリセルのスレショルド電圧
は、少なくとも６Ｖ（例えば、オフセルのスレショルド
電圧）より高いレベルに移動する。次に、メーン消去
は、メモリセルをオンセルに形成するため行われる。プ
レプログラムが行われることにも関わらず、メーン消去
後、過消去セルが発生されると、メーン消去動作完了
後、ポストプログラム動作が活性化される。プレプログ
ラム、メーン消去、そしてポストプログラムの各段階
で、動作の間にプログラム、又は消去動作をもっと行う
べきかの可否を決定する検証（ｖｅｒｉｆｙｉｎｇ）が
必要である。一般的なフラッシュメモリは消去及び治療
（ｃｕｒｉｎｇ）のための動作が行われる間、中止（ｓ
ｕｓｐｅｎｄ）及び再開（ｒｅｓｕｍｅ）のような特定
の命令（ｃｏｍｍａｎｄｓ）を受ける。中止命令（ｓｕ
ｓｐｅｎｄ ｃｏｍｍａｎｄ）は、現在、選択されたセ
クタの消去動作中止させるが、他のセクタに対して読出
及びプログラムが可能にし、そして再開命令は、停止さ
れた消去動作を再び活性化させる。
作は、プレプログラム（ｐｒｅ ｐｒｏｇｒａｍ ｏｐ
ｅｒａｔｉｏｎ）の間、メーン消去動作（ｍａｉｎ ｅ
ｒａｓｅ ｏｐｅｒａｔｉｏｎ）に続いて行われる。一
般的な消去サイクルは、プレプログラム（ｐｒｅｐｒｏ
ｇｒａｍｍｉｎｇ）、メーン消去（ｍａｉｎ ｅｒａｓ
ｅ）、そしてポストプログラム（ｐｏｓｔ ｐｒｏｇｒ
ａｍｍｉｎｇ）からなる。プレプログラムは、一般的な
プログラムとバイアス条件が同一であり、選択されたワ
ードラインは１０Ｖに導電され、ビットラインは、５Ｖ
に導電されてメーン消去時、過消去セルの発生を防ぐ。
プレプログラムされたメモリセルのスレショルド電圧
は、少なくとも６Ｖ（例えば、オフセルのスレショルド
電圧）より高いレベルに移動する。次に、メーン消去
は、メモリセルをオンセルに形成するため行われる。プ
レプログラムが行われることにも関わらず、メーン消去
後、過消去セルが発生されると、メーン消去動作完了
後、ポストプログラム動作が活性化される。プレプログ
ラム、メーン消去、そしてポストプログラムの各段階
で、動作の間にプログラム、又は消去動作をもっと行う
べきかの可否を決定する検証（ｖｅｒｉｆｙｉｎｇ）が
必要である。一般的なフラッシュメモリは消去及び治療
（ｃｕｒｉｎｇ）のための動作が行われる間、中止（ｓ
ｕｓｐｅｎｄ）及び再開（ｒｅｓｕｍｅ）のような特定
の命令（ｃｏｍｍａｎｄｓ）を受ける。中止命令（ｓｕ
ｓｐｅｎｄ ｃｏｍｍａｎｄ）は、現在、選択されたセ
クタの消去動作中止させるが、他のセクタに対して読出
及びプログラムが可能にし、そして再開命令は、停止さ
れた消去動作を再び活性化させる。
【００１０】図４は、前述された消去モード（プレプロ
グラム、メーン消去、そしてポストプログラムとを含
む）が行われるフラッシュメモリで中止命令が印加され
るとき、動作タイミング図である。図４のタイミング図
に関連された記述は、ＵＳ．Ｐａｔ．Ｎｏ．５、３５
５、４６４“ＣＩＲＣＵＩＴＲＹ ＆ ＭＥＴＨＯＤ
ＦＯＲ ＳＵＳＰＥＮＤＩＮＧ ＴＨＥ ＡＵＴＯＭＡ
ＴＥＤ ＥＲＡＳＵＲＥＯＦ ＮＯＮ−ＶＯＬＡＴＩＬ
Ｅ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ”に掲
載されている。中止を示すプラグ信号Ｆ＿ｓｕｓｐｅｎ
ｄがメーン消去区間の間、活性化されると、他のセクタ
の読出及びプログラムが現在遂行中の消去動作が完了さ
れた後（メーン消去プラグ信号Ｆ＿ｍａｉｎ ｅｒａｓ
ｅが低レベルに非活性化された後）に行われる。現在選
択されたセクタのメーン消去動作が終わるまで他のセク
タの読出及びプログラム動作は、不可能である。中止命
令の入力時点から遂行中のメーン消去動作が終わる時点
までＴｘ、現在遂行中のメモリ消去動作を除外した他の
動作は許容されない。他のセクタの読出及びプログラム
は、メーン消去動作が完了された後、信号ＢＵＳＹが非
活性化される区間Ｔａで許容される。メーン消去後、信
号ＢＵＳＹが非活性化される状態で、再開を示すプラグ
信号Ｆ＿ｒｅｓｕｍｅが印加されると、メーン消去動作
に続いてポストプログラムがメーン消去動作時選択され
たセクタに対して再び始まる。
グラム、メーン消去、そしてポストプログラムとを含
む）が行われるフラッシュメモリで中止命令が印加され
るとき、動作タイミング図である。図４のタイミング図
に関連された記述は、ＵＳ．Ｐａｔ．Ｎｏ．５、３５
５、４６４“ＣＩＲＣＵＩＴＲＹ ＆ ＭＥＴＨＯＤ
ＦＯＲ ＳＵＳＰＥＮＤＩＮＧ ＴＨＥ ＡＵＴＯＭＡ
ＴＥＤ ＥＲＡＳＵＲＥＯＦ ＮＯＮ−ＶＯＬＡＴＩＬ
Ｅ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ”に掲
載されている。中止を示すプラグ信号Ｆ＿ｓｕｓｐｅｎ
ｄがメーン消去区間の間、活性化されると、他のセクタ
の読出及びプログラムが現在遂行中の消去動作が完了さ
れた後（メーン消去プラグ信号Ｆ＿ｍａｉｎ ｅｒａｓ
ｅが低レベルに非活性化された後）に行われる。現在選
択されたセクタのメーン消去動作が終わるまで他のセク
タの読出及びプログラム動作は、不可能である。中止命
令の入力時点から遂行中のメーン消去動作が終わる時点
までＴｘ、現在遂行中のメモリ消去動作を除外した他の
動作は許容されない。他のセクタの読出及びプログラム
は、メーン消去動作が完了された後、信号ＢＵＳＹが非
活性化される区間Ｔａで許容される。メーン消去後、信
号ＢＵＳＹが非活性化される状態で、再開を示すプラグ
信号Ｆ＿ｒｅｓｕｍｅが印加されると、メーン消去動作
に続いてポストプログラムがメーン消去動作時選択され
たセクタに対して再び始まる。
【００１１】しかしながら、図４に示したように、中止
命令が印加されるとき、遂行中のメーン消去を除外して
は、他のある機能的な動作は活性化されることができな
く、特に中止命令後、他のセクタの速い読出及びプログ
ラム動作が必要な場合、応用に多くの制約が伴う。
命令が印加されるとき、遂行中のメーン消去を除外して
は、他のある機能的な動作は活性化されることができな
く、特に中止命令後、他のセクタの速い読出及びプログ
ラム動作が必要な場合、応用に多くの制約が伴う。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、上述の諸般問題点を解決するため提案されたものと
して、メーン消去動作の中、中止命令が印加された後、
他のセクタに対する速い読出及びプログラムを可能にす
る消去方法を提供することである。
は、上述の諸般問題点を解決するため提案されたものと
して、メーン消去動作の中、中止命令が印加された後、
他のセクタに対する速い読出及びプログラムを可能にす
る消去方法を提供することである。
【００１３】
【課題を解決するための手段】上述のような本発明の目
的を達成するための本発明の特徴によると、プレプログ
ラム、メーン消去、そしてポストプログラムの段階を含
む消去動作が行われ、中止命令及び再開命令を受けるメ
モリ装置の複数のセクタ内に配列される電気的消去及び
プログラムできるメモリセルの消去方法において、中止
命令が印加されるとき遂行中の消去動作を中止し、予め
設定されたメモリ領域にプラグ信号を貯蔵する段階と、
再開命令が印加されるときまで遂行中の動作を中止して
から、セクタに対する読出、又はプログラムを行う段階
と、再開命令の活性化に応じて遂行中の動作を再開する
段階とを含む。
的を達成するための本発明の特徴によると、プレプログ
ラム、メーン消去、そしてポストプログラムの段階を含
む消去動作が行われ、中止命令及び再開命令を受けるメ
モリ装置の複数のセクタ内に配列される電気的消去及び
プログラムできるメモリセルの消去方法において、中止
命令が印加されるとき遂行中の消去動作を中止し、予め
設定されたメモリ領域にプラグ信号を貯蔵する段階と、
再開命令が印加されるときまで遂行中の動作を中止して
から、セクタに対する読出、又はプログラムを行う段階
と、再開命令の活性化に応じて遂行中の動作を再開する
段階とを含む。
【００１４】（作用）このような方法によって、中止命
令が入力されても他のセクタに対する速い読出、又はプ
ログラムが可能である。
令が入力されても他のセクタに対する速い読出、又はプ
ログラムが可能である。
【００１５】
【発明の実施の形態】以下、本発明による実施形態を添
付された図面、図５を参照して詳細に説明する。
付された図面、図５を参照して詳細に説明する。
【００１６】図５は、本発明のメーン消去動作の間に、
中止命令が印加されるとき、動作を示す。Ｆｐｒｐ、Ｆ
ｍｅｒ、Ｆｐｐ、Ｆｓ、そしてＦｒは、プレプログラ
ム、メーン消去、ポストプログラム、中止（ｓｕｓｐｅ
ｎｄｉｎｇ）、そして再開（ｒｅｓｕｍｉｎｇ）、各々
の活性化のためのプラグ信号である。
中止命令が印加されるとき、動作を示す。Ｆｐｒｐ、Ｆ
ｍｅｒ、Ｆｐｐ、Ｆｓ、そしてＦｒは、プレプログラ
ム、メーン消去、ポストプログラム、中止（ｓｕｓｐｅ
ｎｄｉｎｇ）、そして再開（ｒｅｓｕｍｉｎｇ）、各々
の活性化のためのプラグ信号である。
【００１７】上述のように、メーン消去は、プレプログ
ラム後、Ｆｍｅｒの活性化によってｔ０から始まる。メ
ーン消去が行われる間、現在進行中である動作を中止さ
せるための中止命令プラグ信号Ｆｓがｔ１で印加される
と、遂行中であるメーン消去動作が速く非活性化され、
消去動作の状態情報を有するＦｍｅｒが予め決定された
メモリ装置に貯蔵される。一旦、動作が中止されたメー
ン消去動作に関する情報Ｆｍｅｒは貯蔵され、他のセク
タに対する読出及びプログラムのうち、少なくとも１つ
が可能である。
ラム後、Ｆｍｅｒの活性化によってｔ０から始まる。メ
ーン消去が行われる間、現在進行中である動作を中止さ
せるための中止命令プラグ信号Ｆｓがｔ１で印加される
と、遂行中であるメーン消去動作が速く非活性化され、
消去動作の状態情報を有するＦｍｅｒが予め決定された
メモリ装置に貯蔵される。一旦、動作が中止されたメー
ン消去動作に関する情報Ｆｍｅｒは貯蔵され、他のセク
タに対する読出及びプログラムのうち、少なくとも１つ
が可能である。
【００１８】他のセクタに対する読出、又はプログラム
の遂行を許容する区間は、中止命令入力時点ｔ１から再
開命令が印加される時点ｔ２までのＴｂである。一旦、
再開命令が活性化されると、中止命令で含まれた以前の
消去動作、即ちメーン消去が中止された消去に関する情
報を貯蔵するメモリ装置から読出されるプラグ信号Ｆｍ
ｅｒによって活性化される。
の遂行を許容する区間は、中止命令入力時点ｔ１から再
開命令が印加される時点ｔ２までのＴｂである。一旦、
再開命令が活性化されると、中止命令で含まれた以前の
消去動作、即ちメーン消去が中止された消去に関する情
報を貯蔵するメモリ装置から読出されるプラグ信号Ｆｍ
ｅｒによって活性化される。
【００１９】他の場合、中止命令を示すプラグ信号Ｆｓ
がポストプログラムの間、印加されると、プラグ信号Ｆ
ｐｏｐが図示されなかったが、メモリ装置に直接貯蔵さ
れ、現在遂行中であるプログラムが中止される。その
後、他のセクタに対する読出、又はプログラム動作は、
再開命令が印加されるときまで可能である。一旦、プラ
グ信号Ｆｒによって再開命令が活性化されると、貯蔵さ
れたプラグ信号Ｆｐｏｐがメモリ装置から読出され、中
止されたポストプログラムが再び行われる。
がポストプログラムの間、印加されると、プラグ信号Ｆ
ｐｏｐが図示されなかったが、メモリ装置に直接貯蔵さ
れ、現在遂行中であるプログラムが中止される。その
後、他のセクタに対する読出、又はプログラム動作は、
再開命令が印加されるときまで可能である。一旦、プラ
グ信号Ｆｒによって再開命令が活性化されると、貯蔵さ
れたプラグ信号Ｆｐｏｐがメモリ装置から読出され、中
止されたポストプログラムが再び行われる。
【００２０】もし、中止命令を示すプラグ信号Ｆｓがプ
レプログラムの間、印加されると、プラグ信号Ｆｐｒｐ
が図示されなかったが、メモリ装置に直接貯蔵され、プ
レプログラムが中止される。その後、他のセクタに対す
る読出、又はプログラム動作が、再開命令が印加される
ときまで可能である。一旦、再開命令プラグ信号Ｆｒが
活性化されると、メモリ装置から貯蔵されたプラグ信号
Ｆｐｒｐが読出され、それによって中止されたポストプ
ログラムが再び行われる。
レプログラムの間、印加されると、プラグ信号Ｆｐｒｐ
が図示されなかったが、メモリ装置に直接貯蔵され、プ
レプログラムが中止される。その後、他のセクタに対す
る読出、又はプログラム動作が、再開命令が印加される
ときまで可能である。一旦、再開命令プラグ信号Ｆｒが
活性化されると、メモリ装置から貯蔵されたプラグ信号
Ｆｐｒｐが読出され、それによって中止されたポストプ
ログラムが再び行われる。
【００２１】中止命令は、消去動作中、プレプログラ
ム、メーン消去、そしてポストプログラム動作のうち、
ある区間にも印加されることができ、他のセクタに対す
る許容区間は、単に中止命令が印加された後である。消
去モードで中止された動作が復旧された後、遂行動作の
順次的な命令は、一般プロセッサに配列される。中止命
令がプレプログラム、メーン消去、そしてポストプログ
ラムを含む消去モードの間、ある区間に印加されても再
開命令が印加されるときまで、他のセクタに対する読
出、又はプログラムを行うことにおいて、どのような遅
延も発生されない。
ム、メーン消去、そしてポストプログラム動作のうち、
ある区間にも印加されることができ、他のセクタに対す
る許容区間は、単に中止命令が印加された後である。消
去モードで中止された動作が復旧された後、遂行動作の
順次的な命令は、一般プロセッサに配列される。中止命
令がプレプログラム、メーン消去、そしてポストプログ
ラムを含む消去モードの間、ある区間に印加されても再
開命令が印加されるときまで、他のセクタに対する読
出、又はプログラムを行うことにおいて、どのような遅
延も発生されない。
【００２２】以上から、本発明による回路の構成及び動
作を説明及び図面によって図示したが、これは例を挙げ
て説明したことに過ぎないし、本発明の技術的思想を外
れない範囲内で、多様な変化及び変更が可能である。
作を説明及び図面によって図示したが、これは例を挙げ
て説明したことに過ぎないし、本発明の技術的思想を外
れない範囲内で、多様な変化及び変更が可能である。
【００２３】
【発明の効果】以上のような本発明によると、中止命令
命令である後他のセクタに対する速い読出、又はプログ
ラム動作が可能である。
命令である後他のセクタに対する速い読出、又はプログ
ラム動作が可能である。
【図１】 電気的に消去及びプログラムができるメモリ
セルの構造を示す断面図である。
セルの構造を示す断面図である。
【図２】 プログラム、消去、そして消去復旧によるス
レショルド電圧の変化を示す図面である。
レショルド電圧の変化を示す図面である。
【図３】 ノア型フラッシュメモリ装置の消去モードに
関連された動作流れを示す流れ図である。
関連された動作流れを示す流れ図である。
【図４】 従来技術による消去モードの間、中止命令が
発生されるとき、動作タイミング図である。
発生されるとき、動作タイミング図である。
【図５】 本発明による消去モードの間、中止命令が発
生されるとき、動作タイミング図である。
生されるとき、動作タイミング図である。
２ 半導体基板 ３ ソース ４ ドレイン ６ フローティングゲート ８ コントロールゲート ９ 絶縁膜
Claims (1)
- 【請求項１】 プレプログラム、メーン消去、そしてポ
ストプログラムの段階を含む消去動作が行われ、中止命
令及び再開命令を受けるメモリ装置の複数のセクタにメ
モリ装置の複数のセクタ内に配列される電気的消去及び
プログラムできるメモリセルの消去方法において、 前記中止命令が印加されるとき、遂行中の消去動作を中
止し、予め設定されたメモリ領域にプラグ信号を貯蔵す
る段階と、 前記再開命令が印加されるときまで、遂行中の動作を中
止してから、その他のセクタに対する読出、又はプログ
ラムを行う段階と、 前記再開命令の活性化に応じて、行われる間動作を再開
する段階とを含むことを特徴とする消去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199777267 | 1997-12-29 | ||
| KR1019970077267A KR100257868B1 (ko) | 1997-12-29 | 1997-12-29 | 노어형 플래시 메모리 장치의 소거 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11250674A true JPH11250674A (ja) | 1999-09-17 |
Family
ID=19529529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36813598A Pending JPH11250674A (ja) | 1997-12-29 | 1998-12-24 | フラッシュメモリ装置のメモリセルの消去方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6137729A (ja) |
| JP (1) | JPH11250674A (ja) |
| KR (1) | KR100257868B1 (ja) |
| TW (1) | TW416154B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7164610B2 (en) | 2002-06-27 | 2007-01-16 | Renesas Technology Corp. | Microcomputer having a flush memory that can be temporarily interrupted during an erase process |
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| KR101391881B1 (ko) * | 2007-10-23 | 2014-05-07 | 삼성전자주식회사 | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법 |
| JP2010244665A (ja) * | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | フラッシュメモリおよびその消去方法 |
| US10445226B2 (en) | 2010-08-10 | 2019-10-15 | Rambus Inc. | Verify before program resume for memory devices |
| JP5378326B2 (ja) | 2010-08-17 | 2013-12-25 | 株式会社東芝 | 不揮発性半導体記憶装置とその制御方法 |
| KR20120030818A (ko) * | 2010-09-20 | 2012-03-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 소거 방법 |
| KR102187637B1 (ko) * | 2014-02-03 | 2020-12-07 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법 |
| US11081187B2 (en) * | 2019-12-11 | 2021-08-03 | SanDiskTechnologies LLC | Erase suspend scheme in a storage device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
| US5355464A (en) * | 1991-02-11 | 1994-10-11 | Intel Corporation | Circuitry and method for suspending the automated erasure of a non-volatile semiconductor memory |
| US5559988A (en) * | 1993-12-30 | 1996-09-24 | Intel Corporation | Method and circuitry for queuing snooping, prioritizing and suspending commands |
| US6148360A (en) * | 1996-09-20 | 2000-11-14 | Intel Corporation | Nonvolatile writeable memory with program suspend command |
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-
1997
- 1997-12-29 KR KR1019970077267A patent/KR100257868B1/ko not_active IP Right Cessation
-
1998
- 1998-10-29 TW TW087117942A patent/TW416154B/zh not_active IP Right Cessation
- 1998-12-17 US US09/213,723 patent/US6137729A/en not_active Expired - Lifetime
- 1998-12-24 JP JP36813598A patent/JPH11250674A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| TW416154B (en) | 2000-12-21 |
| KR19990057219A (ko) | 1999-07-15 |
| KR100257868B1 (ko) | 2000-06-01 |
| US6137729A (en) | 2000-10-24 |
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