JPH11224899A - 半導体集積回路のレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスタースライス方式のように配線領域が固
定化された半導体集積回路上に配線を行う場合におい
て、配線不能領域の発生を防止して未配線の数を減少さ
せ、配線を行う経路の検索範囲を限定することによって
経路検索の処理時間を短縮させる、半導体集積回路のレ
イアウト方法を得る。 【解決手段】 回路基板上を複数のユニットに区分けし
て、同一ユニット内に含まれた端子を対象として配線経
路の検索を行った後に同一ユニット内の端子間の配線を
行うユニット内配線工程１０１と、同一行にあるユニッ
トで構成されたブロック行内に含まれた端子を対象とし
て配線経路の検索を行った後にブロック行内の端子間の
配線を行うブロック行内配線工程１０２と、回路基板上
において配線が残っている端子を対象として配線経路の
検索を行った後に端子間の配線を行う工程１０３とを備
えた半導体集積回路のレイアウト方法とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方法に関し、詳しくは、コンピュータを利用
して設計を行う半導体集積回路のレイアウト方法に関す
るものである。

【０００２】

【従来の技術】近年、半導体集積回路の分野では、多品
種少量生産化が顕著であり、開発製造期間の短縮が求め
られている。そこで、半導体集積回路のレイアウト方法
においては、コンピュータを利用したレイアウト設計の
自動化が進んでいる。このようなレイアウト設計の自動
化は、アナログＩＣの分野でも進んでおり、最近では、
トランジスタ、抵抗および容量といった素子を予めチッ
プ上に配置しておき、配線工程だけを設計することで目
的の機能を実現するという、アナログマスタースライス
が開発されている。以下、このアナログマスタースライ
スにおける従来のレイアウト方法について説明する。

【０００３】図１４は、従来技術に係る半導体集積回路
のレイアウト方法であるアナログマスタースライスにお
ける配線工程のフローチャートを示したものである。こ
の従来技術によれば、まず、ステップ１４０１におい
て、配線の終了していないネットが一つ選択される。次
に、ステップ１４０２において、選択されたネットを構
成する各端子間の配線が行われる。次に、ステップ１４
０３において、全てのネットの配線が終了しているか否
かの判断を行う。ここで、全てのネットの配線が終了し
ていれば（ステップ１４０３において「Ｙｅｓ」と判断
されれば）、配線工程は終了するが、全てのネットの配
線が終了していなければ（ステップ１４０３において
「Ｎｏ」と判断されれば）、再びステップ１４０１に戻
って、配線工程が繰り返し行なわれる。

【０００４】以上の図１４に示された配線工程のフロー
チャートに従って自動配線を行う場合には、通常、チッ
プ上に配線グリッドを付加する。この場合、配線グリッ
ド上に配線を行えば、配線間隔などのマスク設計上のデ
ザインルールが満たされるような構成となっている。ま
た、半導体チップは２層以上のアルミ配線により配線を
行うが、自動配線の場合には、配線層ごとに配線方向が
固定されており、横方向の配線は１層アルミを使用し、
縦方向の配線は２層アルミを使用するものとして、配線
処理を容易にしている。１層アルミと２層アルミとの配
線間は、通常、ビアによって接続される。そして、素子
の端子はすべて１層アルミに存在するものとし、素子の
上であっても端子、ビア、他の配線などの障害がない領
域であれば、配線は自由に通ることができるものとす
る。

【０００５】このようなチップに対して、従来技術に係
るアナログマスタースライス方式のレイアウト方法にお
いては、チップ上の素子数が少ないために、階層的な設
計方法が取られず、迷路法を基本とする配線手法を用い
て配線を行う方法が主に行われている。ここで、迷路法
とは、ある始点から波紋が広がるような順序で配線グリ
ッドの格子点に、始点からの距離をラベルとして付けて
いくことにより、全方向の配線経路を求める方法であ
り、配線経路があれば必ず最短のものを見つけるという
特徴を有している。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
従来技術に係るレイアウト方法においては、マスタース
ライス方式のように配線領域が固定された半導体集積回
路に配線を行う場合、従来の迷路法のような配線手法を
利用した自動配線を行うと、以下のような問題が生ず
る。

【０００７】まず、チップ上の配線領域を広げることが
できないために、各ネットの配線を順番に最短経路で行
うと、素子の混雑した部分に配線が集中してしまい、後
から行う配線が通れなくなる可能性が高い。そうする
と、配線を行うことが不可能な領域（以下、「配線不能
領域」という。）が発生して自動配線ができなくなり、
未配線の数が増加してしまう。

【０００８】また、自動配線を行う際に、素子の端子周
辺および端子上を他の素子に接続するネットの配線が通
過すると、端子から配線を引き出すことができなくな
り、配線がそれほど混雑していない場合でも、未配線に
なってしまうことがある。これの解決策としては、従
来、端子周辺に端子候補点を設定し、その部分を他の配
線が通れないようにする考えがあったが、端子候補点を
設定するだけでは端子から配線が引き出せるかどうかは
保証できない。

【０００９】さらに、迷路法のようなチップ全面を対象
にした配線手法を用いると、経路の検索範囲が非常に広
くなり、処理時間が長くなる傾向にある。そこで、本発
明は、このような課題を解決するためになされたもの
で、マスタースライス方式のように配線領域が固定化さ
れた半導体集積回路上に配線を行う場合において、素子
の混雑した部分における配線の集中を緩和するととも
に、端子から配線を引き出す領域を確保することによっ
て、配線不能領域の発生を防止して未配線の数を減少さ
せることが可能であり、同時に、配線を行う経路の検索
範囲を限定することによって、経路検索の処理時間（計
算時間）の短縮を可能とする、半導体集積回路のレイア
ウト方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
の本発明に係る第一の半導体集積回路のレイアウト方法
は、回路基板上に複数の素子を配設し、前記素子の有す
る各端子を配線して構成された半導体集積回路のレイア
ウト方法において、前記回路基板上を複数のユニットに
区分けして、同一ユニット内に含まれた前記端子を対象
として配線経路の検索を行った後に同一ユニット内の端
子間の配線を行うユニット内配線工程と、同一行にある
ユニットで構成されたブロック行内に含まれた前記端子
を対象として配線経路の検索を行った後に前記ブロック
行内の端子間の配線を行うブロック行内配線工程と、前
記回路基板上において配線が残っている端子を対象とし
て配線経路の検索を行った後に前記端子間の配線を行う
工程とを備えたことを特徴とする。

【００１１】この第一の半導体集積回路のレイアウト方
法によれば、まず、各ユニット内の配線を行った後に、
ユニット間（ブロック行内）の配線を行い、各ブロック
行内の配線を行った後に、ブロック行間（回路基板全
体）の配線を行っている。したがって、ユニット間を接
続する配線がユニット内の端子間の配線の障害となるこ
とはなく、また、ブロック行間を接続する配線がブロッ
ク行内の端子間の配線の障害となることもないので、未
配線を減少させることが可能となる。さらに、はじめは
配線経路の検索範囲を小さく設定し、その範囲を徐々に
階層的に大きくしていくことによって最終的に回路基板
上の全体の配線を行っているので、従来のように、はじ
めから回路基板上の全体を対象としたレイアウト方法と
比較すると、より短い処理時間で配線を行うことが可能
となる。

【００１２】また、本発明に係る第二の半導体集積回路
のレイアウト方法は、回路基板上に複数の素子を配設
し、前記素子の有する各端子を配線して構成された半導
体集積回路のレイアウト方法において、前記各端子の配
線を行う前にそれぞれの端子の周辺に、各端子に接続さ
れる配線以外の配線の通過を禁止する領域を設定する配
線禁止領域設定工程と、前記各端子についての配線が終
了した後、その端子についての前記配線禁止領域の設定
を解除する配線禁止領域解除工程とを備えたことを特徴
とする。

【００１３】この第二の半導体集積回路のレイアウト方
法によれば、前記各端子の配線を行う前に、それぞの端
子に対して前記配線禁止領域を設定しているので、前記
各端子からの配線が引き出し不能となることはなく、未
配線を減少させることができる。また、前記各端子につ
いての配線が終了した後、その端子についての配線禁止
領域の設定が解除されるので、その後は、その領域（元
配線禁止領域）も他の端子の配線に利用することが可能
であり、前記配線禁止領域を追加することによって、未
配線が増加するということはない。

【００１４】また、本発明に係る第三の半導体集積回路
のレイアウト方法は、回路基板上に複数の素子を配設
し、前記素子の有する各端子を配線して構成された半導
体集積回路のレイアウト方法において、前記回路基板上
を複数のユニットに区分けして、同一ユニット内に含ま
れた前記端子を対象として配線経路の検索を行った後に
同一ユニット内の端子間の配線を行うユニット内配線工
程と、同一行にあるユニットで構成されたブロック行内
に含まれた前記端子を対象として配線経路の検索を行っ
た後に前記ブロック行内の端子間の配線を行うブロック
行内配線工程と、前記回路基板上において配線が残って
いる端子を対象として配線経路の検索を行った後に前記
端子間の配線を行う工程と、前記各端子の配線を行う前
にそれぞれの端子の周辺に、各端子に接続される配線以
外の配線の通過を禁止する領域を設定する配線禁止領域
設定工程と、前記各端子についての配線が終了した後、
その端子についての前記配線禁止領域の設定を解除する
配線禁止領域解除工程とを備えたことを特徴とする。

【００１５】この第三の半導体集積回路のレイアウト方
法によれば、各ユニット内の配線を行った後に、ユニッ
ト間（ブロック行内）の配線を行い、各ブロック行内の
配線を行った後に、ブロック行間（回路基板全体）の配
線を行っているので、ユニット間を接続する配線がユニ
ット内の端子間の配線の障害とならず、また、ブロック
行間を接続する配線がブロック行内の端子間の配線の障
害とならない。また、前記各端子の配線を行う前に、そ
れぞの端子に対して前記配線禁止領域を設定しているの
で、前記各端子からの配線が引き出し不能となることが
なく、適宜、前記配線禁止領域の解除を行うことによ
り、前記配線禁止領域を追加することによって、未配線
が増加するということはない。したがって、効率的な配
線を行うことが可能となり、未配線を減少させることが
できる。さらに、はじめは配線経路の検索範囲を小さく
設定し、その範囲を徐々に階層的に大きくしていくこと
によって最終的に回路基板上の全体の配線を行っている
ので、従来のように、はじめから回路基板上の全体を対
象としたレイアウト方法と比較すると、より短い処理時
間で配線を行うことが可能となる。

【００１６】さらに、第一または第三の半導体集積回路
のレイアウト方法においては、前記ユニット内配線工程
において、適当な配線経路が見つからなかった端子につ
いては、この工程以降の工程で配線を行うことが好まし
く、前記ブロック行内配線工程において、適当な配線経
路が見つからなかった端子については、この工程以降の
工程で配線を行うことが好ましい。

【００１７】さらに、第二または第三の半導体集積回路
のレイアウト方法においては、前記配線禁止領域設定工
程において、前記配線禁止領域内にビア配置候補点を設
け、前記各端子の配線を行う際にビアが必要な場合に
は、前記各端子に対する前記配線禁止領域内の前記ビア
配置候補点にのみビアを設けることが好ましい。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１２は、アナログマスタースラ
イス方式における半導体集積回路（以下、「チップ」と
もいう。）の構造図を示したものである。図１２に示さ
れたチップはユニット構造になっており、基板中の周辺
（周縁）部分には、信号を入出力するための複数のＩ／
Ｏパッド１２０１が設けられ、この複数のＩ／Ｏパッド
１２０１で囲まれた（基板中の内側）部分には、複数の
ユニット１２０２が設けられている。各ユニット１２０
２には、各種の素子が規則的に配置されており、ユニッ
ト１２０２を横方向に複数個並べて、ブロック行１２０
３が構成されている。そして、チップは、ブロック行１
２０３を縦に複数段並べることによって、構成されてい
る。

【００１９】図１３は、図１２に示されたチップを構成
しているユニットの構造図の一例を示したものである。
このユニットは、複数の抵抗素子１３０１と、複数のト
ランジスタ１３０２とを用いて構成されている。また、
ユニットの右縁部分には抵抗素子が複数個並べられた領
域１３０３が存在する。この図１３に示されたユニット
においては、ユニット内に配置されていても実際に利用
しない抵抗素子の上は配線領域として利用できる。そし
て、この領域１３０３に存在する抵抗素子は、基本的に
あまり利用されない部分であるので、領域１３０３は主
に配線のために利用される。以下、このような領域１３
０３を、配線用チャネル領域１３０３という。さらに、
このユニット中においては、配線用チャネル領域１３０
３以外の領域であっても、抵抗素子１３０１およびトラ
ンジスタ１３０２が設けられていない領域については、
配線領域として利用することができる。したがって、本
実施形態において、「配線領域」という場合は、配線用
チャネル領域１３０３のみならず、ユニット内における
抵抗素子１３０１およびトランジスタ１３０２が設けら
れていない領域をも含む。

【００２０】以下、本発明の実施の形態に係る半導体集
積回路のレイアウト方法を、以上の図１２および図１３
に示されたチップ構造を対象として、図面を用いて説明
する。

【００２１】〈第一の実施形態〉図１は、本発明の第一
の実施形態に係る半導体集積回路のレイアウト方法にお
ける配線工程のフローチャートを示したものである。本
実施形態において、各種の素子が配設されるチップ上
は、複数のユニットに区分けされている。そして、ま
ず、ステップ１０１において、チップを構成している各
ユニット内の配線が行なわれる。ここでは、各ユニット
について、ユニット内に含まれる素子同士を接続するネ
ットの配線が行なわれる。次に、ステップ１０２におい
て、複数のユニットで構成されている、チップ上の同一
ブロック行内の配線が行なわれる。すなわち、ここで
は、同一ブロック行内において、一つのブロック行を構
成している各ユニット同士およびブロック行内の素子同
士を接続するネットの配線が行なわれる。次に、ステッ
プ１０３において、残りの配線（まだ接続されていない
ものの配線）、すなわち、チップを構成しているそれぞ
れのブロック行同士およびチップ内の素子同士の配線が
行なわれる。

【００２２】以上のように、本実施形態においては、ま
ず第一にユニット内の素子同士の配線が行われ、第二に
同一ブロック行内の素子同士の配線が行われ、第三にチ
ップ全体についての配線が行なわれる。すなわち、本実
施形態においては、このように、配線を行う際の検索範
囲を徐々に階層的に広げいくことによって、チップ上に
規則的に配設された各素子の配線が行なわれる。したが
って、本実施形態によれば、はじめは配線経路の検索範
囲を小さく設定し、その範囲を階層的に徐々に大きくす
ることによって、最終的にチップ全面についての配線を
行っているので、従来の迷路法のように、はじめからチ
ップ全面を対象にした配線手法と比較すると、処理時間
を短縮することが可能となる。

【００２３】図２は、図１における配線工程のフローチ
ャートに従って、ある一つのチップ上に配線を行なう場
合の配線工程の一例を示した図である。図２（ａ）は、
チップ（を構成する各ユニット）上に配設されている各
素子の端子を示した図である。この図２（ａ）において
は、チップが複数のユニット（第一のユニット２１１、
第二のユニット２１２、第三のユニット２１３、第四の
ユニット２１４、第五のユニット２１５および第六のユ
ニット２１６）に区分けされており、第一のユニット２
１１中に第一の端子２０１および第二の端子２０２が設
けられ、第四のユニット２１４中に第三の端子２０３お
よび第四の端子２０４が設けられ、第五のユニット２１
５中に第五の端子２０５および第六の端子２０６が設け
られ、第六のユニット２１６中に第七の端子２０７が設
けられている。ここで、第一の端子２０１から第七の端
子２０７は、このチップ上においてネットを構成するよ
うに接続されるべき各素子の端子である。

【００２４】以下、図２（ｂ）〜図２（ｄ）を用いて、
図１のステップ１０１以降についての配線工程を説明す
る。 （ユニット内の配線）図２（ｂ）は、図１のステップ１
０１によって各ユニット内の配線を行った後の状態を示
した図である。このステップ１０１においては、各ユニ
ット内のみの配線が行なわれるため、それぞれのユニッ
トが配線検索範囲となり、各素子の端子を有するユニッ
トごとに、配線経路の検索および実際の配線が行なわれ
る。なお、この際、各ユニット内において、適当な配線
経路が見つからなかった場合には、これらの端子間の配
線は行われず、その間の配線については、その後のステ
ップに持越しとなる。ここで、「適当な配線経路」と
は、配線禁止領域を回避して各端子間を配線し得る経路
の中で、より好ましい（配線長が短い等の）配線経路で
ある。また、ユニット内に端子が一つしか存在しない場
合には、このステップにおいて、そのユニット内での配
線は行われない。

【００２５】例えば、この図２（ｂ）においては、第一
のユニット２１１および第五のユニット２１５は、適当
な配線経路が見つかった状態を示したおり、第四のユニ
ット２１４は、適当な配線経路が見つからなかった状態
を示している。具体的に説明すると、第一のユニット２
１１中の第一の端子２０１と第二の端子２０２との間に
おいては、適当な配線経路が見つかり、これらの端子間
は第一の配線２２１で接続され、第五のユニット２１５
中の第五の端子２０５と第六の端子２０６との間におい
ても、適当な配線経路が見つかり、これらの端子間は第
二の配線２２２で接続されている。一方、第四のユニッ
ト２１４中の第三の端子２０３と第四の端子２０４との
間には、適当な配線経路が見つからなかったので、この
ステップにおいて、第三の端子２０３と第四の端子２０
４との配線は行われない。また、第六のユニット２１６
については、この第六のユニット２１６内に第七の端子
２０７以外の端子は存在しないので、このステップにお
いて、第七の端子２０７の配線は行われない。

【００２６】ここで、以上に説明したステップ１０１に
おけるユニット内の配線工程を、フローチャートに基づ
いて、さらに詳細に説明する。図３は、図１のステップ
１０１によって行われるユニット内の配線工程のフロー
チャートを示したものである。

【００２７】まず、ステップ３０１において、ネットリ
ストが作成されていないユニットが、チップ全体の中か
ら選択される。次に、ステップ３０２において、選択さ
れたユニット内のネットリストが作成される。ここで
は、チップ全体のネットリストから、選択されたユニッ
ト内に含まれる素子端子に接続する部分（ネット）だけ
が取り出され、それに基づいてユニット内のネットリス
トが作成される。次に、ステップ３０３において、全て
のユニットについてのネットリストが完成しているか否
かの判断が行われる。ここで、全てのユニットについて
のネットリストが完成していれば（ステップ３０３にお
いて「Ｙｅｓ」と判断されれば）、次のステップに進
み、そうでなければ（ステップ３０３において「Ｎｏ」
と判断されれば）、再びステップ３０１に戻って各ユニ
ットについてのネットリストの作成が行われる。次に、
ステップ３０４において、各ユニットの配線を行う際の
優先順位を決定する。ここでは、各ユニットのネットリ
ストに基づいて、短いネットが遠回りすることを防止す
るために、基本的には、配線長の短いものから配線を行
うように、優先順位が決定されている。ただし、それぞ
れのユニットには、重要性の軽重が存在するので、それ
らも考慮した上で、配線を行う際の最終的なユニットの
優先順位が決定される。

【００２８】次に、ステップ３０５において、未配線の
ユニットの中で優先順位が最高位のユニットの選択が行
われる。次に、ステップ３０６において、選択されたユ
ニットについての配線が行われる。ここでは、配線手法
として、迷路法やラインサーチなどの一般的な手法を用
いることができるが、配線を行う際の検索範囲をユニッ
ト内に限定しているので、処理時間を短縮することが可
能になるとともに、配線が遠回りして他のユニットの配
線に影響するのを防いでいる。次にステップ３０７にお
いて、そのユニット内の配線配線が全て終了しているか
否かの判断が行われる。ここで、全てのユニット内の配
線が全て終了していれば（ステップ３０７において「Ｙ
ｅｓ」と判断されれば）、次のステップに進み、そうで
なければ（ステップ３０７において「Ｎｏ」と判断され
れば）、再びステップ３０６に戻ってユニット内の配線
が繰り返し行われる。次に、ステップ３０８において、
チップ上の全てのユニットについての配線が終了してい
るか否かの判断が行われる。ここで、全てのユニットに
ついての配線が終了していれば（ステップ３０８におい
て「Ｙｅｓ」と判断されれば）、この工程（図１のステ
ップ１０１におけるユニット内の配線工程）は終了する
が、そうでなければ（ステップ３０８において「Ｎｏ」
と判断されれば）、再びステップ３０５に戻って、配線
の終了していないユニットを選択し、そのユニットにつ
いての配線工程が行われる。

【００２９】なお、このユニット内の配線工程を行う場
合には、ユニット内に配置されてはいるが、適当な配線
経路が存在しないために、この工程では配線を見送り、
この工程以降で配線を行うことが好ましい素子端子も存
在する。このような素子端子については、ステップ３０
２において、この工程における配線を行う各ユニット内
のネットリストから除外することが好ましい。

【００３０】（ブロック行内の配線）図２（ｃ）は、図
１のステップ１０２によって各ブロック行内の配線を行
った後の状態を示した図である。この図２（ｃ）におい
て、第一のユニット２１１、第三のユニット２１３およ
び第五のユニット２１５から第一のブロック行２１７が
形成され、第二のユニット２１２、第四のユニット２１
４および第六のユニット２１６から第二のブロック行２
１８が形成されている。ステップ１０２においては、各
ブロック行内のみの配線が行なわれるため、それぞれの
ブロック行内が配線検索範囲となり、各ブロック行ごと
に、配線経路の検索および実際の配線が行なわれる。し
たがって、ステップ１０１において適当な配線経路が見
つからなかった端子、およびブロック行を構成している
各ユニットについての配線経路の検索等が、このステッ
プ１０２で行なわれる。なお、この際、各ブロック行内
に存在する端子あるいはユニットに、適当な配線経路が
見つからなかった場合には、これらについての配線は行
われず、その間の配線は、その後のステップに持越しと
なる。

【００３１】例えば、この図２（ｃ）の第一のブロック
行２１７内においては、第一のユニット２１１中の第二
の端子２０２と、第五のユニット２１５中の第二の配線
２２２とが、第一のユニット２１１と第三のユニット２
１３と第五のユニット２１５との間に連続して存在する
第三の配線２２３を介して接続される。また、第二のブ
ロック行２１８内においては、ステップ１０１（図２
（ｂ）参照）で配線を持ち越されていた、第三の端子２
０３、第四の端子２０４および第七の端子２０７につい
ての配線経路の検索が行なわれる。そして、これらの端
子についての第二のブロック行２１８内における適当な
配線経路の検索の結果、それぞれの端子２０３，２０
４，２０７は、第四の配線２２４を介して接続される。
なお、本実施形態においては、配線の検索範囲を第二の
ブロック行２１８内に拡大したことによって、第三の端
子２０３、第四の端子２０４および第七の端子２０７に
ついての適当な配線経路を見つけることができた場合に
ついて説明したが、仮にこのステップにおいても適当な
配線経路を見つけることができなければ、これらの端子
についての配線は、次のステップに持ち越される。

【００３２】なお、ここでは、以上に説明したステップ
１０２におけるブロック行内の配線工程についてのフロ
ーチャートによる詳細な説明は省略するが、基本的に
は、図３を用いて説明したステップ１０１におけるユニ
ット内の配線工程と同様である。すなわち、図３におい
て、各ユニットに対して行われている処理を、各ブロッ
ク行に対して行われるものと考えれば（ユニットをブロ
ック行に置き換えれば）、ステップ１０２におけるブロ
ック行内の配線工程についてのフローチャートとして、
図３を見ることができる。本工程においては、配線を行
う際の検索範囲をブロック行内に限定した上で、このよ
うなフローチャートに基づいて、各ブロック行内の配線
工程が行われる。

【００３３】（残りの配線）図２（ｄ）は、図１のステ
ップ１０３によって残りの配線を行なった状態、すなわ
ち、チップ内の残りの配線を全て行った後の状態を示し
た図である。先に述べたように、チップ上は、第一のユ
ニット２１１、第三のユニット２１３および第五のユニ
ット２１５で形成された第一のブロック行２１７と、第
二のユニット２１２、第四のユニット２１４および第六
のユニット２１６で形成された第二のブロック行２１８
とに区分けされており、このステップ１０３において
は、これらのブロック行を合わせたチップ全体を配線経
路の検索の範囲に設定している。したがって、このステ
ップ１０３においては、ステップ１０２までに適当な配
線経路が見つからなかった端子についての配線経路の検
索および実際の配線、また、各ブロック行同士について
の適当な配線経路の検索および実際の配線、さらに、チ
ップのＩ／Ｏパッドと接続するネットの配線等が行われ
ることにより、チップ全体についての配線が完了する。

【００３４】例えば、この図２（ｄ）のチップ上におい
ては、適当な配線経路の検索の結果、第一のブロック行
２１７中の第三の配線２２３と、第二のブロック行２１
８中の第三の端子２０３とが、第五の配線２２５を介し
て接続される。この処理により、本実施形態に係るチッ
プの上の全体の配線が完了する。

【００３５】本実施形態においては、以上の図１、図２
および図３を用いて説明したように、チップ上に配線を
行なう場合、チップ上を複数のユニットに区分けして、
まず、ユニット内の素子同士の配線を行い、次に、複数
のユニットで構成されたブロック行内の素子同士の配線
を行い、最後に、チップ全体についての配線を行ってい
る。したがって、ユニット間を接続する配線がユニット
内の端子間の配線の障害となることはなく、また、ブロ
ック行間を接続する配線がブロック行内の端子間の配線
の障害となることもないので、未配線を減少させること
が可能となる。また、本実施形態においては、はじめは
配線経路の検索範囲を小さく設定し、その範囲を徐々に
階層的に大きくしていくことによって最終的にチップ上
に規則的に配設された全ての素子の配線を行っているの
で、従来の迷路法のように、はじめからチップ全面を対
象にした配線手法と比較すると、処理時間を短縮するこ
とが可能となる。

【００３６】なお、例えば、オペアンプ等の回路上の機
能ブロックは、チップ上のユニットに対応するように配
置される場合が多く、さらに、機能ブロック内はブロッ
ク間に比べて素子の結合が強く、多くのネットで結ばれ
ている場合が多い。したがって、本実施形態によれば、
ユニット単位で配線を行うことにより、結合度の強い機
能ブロック内の素子を優先的に配線することが可能とな
り、効率よく配線を行うことができる。しかも、ユニッ
ト内の配線を行う場合には、経路の探索範囲をユニット
内に限定することができるため、配線の遠回りによる冗
長配線を防止し、処理時間を短縮できるというメリット
もある。

【００３７】〈第二の実施形態〉図４は、本発明の第二
の実施形態に係る半導体集積回路のレイアウト方法にお
ける配線工程のフローチャートを示したものである。本
実施形態においては、まず、ステップ４０１において、
それぞれの素子を構成する端子の配線を行う前に、チッ
プ上に配置されて使用される全ての素子（端子）の周辺
に、その素子（端子）に接続される配線以外の配線の通
過等を禁止する領域（以下、「配線禁止領域」とい
う。）が、あらかじめ設定される。次に、ステップ４０
２において、配線を行う領域から未配線の端子が選択さ
れる。次に、ステップ４０３において、選択された端子
についての配線が行われる。次に、ステップ４０４にお
いて、配線が終了した端子周辺における配線禁止領域の
設定が解除される。ここで、配線が終了した端子につい
ては配線禁止領域が解除されるので、これ以降、他の端
子の配線を行う場合であっても、この領域（元配線禁止
領域）の使用が可能となる。したがって、配線が完了し
ている端子の周辺および素子上は、自由に他の配線が通
過できるので、配線禁止領域を追加することにより、素
子上を配線が通れなくなったり、未配線が増加するとい
うことはない。次に、ステップ４０５において、全ての
端子についての配線が終了しているか否かの判断を行
う。ここで、全ての端子の配線が終了していれば（ステ
ップ４０５において「Ｙｅｓ」と判断されれば）、配線
工程は終了するが、全ての端子の配線が終了していなけ
れば（ステップ４０５において「Ｎｏ」と判断されれ
ば）、再びステップ４０２に戻って、配線工程が繰り返
し行なわれる。

【００３８】以上のように、本実施形態においては、ま
ず第一に素子周辺に対する配線禁止領域の設定が行わ
れ、第二に選択された端子についての配線が行われ、第
三にその端子についての配線禁止領域の設定が解除さ
れ、そして、全ての端子についての配線が終了するまで
第二と第三の工程が繰り返して行われる。すなわち、本
実施形態によれば、このように、あらかじめ配線禁止領
域を設定することにより、端子から配線を引き出す前
に、他の端子に接続されるネットの配線が端子付近を通
過することがなくなり、それぞれの端子についての配線
領域を確保することが可能となる。したがって、配線不
能領域の発生を防止して未配線の数を減少させることが
できる。

【００３９】（素子周辺に対する配線禁止領域の設定）
次に、図４のステップ４０１における素子周辺に対する
配線禁止領域の設定方法について、図面を用いて詳細に
説明する。

【００４０】図５は、図４のステップ４０１によって、
抵抗素子の周辺に配線禁止領域を設定した状態を示した
図であり、これは、配線禁止領域の設定箇所の一例を示
したものである。図５において、抵抗素子５０１は、抵
抗素子の第一端子（以下、「第一端子」ともいう。）５
０２と、抵抗素子の第二端子（以下、「第二端子」とも
いう。）５０３との２つの端子を有し、この抵抗素子５
０１が縦に配置されている場合には、接続されるべきこ
れらの端子５０２，５０３は、上下に位置することとな
る。そこで、この図５においては、それぞれの端子５０
２，５０３が接続不能な状態にならないように、上側に
位置する第一端子５０２については、その端子周辺の上
側に第一端子の配線禁止領域５０４を設け、下側に位置
する第二端子５０３については、その端子周辺の下側に
第二端子の配線禁止領域５０５を設けている。

【００４１】第一および第二端子５０２，５０３から配
線を引き出すためには、これらの端子５０２，５０３に
隣接するグリッドに、配線等の障害がなく、ビアの配置
が可能であるということと、そこから縦方向に２層アル
ミ配線の障害がないか、または端子の横方向に１層アル
ミ配線の障害がないことが条件となる。ところが、抵抗
素子は通常１グリッド間隔で隣接して配置されているた
め、横方向の配線障害は必ず存在することとなる。

【００４２】そこで、本実施形態においては、図５に示
すように、縦方向について配線障害がなくなるように、
配線禁止領域５０４，５０５が設定されている。この配
線禁止領域５０４，５０５内においては、他の素子に接
続するネット（他ネット）について、１層２層とも配線
はおろか通過することもできないものとされ、その素子
（ここでは抵抗素子５０１）に接続するネット（同一ネ
ット）の配線であれば、１層２層とも配線することがで
きるものとされている。

【００４３】また、本実施形態においては、第一端子の
配線禁止領域５０４内に第一端子のビア配置候補点５０
６が設けられ、第二端子の配線禁止領域５０５内に第二
端子のビア配置候補点５０７が設けられている。このよ
うに、これらの配線禁止領域５０４，５０５内であって
も、隣接する端子（ここでは、第一端子５０２と第二端
子５０３のことである。）に接続されるネットのビアで
あれば、配置することが可能である。ここでは、これら
のビア配置候補点５０６，５０７以外の位置には、ビア
を配置することができないものとする。また、ビア配置
候補点５０６，５０７にビアを配置してもデザインルー
ルを違反することがないようにするために、ビア配置候
補点５０６，５０７の上下をビア配置禁止点（第一端子
のビア配置禁止点５０８，第二端子のビア配置禁止点５
０９）とする。これらのビア配置禁止点５０８，５０９
は、ビアを配置することができない箇所ではあるが、他
ネットであっても、１層または２層の配線が通過するこ
とは許される点である。

【００４４】本実施形態によれば、以上のように、抵抗
素子５０１を構成する各端子５０２，５０３の周囲に、
適切な配線禁止領域５０４，５０５、ビア配置候補点５
０６，５０７およびビア配置禁止点５０８，５０９が設
けられているので、配線を引き出すための領域があらか
じめ確保される。したがって、配線不能領域の発生を防
止することが可能となり、未配線の数を減少させること
ができる。

【００４５】図６は、図４のステップ４０１によって、
トランジスタ素子の周辺に配線禁止領域を設定した状態
を示した図であり、これは図５と同様に、配線禁止領域
の設定箇所の一例を示したものである。トランジスタ素
子６０１には、通常、３つの端子が設けられており、こ
こでは、トランジスタ素子の第一端子（以下、単に「第
一端子」ともいう。）６０２、トランジスタ素子の第二
端子（以下、単に「第二端子」ともいう。）６０３およ
びトランジスタ素子の第三端子（以下、単に「第三端
子」ともいう。）６０４が設けられている。

【００４６】このトランジスタ素子６０１が、図６に示
されるように縦に配置されている場合には、上下の端子
（第一端子６０２、第三端子６０４）については、図５
で説明した抵抗素子の場合と同様に、それぞれの端子６
０２，６０４の上下の領域を配線禁止領域とし、中央の
第二端子６０３については、この端子６０３の左右どち
らかの領域を配線禁止領域とする。左右どちらの領域を
配線禁止領域に設定するかは、トランジスタ素子６０１
の左右どちらの領域に配線障害が少ないかによって決定
する。両方が同一条件の場合には、他の素子との関係等
を考慮して、どちらか一方を選択する。

【００４７】トランジスタ素子も、抵抗素子と同様に、
通常、１〜２グリッド間隔で隣接して配置されているた
め、中央の端子（ここでは第二端子６０３）から出た配
線を確実に引き出すためには、第二端子６０３からの配
線が、トランジスタ素子６０１の上側または下側に確実
に配線できるように、配線するための領域を確保してお
かなければならない。これは、端子の数が４つ以上ある
場合についても同様であり、最も上にある端子、または
最も下にある端子以外は、左右どちらかの領域に配線禁
止領域を設定しなければならない。

【００４８】本実施形態においては、上述したように、
トランジスタ素子６０１には、第一〜第三端子６０２，
６０３，６０４が設けられており、上側の第一端子６０
２と下側の第三端子６０４とについては、図５の抵抗素
子の場合と同様に、上下に配線を引き出すことが可能な
ように、配線禁止領域を設定すればよい。また、中央の
第二端子６０３については、トランジスタ素子６０１の
左右どちらかの領域に配線禁止領域を設定すればよく、
ここでは、トランジスタ端子６０１の右側に、第二端子
６０３からの配線が可能なように、配線禁止領域が設定
されている。このようにして、本実施形態においては、
図６に示すように、配線禁止領域６０５が設定されてい
る。また、それぞれの端子６０２，６０３，６０４につ
いて、上側、右側および下側に配線を行なうために、配
線禁止領域６０５内においては、第一端子６０２の上側
に第一端子のビア配置候補点６０６が設けられ、第二端
子６０３の右側に第二端子のビア配置候補点６０７が設
けられ、第三端子６０４の下側に第三端子のビア配置候
補点６０８が設けられている。そして、第一端子のビア
配置候補点６０６の上側に第一端子のビア配置禁止点６
０９が設けられ、第三端子のビア配置候補点６０８の下
側に第三端子のビア配置禁止点６１０が設けられてい
る。なお、中央の第二端子６０３においては、図６に示
すように第二端子のビア配置候補点６０７が設定されて
いたとしても、第二端子のビア配置候補点６０７の上下
に２層アルミの配線障害があると、配線が上下のどちら
にも出られなくなってしまう。したがって、配線禁止領
域６０５を設定する場合には、この点にも留意しなけれ
ばならない。本実施形態は、この点にも留意して、第二
端子のビア配置候補点６０７の上下に配線可能な領域を
確保するように、配線禁止領域６０５が設定されてい
る。

【００４９】本実施形態によれば、以上のように、トラ
ンジスタ素子６０１を構成する各端子６０２，６０３，
６０４の周囲に適切な配線禁止領域６０５、ビア配置候
補点６０６〜６０８およびビア配置禁止点６０９，６１
０が設けられているので、配線を引き出すための領域が
あらかじめ確保され、他の素子の接続を行なうための配
線は、トランジスタ素子６０１の端子付近を通過するこ
とがなくなる。したがって、配線不能領域の発生を防止
することが可能となり、未配線の数を減少させることが
できる。

【００５０】図７〜図９は、本発明に係る実施形態に基
づいて、各素子の端子付近に配線禁止領域を設定した場
合の効果を説明するための図である。図７および図８
は、トランジスタ素子の端子付近に配線禁止領域を設定
した場合の効果を説明するための図であり、図９は、抵
抗素子の端子付近に配線禁止領域を設定した場合の効果
を説明するための図である。以下、各図面に基づいて説
明する。

【００５１】図７は、トランジスタ素子の端子付近に配
線禁止領域を設定した場合の効果を説明するための図で
ある。図７（ａ）は、トランジスタ素子の端子付近に配
線禁止領域を設定せずに配線を行なった場合の一例を示
したものである。この図７（ａ）の例では、配線禁止領
域を設定していないために、第一のトランジスタ７０１
と第三のトランジスタ７０３に接続するネットが、図の
ような経路に配線されてしまう可能性がある。このよう
な配線が行なわれると、第二のトランジスタ７０２の中
央の端子には、配線ができなくなってしまう。一方、図
７（ｂ）は、本発明に係る実施形態に基づいて、トラン
ジスタ素子の端子付近に配線禁止領域を設定した場合の
一例を示したものである。本実施形態によれば、この図
７（ｂ）に示すように、端子の配線経路を確保するよう
に配線禁止領域７０４が設定されるので、第二のトラン
ジスタ７０２の端子付近に配線が通過することはなくな
り、配線を確実に行うことができる。

【００５２】図８は、トランジスタ素子の端子付近に配
線禁止領域を設定した場合の効果を説明するための他の
例の図である。図８（ａ）は、トランジスタ素子の端子
付近に配線禁止領域を設定せずに配線を行なった場合の
一例を示したものである。この図８（ａ）の例では、配
線禁止領域を設定しておらず、また、ビアが適切な位置
に設けられていない。具体的には、配線禁止領域が設定
されていないので、中央に位置するトランジスタ素子の
上部端子、下部端子に接続される第一のビア８０１、第
二のビア８０２が、図８（ａ）に示すように、それぞれ
の端子の右側に設けられる可能性がある。第一のビア８
０１および第二のビア８０２が、このような位置に設け
られると、結果としてトランジスタ素子の中央部の端子
の配線ができなくなってしまう。一方、図８（ｂ）は、
本発明に係る実施形態に基づいて、トランジスタ素子の
端子付近に配線禁止領域を設定し、さらに適切な位置に
ビア配置候補点を設けた場合の一例を示したものであ
る。本実施形態によれば、この図８（ｂ）に示すよう
に、配線禁止領域８０５が設定され、同一ネットのビア
もビア配置候補点にしか配置できないために、トランジ
スタ素子の上部端子についての第一のビア８０３は、図
に示すように上部端子の上側に設けられ、下部端子につ
いての第二のビア８０４は、図に示すように下部端子の
下側に設けられることとなる。このような位置にそれぞ
れのビア８０３，８０４が設けられれば、中央部の端子
の配線領域が確保され、上下端子の配線が通過すること
はなくなるので、中央部の端子の配線を確実に行なうこ
とができる。

【００５３】図９は、抵抗素子の端子付近に配線禁止領
域を設定した場合の効果を説明するための図である。図
９（ａ）は、抵抗素子の端子付近に配線禁止領域を設定
せずに配線を行なった場合の一例を示したものである。
この図９（ａ）の例では、配線禁止領域が設定されてお
らず、また、ビアも適切な位置に設けられていない。具
体的には、配線禁止領域が設定されていないので、第一
の抵抗素子９０１の上部端子に接続されるビア９０４
が、図に示すように第二の抵抗素子９０２の上部端子近
傍に配置され、この第一の抵抗素子９０１とビア９０４
とが、配線９０５で接続される可能性がある。また、第
三の抵抗素子９０３の上部端子を接続するためのネット
が、配線９０６のように引き出される可能性もある。こ
のようなビアの配置および配線が行なわれると、結果と
して第二の抵抗素子９０２の上部端子については、配線
ができなくなってしまう。一方、図９（ｂ）は、本発明
に係る実施形態に基づいて、第二の抵抗素子９０２の上
部端子付近に配線禁止領域を設定した場合の一例を示し
たものである。本実施形態によれば、この図９（ｂ）に
示すように、第二の抵抗素子９０２の上部端子について
の配線領域を確保するように配線禁止領域９０８が設定
されているので、第二の抵抗素子９０２の上部端子付近
を他のネットの配線が通過することはなくなり、また、
第一の抵抗素子９０１に接続されるビア９０７も図に示
すように配置される。したがって、第二の抵抗素子９０
２の上部端子についての配線領域が確保され、配線を確
実に行なうことができる。

【００５４】（配線禁止領域の解除）以上の図４〜図９
を用いて説明した配線禁止領域については、配線禁止領
域が設定されているその素子端子に関する全ての配線が
終了すると、終了と同時に、その設定が解除される（図
４参照）。したがって、配線が完了している素子端子の
周辺および素子上は、自由に他の配線が通過できること
となるので、配線禁止領域を追加することにより、素子
上を配線が通れなくなったり、未配線が増加するという
ことはない。

【００５５】〈第三の実施形態〉図１０は、本発明の第
三の実施形態に係る半導体集積回路のレイアウト方法に
おける配線工程のフローチャートを示したものである。
本実施形態は、先に説明した第一の実施形態と第二の実
施形態とを組み合わせた半導体集積回路のレイアウト方
法である。以下、具体的に説明する。

【００５６】まず、ステップ１００１において、チップ
上に配置されて使用される全ての素子端子の周辺に対し
て、配線禁止領域が設定される。次に、ステップ１００
２において、チップを構成している各ユニット内の配線
が行われる。ここでは、各ユニットについて、各ユニッ
ト内を配線検索領域として、ユニット内に含まれる素子
同士を接続するネットの配線が行われる。そして、ユニ
ット内のそれぞれの端子の周辺に設定されている各配線
禁止領域については、その端子に関する配線が全て終了
したものに限り、配線終了と同時に、その設定が解除さ
れる。

【００５７】図１１は、このステップ１００２における
配線工程のフローチャートを示したものである。この図
１１は、基本的には第二の実施形態における図３と同様
であり、図３のステップ３０１〜３０８と、図１１のス
テップ１１０１〜１１０８とは、同様の工程である。し
かし、本実施形態においては、図１１中にステップ１１
０９を有する点で、第二の実施形態と異なり、ステップ
１１０９では、上述したように、配線禁止領域の解除が
行われる。こうすることにより、配線が完了している素
子端子の周辺および素子上は、自由に他の配線のために
利用され、通過が可能となる。したがって、配線禁止領
域を追加することによる不具合（配線禁止領域のために
配線がままならない等）は緩和され、配線禁止領域を追
加することによって、素子上を配線が通れなくなった
り、未配線が増加するということはない。この点は、次
のブロック行内の配線工程を行う場合についても同様で
ある。

【００５８】次に、ステップ１００３において、複数の
ユニットで構成されている、チップ上の同一ブロック行
内の配線が行われる。ここでは、各ブロック行内を配線
検索領域として、各ブロック行内において、ブロック行
内に設けられている素子端子同士、あるいはユニット同
士を接続するためのネットの配線が行われる。そして、
この工程においても、ステップ１００２の場合と同様
に、ブロック行内のそれぞれの端子の周辺に設定されて
いる各配線禁止領域については、その端子に関する配線
が全て終了したものに限り、配線終了と同時に、その設
定が解除される。この工程におけるフローチャートは、
図１１において、「ユニット」を「ブロック行」と置き
換えたものである。

【００５９】次に、ステップ１００４において、チップ
上においてまだ接続されていない、いわゆる残りの配線
が行われる。すなわち、このこのステップ１００４にお
いては、ステップ１００３までに適当な配線経路が見つ
からなかった端子についての配線経路の検索および実際
の配線、また、各ブロック行同士についての適当な配線
経路の検索および実際の配線、さらに、チップのＩ／Ｏ
パッドと接続するネットの配線等が行われることによ
り、チップ全体についての配線が完了する。

【００６０】以上説明したように、本実施形態は、第一
の実施形態で説明した「階層的な配線方法」と、第二の
実施形態で説明した「配線禁止領域を用いた配線方法」
とを組み合わせたものであるので、これらの各実施形態
の効果をあわせ持った半導体集積回路のレイアウト方法
を得ることができる。

【００６１】すなわち、本実施形態によれば、ユニット
内配線のときは、素子端子のほとんどに対して配線禁止
領域が設定されているため、ユニット内の混雑した部分
を配線する場合にも、配線が特定の端子付近に集中する
ことがなく、未配線を生じることがない。また、ユニッ
ト内配線が終わると、素子端子の大部分の配線が終了
し、配線禁止領域が解除されることとなるため、ユニッ
ト間の配線（ブロック行内の配線）を行う際にも、素子
端子の配線禁止領域が配線の障害になる場合は少ない。
そして、さらに、その後、チップ全体についての配線を
行なう場合においても、同様の手法を用いることによ
り、未配線の少ない適切な配線を行なうことができる。

【００６２】なお、以上の各実施形態において、ユニッ
ト間あるいはブロック行間をまたがるような長い配線に
ついては、素子の配置領域を避けて、なるべく配線用チ
ャネル領域等の配線領域を通過するように配線すること
が好ましい。こうすれば、効率のよい配線を行うことが
できるからである。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
マスタースライス方式のように配線領域が固定化された
半導体集積回路上に配線を行う場合において、ユニット
内の配線を先に行い、素子周辺にあらかじめ配線禁止領
域を設定することによって、素子の混雑した部分におけ
る配線の集中を緩和し、端子から配線を引き出す領域を
確保することができる。また、配線を行う経路の検索範
囲を限定することによって、経路検索の処理時間（計算
時間）を短縮することもできる。したがって、本発明に
よれば、配線不能領域の発生を防止して未配線の数を減
少させることが可能であり、同時に、経路検索の処理時
間（計算時間）の短縮を可能とする、半導体集積回路の
レイアウト方法を得ることができる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態に係る半導体集積回路
のレイアウト方法における配線工程のフローチャート

【図２】図１のフローチャートに従って配線を行った場
合の一例を示した図

【図３】図１のステップ１０１によって行われる配線工
程のフローチャート

【図４】本発明の第二の実施形態に係る半導体集積回路
のレイアウト方法における配線工程のフローチャート

【図５】図４のステップ４０１によって抵抗素子の周辺
に配線禁止領域を設定した状態を示した図

【図６】図４のステップ４０１によってトランジスタ素
子の周辺に配線禁止領域を設定した状態を示した図

【図７】トランジスタ素子の端子付近に配線禁止領域を
設定した場合の効果を説明するための図

【図８】トランジスタ素子の端子付近に配線禁止領域を
設定した場合の効果を説明するための図

【図９】抵抗素子の端子付近に配線禁止領域を設定した
場合の効果を説明するための図

【図１０】本発明の第三の実施形態に係る半導体集積回
路のレイアウト方法における配線工程のフローチャート

【図１１】図１０のステップ１００２によって行われる
配線工程のフローチャート

【図１２】アナログマスタースライス方式における半導
体集積回路の構造図

【図１３】図１２に示された半導体集積回路を構成して
いるユニットの構造図

【図１４】従来技術に係る半導体集積回路のレイアウト
方法における配線工程のフローチャート

【符号の説明】

２０１ 第一の端子 ２０２ 第二の端子 ２０３ 第三の端子 ２０４ 第四の端子 ２０５ 第五の端子 ２０６ 第六の端子 ２０７ 第七の端子 ２１１ 第一のユニット ２１２ 第二のユニット ２１３ 第三のユニット ２１４ 第四のユニット ２１５ 第五のユニット ２１６ 第六のユニット ２１７ 第一のブロック行 ２１８ 第二のブロック行 ２２１ 第一の配線 ２２２ 第二の配線 ２２３ 第三の配線 ２２４ 第四の配線 ２２５ 第五の配線 ５０１ 抵抗素子 ５０２ 抵抗素子の第一端子 ５０３ 抵抗素子の第二端子 ５０４ 第一端子の配線禁止領域 ５０５ 第二端子の配線禁止領域 ５０６ 第一端子のビア配置候補点 ５０７ 第二端子のビア配置候補点 ５０８ 第一端子のビア配置禁止点 ５０９ 第二端子のビア配置禁止点 ６０１ トランジスタ素子 ６０２ トランジスタ素子の第一端子 ６０３ トランジスタ素子の第二端子 ６０４ トランジスタ素子の第三端子 ６０５ 配線禁止領域 ６０６ 第一端子のビア配置候補点 ６０７ 第二端子のビア配置候補点 ６０８ 第三端子のビア配置候補点 ６０９ 第一端子のビア配置禁止点 ６１０ 第三端子のビア配置禁止点 ７０１ 第一のトランジスタ素子 ７０２ 第二のトランジスタ素子 ７０３ 第三のトランジスタ素子 ７０４ 配線禁止領域 ８０１ 第一のビア ８０２ 第二のビア ８０３ 配線禁止領域がある場合の第一のビア ８０４ 配線禁止領域がある場合の第二のビア ８０５ 配線禁止領域 ９０１ 第一の抵抗素子 ９０２ 第二の抵抗素子 ９０３ 第三の抵抗素子 ９０４ 第一の抵抗素子に接続するビア ９０５ 第一の抵抗素子に接続する配線 ９０６ 第三の抵抗素子に接続する配線 ９０７ 配線禁止領域がある場合の第一のビア ９０８ 配線禁止領域 １２０１ Ｉ／Ｏパッド １２０２ ユニット １２０３ ブロック行 １３０１ 抵抗素子 １３０２ トランジスタ素子 １３０３ 配線用チャネル領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 誠 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 回路基板上に複数の素子を配設し、前記
   素子の有する各端子を配線して構成された半導体集積回
   路のレイアウト方法において、 前記回路基板上を複数のユニットに区分けして、同一ユ
   ニット内に含まれた前記端子を対象として配線経路の検
   索を行った後に同一ユニット内の端子間の配線を行うユ
   ニット内配線工程と、同一行にあるユニットで構成され
   たブロック行内に含まれた前記端子を対象として配線経
   路の検索を行った後に前記ブロック行内の端子間の配線
   を行うブロック行内配線工程と、前記回路基板上におい
   て配線が残っている端子を対象として配線経路の検索を
   行った後に前記端子間の配線を行う工程とを備えたこと
   を特徴とする半導体集積回路のレイアウト方法。
2. 【請求項２】 回路基板上に複数の素子を配設し、前記
   素子の有する各端子を配線して構成された半導体集積回
   路のレイアウト方法において、 前記各端子の配線を行う前にそれぞれの端子の周辺に、
   各端子に接続される配線以外の配線の通過を禁止する領
   域を設定する配線禁止領域設定工程と、前記各端子につ
   いての配線が終了した後、その端子についての前記配線
   禁止領域の設定を解除する配線禁止領域解除工程とを備
   えたことを特徴とする半導体集積回路のレイアウト方
   法。
3. 【請求項３】 回路基板上に複数の素子を配設し、前記
   素子の有する各端子を配線して構成された半導体集積回
   路のレイアウト方法において、 前記回路基板上を複数のユニットに区分けして、同一ユ
   ニット内に含まれた前記端子を対象として配線経路の検
   索を行った後に同一ユニット内の端子間の配線を行うユ
   ニット内配線工程と、同一行にあるユニットで構成され
   たブロック行内に含まれた前記端子を対象として配線経
   路の検索を行った後に前記ブロック行内の端子間の配線
   を行うブロック行内配線工程と、前記回路基板上におい
   て配線が残っている端子を対象として配線経路の検索を
   行った後に前記端子間の配線を行う工程と、前記各端子
   の配線を行う前にそれぞれの端子の周辺に、各端子に接
   続される配線以外の配線の通過を禁止する領域を設定す
   る配線禁止領域設定工程と、前記各端子についての配線
   が終了した後、その端子についての前記配線禁止領域の
   設定を解除する配線禁止領域解除工程とを備えたことを
   特徴とする半導体集積回路のレイアウト方法。
4. 【請求項４】 前記ユニット内配線工程において、適当
   な配線経路が見つからなかった端子については、この工
   程以降の工程で配線を行う請求項１または３に記載の半
   導体集積回路のレイアウト方法。
5. 【請求項５】 前記ブロック行内配線工程において、適
   当な配線経路が見つからなかった端子については、この
   工程以降の工程で配線を行う請求項１、３または４に記
   載の半導体集積回路のレイアウト方法。
6. 【請求項６】 前記配線禁止領域設定工程において、前
   記配線禁止領域内にビア配置候補点を設け、前記各端子
   の配線を行う際にビアが必要な場合には、前記各端子に
   対する前記配線禁止領域内の前記ビア配置候補点にのみ
   ビアを設ける請求項２または３に記載の半導体集積回路
   のレイアウト方法。