JPH11220102A - 半導体装置の製造方法及び半導体製造装置 - Google Patents
半導体装置の製造方法及び半導体製造装置Info
- Publication number
- JPH11220102A JPH11220102A JP10019077A JP1907798A JPH11220102A JP H11220102 A JPH11220102 A JP H11220102A JP 10019077 A JP10019077 A JP 10019077A JP 1907798 A JP1907798 A JP 1907798A JP H11220102 A JPH11220102 A JP H11220102A
- Authority
- JP
- Japan
- Prior art keywords
- gas
- manufacturing
- cvd
- growth layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 75
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims abstract description 99
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 58
- 239000011574 phosphorus Substances 0.000 claims abstract description 58
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 56
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910000077 silane Inorganic materials 0.000 claims abstract description 50
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims abstract description 49
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 150000003376 silicon Chemical class 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 125
- 238000005229 chemical vapour deposition Methods 0.000 claims description 64
- 238000005530 etching Methods 0.000 claims description 18
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 15
- 239000011259 mixed solution Substances 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 11
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 67
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 229910001873 dinitrogen Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルにおけるキャパシタの電極表面の
全体にＨＳＧ−Ｓｉを均一に形成でき、メモリセルの静
電容量の増大を容易にする半導体装置の製造方法及び半
導体製造装置を提供する。 【解決手段】 化学気相成長法による半導体装置の製造
方法において、半導体基板１０を成長炉２０に収容し、
成長炉２０にホスフィンガスを導入した後にシラン又は
ジシランガスを導入してＣＶＤ成長層１３を形成する。
全体にＨＳＧ−Ｓｉを均一に形成でき、メモリセルの静
電容量の増大を容易にする半導体装置の製造方法及び半
導体製造装置を提供する。 【解決手段】 化学気相成長法による半導体装置の製造
方法において、半導体基板１０を成長炉２０に収容し、
成長炉２０にホスフィンガスを導入した後にシラン又は
ジシランガスを導入してＣＶＤ成長層１３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体製造装置に関し、特に、メモリセルの静
電容量の増大を可能にする半導体装置の製造方法及び半
導体製造装置に関する。
方法及び半導体製造装置に関し、特に、メモリセルの静
電容量の増大を可能にする半導体装置の製造方法及び半
導体製造装置に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルのキャパシタの占有面積当たりの静電
容量を増大させる要請がある。この要請に応え、各キャ
パシタにおける上部電極及び下部電極のいずれか一方、
例えば下部電極をシリンダ状に形成することで、静電容
量の増大が図られている。更に、このシリンダ状電極表
面に半球状のシリコン核（ＨＳＧ−Ｓｉ：Hemi-spheric
al Grained Si）を形成してその表面を凹凸状にするこ
とで、電極の表面積を増大させる試みもなされている。
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルのキャパシタの占有面積当たりの静電
容量を増大させる要請がある。この要請に応え、各キャ
パシタにおける上部電極及び下部電極のいずれか一方、
例えば下部電極をシリンダ状に形成することで、静電容
量の増大が図られている。更に、このシリンダ状電極表
面に半球状のシリコン核（ＨＳＧ−Ｓｉ：Hemi-spheric
al Grained Si）を形成してその表面を凹凸状にするこ
とで、電極の表面積を増大させる試みもなされている。
【０００３】電極表面にＨＳＧ−Ｓｉを形成する第１の
製造方法が、特開平9-167833号公報に記載されている。
この公報に記載の製造方法では、まず、シリコンから成
るキャパシタのシリンダ状の下部電極の表面に、低圧化
学的気相成長（ＬＰＣＶＤ）法によってＨＳＧ−Ｓｉ種
子を形成する。次いで、このＨＳＧ−Ｓｉ種子をマスク
として利用し、蝕刻気体の入射角を変えつつ下部電極の
表面をエッチングして、下部電極の表面の凹凸状態を大
きくして下部電極の表面積を増大させる。しかし、この
製造方法は、蝕刻気体の入射角を変えつつエッチングを
行わなければならないなど、その工程内容が煩雑であり
簡便ではなかった。
製造方法が、特開平9-167833号公報に記載されている。
この公報に記載の製造方法では、まず、シリコンから成
るキャパシタのシリンダ状の下部電極の表面に、低圧化
学的気相成長（ＬＰＣＶＤ）法によってＨＳＧ−Ｓｉ種
子を形成する。次いで、このＨＳＧ−Ｓｉ種子をマスク
として利用し、蝕刻気体の入射角を変えつつ下部電極の
表面をエッチングして、下部電極の表面の凹凸状態を大
きくして下部電極の表面積を増大させる。しかし、この
製造方法は、蝕刻気体の入射角を変えつつエッチングを
行わなければならないなど、その工程内容が煩雑であり
簡便ではなかった。
【０００４】上記第１の製造方法に代えて、下部電極を
形成した半導体基板を成長炉に収容し、この成長炉にシ
ラン（又はジシラン）ガスを導入し、所定の温度で熱処
理することによって、下部電極の表面にＨＳＧ−Ｓｉを
簡便に形成する第２の製造方法が知られている。
形成した半導体基板を成長炉に収容し、この成長炉にシ
ラン（又はジシラン）ガスを導入し、所定の温度で熱処
理することによって、下部電極の表面にＨＳＧ−Ｓｉを
簡便に形成する第２の製造方法が知られている。
【０００５】
【発明が解決しようとする課題】しかし、上記第２の製
造方法によると、下部電極の表面に形成されたＨＳＧ−
Ｓｉは、内壁側では粒状態が良好であるが、外壁側では
完全な半球状とはならず、大きくなり過ぎた各グレイン
が接触して、下部電極の表面積が期待するほど増えず、
メモリセルの静電容量を増大させることが困難であっ
た。
造方法によると、下部電極の表面に形成されたＨＳＧ−
Ｓｉは、内壁側では粒状態が良好であるが、外壁側では
完全な半球状とはならず、大きくなり過ぎた各グレイン
が接触して、下部電極の表面積が期待するほど増えず、
メモリセルの静電容量を増大させることが困難であっ
た。
【０００６】本発明は、上記に鑑み、メモリセルにおけ
るキャパシタの電極表面の全体にＨＳＧ−Ｓｉを良好な
形状に形成することができ、メモリセルの静電容量の増
大を容易にする半導体装置の製造方法及び半導体製造装
置を提供することを目的とする。
るキャパシタの電極表面の全体にＨＳＧ−Ｓｉを良好な
形状に形成することができ、メモリセルの静電容量の増
大を容易にする半導体装置の製造方法及び半導体製造装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、化学的気相成長
法による半導体装置の製造方法において、半導体基板を
成長炉に収容し、該成長炉にホスフィンガスを導入した
後にシランガス又はジシランガスを導入してＣＶＤ成長
層を形成することを特徴とする。
に、本発明の半導体装置の製造方法は、化学的気相成長
法による半導体装置の製造方法において、半導体基板を
成長炉に収容し、該成長炉にホスフィンガスを導入した
後にシランガス又はジシランガスを導入してＣＶＤ成長
層を形成することを特徴とする。
【０００８】本発明者らは、種々の研究を行った結果、
メモリセルのキャパシタにおける電極の外壁及び内壁間
のＨＳＧ−Ｓｉの形状差は、ＣＶＤ成膜プロセスの初期
段階で、ホスフィンガスの到達遅れに起因してＣＶＤ成
長層内にリンが所定の割合で含まれない層部分が生じ、
このため、ＣＶＤ成長層内のリン濃度が不均一になるこ
とに起因することを確めた。
メモリセルのキャパシタにおける電極の外壁及び内壁間
のＨＳＧ−Ｓｉの形状差は、ＣＶＤ成膜プロセスの初期
段階で、ホスフィンガスの到達遅れに起因してＣＶＤ成
長層内にリンが所定の割合で含まれない層部分が生じ、
このため、ＣＶＤ成長層内のリン濃度が不均一になるこ
とに起因することを確めた。
【０００９】本発明の半導体装置の製造方法では、ホス
フィンガスだけではＣＶＤ成膜が開始しない性質を利用
し、成膜の初期段階で、シランガス又はジシランガスの
導入に先だってホスフィンガスを成長炉内に導入してお
く。これにより、シランガス又はジシランガスが半導体
基板に到達した時点から、リンを適正に含んだＣＶＤ成
長層を形成することができる。従って、例えばメモリセ
ルのキャパシタの電極に低リン濃度層が形成されること
によって生じる不具合を解消できる。
フィンガスだけではＣＶＤ成膜が開始しない性質を利用
し、成膜の初期段階で、シランガス又はジシランガスの
導入に先だってホスフィンガスを成長炉内に導入してお
く。これにより、シランガス又はジシランガスが半導体
基板に到達した時点から、リンを適正に含んだＣＶＤ成
長層を形成することができる。従って、例えばメモリセ
ルのキャパシタの電極に低リン濃度層が形成されること
によって生じる不具合を解消できる。
【００１０】また、本発明の半導体装置の製造方法は、
化学的気相成長法による半導体装置の製造方法におい
て、シランガス又はジシランガス、及び、ホスフィンガ
スの夫々の配管内の流量を夫々ほぼ所定値に保ち、前記
各配管から成長炉内にガスを導入してＣＶＤ成長層を形
成するにあたって、シランガス又はジシランガスの導入
前におけるホスフィンガスの導入時間を制御することに
より、ＣＶＤ開始時における前記成長炉内のリン濃度を
調整することを特徴とする。
化学的気相成長法による半導体装置の製造方法におい
て、シランガス又はジシランガス、及び、ホスフィンガ
スの夫々の配管内の流量を夫々ほぼ所定値に保ち、前記
各配管から成長炉内にガスを導入してＣＶＤ成長層を形
成するにあたって、シランガス又はジシランガスの導入
前におけるホスフィンガスの導入時間を制御することに
より、ＣＶＤ開始時における前記成長炉内のリン濃度を
調整することを特徴とする。
【００１１】上記半導体装置の製造方法によると、リン
濃度の調整が極めて簡便になるので、半導体装置の製造
工程の全体を簡単化すると共に、製造装置の構成を簡素
化することも可能になる。
濃度の調整が極めて簡便になるので、半導体装置の製造
工程の全体を簡単化すると共に、製造装置の構成を簡素
化することも可能になる。
【００１２】ここで、例えばリンを適正に含んだアモル
ファスシリコンから成るＣＶＤ成長層を形成した後に、
該ＣＶＤ成長層上に酸化膜を形成し、ＣＶＤ成長層及び
酸化膜双方における平坦部をエッチバックして除去し、
ＣＶＤ成長層上に残った酸化膜をウエットエッチングで
除去して、アモルファスシリコンから成るシリンダ状の
ＣＶＤ成長層に加工し、次いで、半導体基板をＨＳＧ成
長炉に収容した後に、シリンダ状のＣＶＤ成長層をシラ
ンガス又はジシランガス雰囲気下で所定の温度で熱処理
し、次いで真空雰囲気下で所定の温度で熱処理すること
によって、シリンダ状のＣＶＤ成長層にＨＳＧ−Ｓｉを
形成することが好ましい。
ファスシリコンから成るＣＶＤ成長層を形成した後に、
該ＣＶＤ成長層上に酸化膜を形成し、ＣＶＤ成長層及び
酸化膜双方における平坦部をエッチバックして除去し、
ＣＶＤ成長層上に残った酸化膜をウエットエッチングで
除去して、アモルファスシリコンから成るシリンダ状の
ＣＶＤ成長層に加工し、次いで、半導体基板をＨＳＧ成
長炉に収容した後に、シリンダ状のＣＶＤ成長層をシラ
ンガス又はジシランガス雰囲気下で所定の温度で熱処理
し、次いで真空雰囲気下で所定の温度で熱処理すること
によって、シリンダ状のＣＶＤ成長層にＨＳＧ−Ｓｉを
形成することが好ましい。
【００１３】これにより、キャパシタの電極が例えばシ
リンダ状の場合に、電極表面の全体に均一なＨＳＧ−Ｓ
ｉを形成することができる。
リンダ状の場合に、電極表面の全体に均一なＨＳＧ−Ｓ
ｉを形成することができる。
【００１４】好ましくは、所定の温度が約５４０〜６３
０゜Ｃである。これにより、キャパシタの電極にＨＳＧ
−Ｓｉを最良の状態に形成できる。
０゜Ｃである。これにより、キャパシタの電極にＨＳＧ
−Ｓｉを最良の状態に形成できる。
【００１５】更に好ましくは、シリンダ状のＣＶＤ成長
層が、ＤＲＡＭにおけるキャパシタの下部電極である。
これにより、静電容量が増大したキャパシタを有するＤ
ＲＡＭを得ることができる。
層が、ＤＲＡＭにおけるキャパシタの下部電極である。
これにより、静電容量が増大したキャパシタを有するＤ
ＲＡＭを得ることができる。
【００１６】また、本発明の半導体装置の製造方法は、
化学的気相成長法による半導体装置の製造方法におい
て、シランガス又はジシランガスとホスフィンガスとを
成長炉への導入に先だって混合しつつ前記成長炉に導入
してＣＶＤ成長層を形成することを特徴とする。
化学的気相成長法による半導体装置の製造方法におい
て、シランガス又はジシランガスとホスフィンガスとを
成長炉への導入に先だって混合しつつ前記成長炉に導入
してＣＶＤ成長層を形成することを特徴とする。
【００１７】上記半導体装置の製造方法によると、シラ
ンガス又はジシランガスとホスフィンガスとを混合させ
つつ、半導体基板に同時に到達させることができる。こ
れにより、リンを適正に含んだＣＶＤ成長層を形成する
ことができ、例えばメモリセルのキャパシタの電極に低
リン濃度層が形成されることによって生じる不具合を解
消できる。
ンガス又はジシランガスとホスフィンガスとを混合させ
つつ、半導体基板に同時に到達させることができる。こ
れにより、リンを適正に含んだＣＶＤ成長層を形成する
ことができ、例えばメモリセルのキャパシタの電極に低
リン濃度層が形成されることによって生じる不具合を解
消できる。
【００１８】更に、本発明の半導体装置の製造方法は、
アモルファスシリコンから成るＣＶＤ成長層を電極形成
ホール内に成長する第１のステップと、前記ＣＶＤ成長
層上に酸化膜を形成し、前記ＣＶＤ成長層及び酸化膜双
方における平坦部をエッチバックして除去し、前記ＣＶ
Ｄ成長層上に残った酸化膜をウエットエッチングで除去
してシリンダ状の電極を形成する第２のステップと、前
記シリンダ状の電極の外壁表面を約５０〜２００オング
ストローム除去する処理を行う第３のステップと、前記
シリンダ状の電極をシランガス又はジシランガス雰囲気
下で所定の温度で熱処理し、次いで真空雰囲気下で所定
の温度で熱処理することによって、前記シリンダ状の電
極にＨＳＧ−Ｓｉを形成する第４のステップとをこの順
に有することを特徴とする。
アモルファスシリコンから成るＣＶＤ成長層を電極形成
ホール内に成長する第１のステップと、前記ＣＶＤ成長
層上に酸化膜を形成し、前記ＣＶＤ成長層及び酸化膜双
方における平坦部をエッチバックして除去し、前記ＣＶ
Ｄ成長層上に残った酸化膜をウエットエッチングで除去
してシリンダ状の電極を形成する第２のステップと、前
記シリンダ状の電極の外壁表面を約５０〜２００オング
ストローム除去する処理を行う第３のステップと、前記
シリンダ状の電極をシランガス又はジシランガス雰囲気
下で所定の温度で熱処理し、次いで真空雰囲気下で所定
の温度で熱処理することによって、前記シリンダ状の電
極にＨＳＧ−Ｓｉを形成する第４のステップとをこの順
に有することを特徴とする。
【００１９】上記半導体装置の製造方法によると、例え
ばキャパシタのシリンダ状電極の表面に低リン濃度層が
形成された場合に、ＨＳＧ−Ｓｉの形成工程に先だっ
て、実質的に内壁側と同等のリン濃度と見なせる領域ま
で外壁側を削り、低リン濃度層を確実に除去することが
できる。
ばキャパシタのシリンダ状電極の表面に低リン濃度層が
形成された場合に、ＨＳＧ−Ｓｉの形成工程に先だっ
て、実質的に内壁側と同等のリン濃度と見なせる領域ま
で外壁側を削り、低リン濃度層を確実に除去することが
できる。
【００２０】好ましくは、第３のステップにおける外壁
表面の除去処理が、等方性エッチングである。これによ
り、ＨＳＧ−Ｓｉの形成工程に先だって、電極表面に形
成された例えば低リン濃度層を容易に除去することがで
きる。
表面の除去処理が、等方性エッチングである。これによ
り、ＨＳＧ−Ｓｉの形成工程に先だって、電極表面に形
成された例えば低リン濃度層を容易に除去することがで
きる。
【００２１】等方性エッチングで除去される部分が少な
くとも低リン濃度層を含むことが好ましい。これによ
り、ＨＳＧ−Ｓｉの形成工程に先だって、電極表面の低
リン濃度層を除去し、電極全体のリン濃度をほぼ均一に
することができる。
くとも低リン濃度層を含むことが好ましい。これによ
り、ＨＳＧ−Ｓｉの形成工程に先だって、電極表面の低
リン濃度層を除去し、電極全体のリン濃度をほぼ均一に
することができる。
【００２２】好適には、第３のステップにおける外壁表
面の除去処理が、混合溶液を用いたウエットエッチング
である。これにより、ＨＳＧ−Ｓｉの形成工程に先だっ
て、電極表面に形成された例えば低リン濃度層を容易に
除去することができる。
面の除去処理が、混合溶液を用いたウエットエッチング
である。これにより、ＨＳＧ−Ｓｉの形成工程に先だっ
て、電極表面に形成された例えば低リン濃度層を容易に
除去することができる。
【００２３】ウエットエッチングで除去される部分が少
なくとも低リン濃度層を含むことが好ましい。これによ
り、ＨＳＧ−Ｓｉの形成工程に先だって、電極表面の低
リン濃度層を除去し、電極全体のリン濃度をほぼ均一に
することができる。
なくとも低リン濃度層を含むことが好ましい。これによ
り、ＨＳＧ−Ｓｉの形成工程に先だって、電極表面の低
リン濃度層を除去し、電極全体のリン濃度をほぼ均一に
することができる。
【００２４】好ましくは、混合溶液がアンモニアと過酸
化水素水とを含む。これに代えて、混合溶液がフッ酸と
過酸化水素水とを含むこと、或いは、混合溶液がフッ酸
と硝酸とを含むことも好ましい態様である。これらの場
合に、電極の外壁表面における低リン濃度層を効果的に
除去することができる。
化水素水とを含む。これに代えて、混合溶液がフッ酸と
過酸化水素水とを含むこと、或いは、混合溶液がフッ酸
と硝酸とを含むことも好ましい態様である。これらの場
合に、電極の外壁表面における低リン濃度層を効果的に
除去することができる。
【００２５】好適には、シリンダ状の電極が、ＤＲＡＭ
におけるキャパシタの下部電極である。これにより、静
電容量が増大したキャパシタを有するＤＲＡＭを得るこ
とができる。
におけるキャパシタの下部電極である。これにより、静
電容量が増大したキャパシタを有するＤＲＡＭを得るこ
とができる。
【００２６】ＨＳＧ−Ｓｉは下部電極の全面に形成され
ることが好ましい。これにより、静電容量を効率良く増
大できる。
ることが好ましい。これにより、静電容量を効率良く増
大できる。
【００２７】本発明の半導体製造装置は、化学的気相成
長を行うための半導体製造装置において、成長炉にホス
フィンガスを導入した後にシランガス又はジシランガス
を導入してＣＶＤ成長を行うシーケンスを有することを
特徴とする。
長を行うための半導体製造装置において、成長炉にホス
フィンガスを導入した後にシランガス又はジシランガス
を導入してＣＶＤ成長を行うシーケンスを有することを
特徴とする。
【００２８】上記半導体製造装置によると、成膜の初期
段階で、シランガス又はジシランガスの導入に先だって
ホスフィンガスを成長炉内に導入することができるの
で、シランガス又はジシランガスが半導体基板に到達し
た時点から、リンを適正に含んだＣＶＤ成長層を形成で
きる。
段階で、シランガス又はジシランガスの導入に先だって
ホスフィンガスを成長炉内に導入することができるの
で、シランガス又はジシランガスが半導体基板に到達し
た時点から、リンを適正に含んだＣＶＤ成長層を形成で
きる。
【００２９】また、本発明の半導体製造装置は、化学的
気相成長を行うための半導体製造装置において、シラン
ガス又はジシランガスとホスフィンガスとを成長炉への
導入に先だって混合しつつ前記成長炉に導入してＣＶＤ
成長を行うシーケンスを有することを特徴とする。
気相成長を行うための半導体製造装置において、シラン
ガス又はジシランガスとホスフィンガスとを成長炉への
導入に先だって混合しつつ前記成長炉に導入してＣＶＤ
成長を行うシーケンスを有することを特徴とする。
【００３０】上記半導体製造装置によると、シランガス
又はジシランガスとホスフィンガスとを混合させつつ、
半導体基板に同時に到達させることができるので、リン
を適正に含んだＣＶＤ成長層を形成することができる。
又はジシランガスとホスフィンガスとを混合させつつ、
半導体基板に同時に到達させることができるので、リン
を適正に含んだＣＶＤ成長層を形成することができる。
【００３１】以下、従来技術で低リン濃度層が形成され
る理由について説明する。
る理由について説明する。
【００３２】図７は、従来の半導体装置の製造方法を説
明するための断面図であり、(a)はＣＶＤ成長層の形成
プロセスを、(b)はＨＳＧ−Ｓｉの形成状態を夫々示し
ている。従来の製造方法では、図７(a)に示すように、
半導体基板３０上に層間絶縁膜３１を形成した後に、層
間絶縁膜３１にコンタクトホール３１ａを形成し、半導
体基板３０の所定の領域を露出させる。次いで、不純物
をドーピングしたアモルファスシリコン膜を半導体基板
３０上の全域に形成してコンタクトホール３１ａを埋め
込み、これをエッチバックして、コンタクトホール３１
ａ内にアモルファスシリコン膜３４を残す。次いで、層
間絶縁膜３１上に酸化膜３２を形成し、これに所定のエ
ッチングを施すことにより、電極形成ホール３２ａを形
成する。
明するための断面図であり、(a)はＣＶＤ成長層の形成
プロセスを、(b)はＨＳＧ−Ｓｉの形成状態を夫々示し
ている。従来の製造方法では、図７(a)に示すように、
半導体基板３０上に層間絶縁膜３１を形成した後に、層
間絶縁膜３１にコンタクトホール３１ａを形成し、半導
体基板３０の所定の領域を露出させる。次いで、不純物
をドーピングしたアモルファスシリコン膜を半導体基板
３０上の全域に形成してコンタクトホール３１ａを埋め
込み、これをエッチバックして、コンタクトホール３１
ａ内にアモルファスシリコン膜３４を残す。次いで、層
間絶縁膜３１上に酸化膜３２を形成し、これに所定のエ
ッチングを施すことにより、電極形成ホール３２ａを形
成する。
【００３３】図８は、上記ＣＶＤプロセスに利用される
成長炉の側面図である。上記工程に続く工程を、図７及
び図８を参照して説明する。すなわち、電極形成ホール
３２ａを形成した半導体基板３０を成長炉２０に収容
し、シラン（ＳｉＨ4）とホスフィン（ＰＨ3）ガスとを
導入して所定の温度で熱処理を行う。これにより、電極
形成ホール３２ａ内に、アモルファスシリコンから成る
ＣＶＤ成長層３３を成長する。この場合に、ＣＶＤ成長
層３３は、電極形成ホール３２ａの内壁面から成膜を開
始し、電極形成ホール３２ａの中心側に向かって成長す
る。ＣＶＤ成長層３３が所定の膜厚に成長した後に、Ｃ
ＶＤ成長層３３上にＣＶＤ酸化膜３７を形成する。この
状態で、ＣＶＤ酸化膜３７の平坦部（図の上部）と、Ｃ
ＶＤ成長層３３における平坦部３３ａとをエッチバック
して除去し、更にウエットエッチングで酸化膜３２とＣ
ＶＤ酸化膜３７の残存部分とを除去することにより、図
７(a)の実線で示すシリンダ状の下部電極３３ｂが得ら
れる。
成長炉の側面図である。上記工程に続く工程を、図７及
び図８を参照して説明する。すなわち、電極形成ホール
３２ａを形成した半導体基板３０を成長炉２０に収容
し、シラン（ＳｉＨ4）とホスフィン（ＰＨ3）ガスとを
導入して所定の温度で熱処理を行う。これにより、電極
形成ホール３２ａ内に、アモルファスシリコンから成る
ＣＶＤ成長層３３を成長する。この場合に、ＣＶＤ成長
層３３は、電極形成ホール３２ａの内壁面から成膜を開
始し、電極形成ホール３２ａの中心側に向かって成長す
る。ＣＶＤ成長層３３が所定の膜厚に成長した後に、Ｃ
ＶＤ成長層３３上にＣＶＤ酸化膜３７を形成する。この
状態で、ＣＶＤ酸化膜３７の平坦部（図の上部）と、Ｃ
ＶＤ成長層３３における平坦部３３ａとをエッチバック
して除去し、更にウエットエッチングで酸化膜３２とＣ
ＶＤ酸化膜３７の残存部分とを除去することにより、図
７(a)の実線で示すシリンダ状の下部電極３３ｂが得ら
れる。
【００３４】図９は、アモルファスシリコンの成長下地
面からの距離とリン濃度との相関関係を示すグラフであ
る。更に、図８及び図９を参照して説明する。ここで、
成長炉２０に導入してから半導体基板３０に到達するま
での時間は、流量の大小の関係からホスフィンガスの方
がシランガスより遅い。従って、電極形成ホール３２ａ
内で下部電極３３ｂが成長を開始する成膜プロセスの初
期段階では、シランガスのみが半導体基板３０に到達す
る。このため、ホスフィンガスが到達するまでの間は、
図９の一点鎖線Ａの初期段階にみられるようなリン濃度
が低い状態になる。従って、この時点で形成された部
分、つまり下部電極３３ｂの外壁には、リンが適正に含
まれない低リン濃度層が形成される。
面からの距離とリン濃度との相関関係を示すグラフであ
る。更に、図８及び図９を参照して説明する。ここで、
成長炉２０に導入してから半導体基板３０に到達するま
での時間は、流量の大小の関係からホスフィンガスの方
がシランガスより遅い。従って、電極形成ホール３２ａ
内で下部電極３３ｂが成長を開始する成膜プロセスの初
期段階では、シランガスのみが半導体基板３０に到達す
る。このため、ホスフィンガスが到達するまでの間は、
図９の一点鎖線Ａの初期段階にみられるようなリン濃度
が低い状態になる。従って、この時点で形成された部
分、つまり下部電極３３ｂの外壁には、リンが適正に含
まれない低リン濃度層が形成される。
【００３５】本発明者らは、ＨＳＧ化する場合に、下地
のアモルファスシリコンのリン濃度が高ければグレイン
が小さくなり、低ければグレインが大きくなることに起
因して、下部電極３３ｂの外壁に、図７(b)に示すよう
に、ＨＳＧ−Ｓｉが相互に繋がった略平坦状の面３５が
形成されることも確かめ、上記の如く本発明を完成させ
るに至ったものである。
のアモルファスシリコンのリン濃度が高ければグレイン
が小さくなり、低ければグレインが大きくなることに起
因して、下部電極３３ｂの外壁に、図７(b)に示すよう
に、ＨＳＧ−Ｓｉが相互に繋がった略平坦状の面３５が
形成されることも確かめ、上記の如く本発明を完成させ
るに至ったものである。
【００３６】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例に係る半
導体装置の製造方法を説明するための断面図であり、
(a)はＣＶＤ成長層の形成プロセスを、(b)はＨＳＧ−Ｓ
ｉの形成状態を夫々示している。
に説明する。図１は、本発明の第１実施形態例に係る半
導体装置の製造方法を説明するための断面図であり、
(a)はＣＶＤ成長層の形成プロセスを、(b)はＨＳＧ−Ｓ
ｉの形成状態を夫々示している。
【００３７】本製造方法では、図１(a)に示すように、
半導体基板１０上に層間絶縁膜（ＳｉＯ2）１１を形成
した後に、所定のフォトリソグラフィ工程で層間絶縁膜
１１にコンタクトホール１１ａを形成し、半導体基板１
０の所定の領域を露出させる。次いで、不純物をドーピ
ングしたアモルファスシリコン（又はポリシリコン）膜
を半導体基板１０上の全域に形成してコンタクトホール
１１ａを埋め込み、次いでこれをエッチバックして、コ
ンタクトホール１１ａ内にアモルファスシリコン膜１４
を残す。
半導体基板１０上に層間絶縁膜（ＳｉＯ2）１１を形成
した後に、所定のフォトリソグラフィ工程で層間絶縁膜
１１にコンタクトホール１１ａを形成し、半導体基板１
０の所定の領域を露出させる。次いで、不純物をドーピ
ングしたアモルファスシリコン（又はポリシリコン）膜
を半導体基板１０上の全域に形成してコンタクトホール
１１ａを埋め込み、次いでこれをエッチバックして、コ
ンタクトホール１１ａ内にアモルファスシリコン膜１４
を残す。
【００３８】次いで、層間絶縁膜１１上に酸化膜（Ｓｉ
Ｏ2）１２を形成し、所定のエッチングを施すことによ
り、電極形成ホール１２ａを形成する。半導体基板１０
を成長炉に収容し、混合ガスを導入して所定の温度で熱
処理を行うことにより、電極形成ホール１２ａ内に、ア
モルファスシリコンから成るＣＶＤ成長層１３を成長す
る。この場合に、ＣＶＤ成長層１３は、電極形成ホール
１２ａの内壁面から成膜を開始し、電極形成ホール１２
ａの中心側に向かって成長する。ＣＶＤ成長層１３の成
長が所定の膜厚に達した後に、ＣＶＤ成長層１３上にＣ
ＶＤ酸化膜１７（ＣＶＤＳｉＯ2）を形成し、ＣＶＤ成
長層１３の中央部分にＣＶＤ酸化膜１７を充填する。こ
の状態で、ＣＶＤ酸化膜１７の平坦部（図の上部）と、
ＣＶＤ成長層１３における平坦部１３ａとをエッチバッ
クして除去し、更にウエットエッチングで酸化膜１２と
ＣＶＤ酸化膜１７の残存部分とを除去することにより、
図１(a)の実線で示すシリンダ状の下部電極１３ｂを得
ることができる。
Ｏ2）１２を形成し、所定のエッチングを施すことによ
り、電極形成ホール１２ａを形成する。半導体基板１０
を成長炉に収容し、混合ガスを導入して所定の温度で熱
処理を行うことにより、電極形成ホール１２ａ内に、ア
モルファスシリコンから成るＣＶＤ成長層１３を成長す
る。この場合に、ＣＶＤ成長層１３は、電極形成ホール
１２ａの内壁面から成膜を開始し、電極形成ホール１２
ａの中心側に向かって成長する。ＣＶＤ成長層１３の成
長が所定の膜厚に達した後に、ＣＶＤ成長層１３上にＣ
ＶＤ酸化膜１７（ＣＶＤＳｉＯ2）を形成し、ＣＶＤ成
長層１３の中央部分にＣＶＤ酸化膜１７を充填する。こ
の状態で、ＣＶＤ酸化膜１７の平坦部（図の上部）と、
ＣＶＤ成長層１３における平坦部１３ａとをエッチバッ
クして除去し、更にウエットエッチングで酸化膜１２と
ＣＶＤ酸化膜１７の残存部分とを除去することにより、
図１(a)の実線で示すシリンダ状の下部電極１３ｂを得
ることができる。
【００３９】本実施形態例の製造方法では、電極形成ホ
ール１２ａ内に下部電極１３ｂを成長する工程を後述の
化学的気相成長（ＣＶＤ）法によって行う。図２は、本
実施形態例の成膜シーケンスを説明するための模式図で
あり、(a)〜(d)は、第１段階から第４段階を夫々示して
いる。
ール１２ａ内に下部電極１３ｂを成長する工程を後述の
化学的気相成長（ＣＶＤ）法によって行う。図２は、本
実施形態例の成膜シーケンスを説明するための模式図で
あり、(a)〜(d)は、第１段階から第４段階を夫々示して
いる。
【００４０】本製造方法で用いる半導体製造装置は、成
長炉２０と、成長炉２０に管路１９で連通されたポンプ
２１と、シラン等のガスを夫々充填した複数のボンベ
（図示せず）とを備える。各ボンベと成長炉２０とは、
シラン（又はジシラン）ガス用の管路２２ａと、ホスフ
ィンガス用の管路２３ａ及び２４ａとを経由して夫々連
通される。管路２２ａ、２３ａ及び２４ａには、切換え
弁２５、２６及び２７が夫々配設されており、切換え弁
２５、２６及び２７には、管路２２ｂ、２３ｂ及び２４
ｂの各一端が夫々接続される。管路２２ｂ、２３ｂ及び
２４ｂの各他端が管路１９に接続されることにより、管
路２２ａ、２３ａ及び２４ａは、各対応する切換え弁２
５、２６及び２７の切換えにより、ボンベからのガスを
成長炉２０に直接導入し、或いは、管路１９側から成長
炉２０に導入する。
長炉２０と、成長炉２０に管路１９で連通されたポンプ
２１と、シラン等のガスを夫々充填した複数のボンベ
（図示せず）とを備える。各ボンベと成長炉２０とは、
シラン（又はジシラン）ガス用の管路２２ａと、ホスフ
ィンガス用の管路２３ａ及び２４ａとを経由して夫々連
通される。管路２２ａ、２３ａ及び２４ａには、切換え
弁２５、２６及び２７が夫々配設されており、切換え弁
２５、２６及び２７には、管路２２ｂ、２３ｂ及び２４
ｂの各一端が夫々接続される。管路２２ｂ、２３ｂ及び
２４ｂの各他端が管路１９に接続されることにより、管
路２２ａ、２３ａ及び２４ａは、各対応する切換え弁２
５、２６及び２７の切換えにより、ボンベからのガスを
成長炉２０に直接導入し、或いは、管路１９側から成長
炉２０に導入する。
【００４１】本製造方法では、まず、図２(a)に示す第
１段階で、電極形成ホールが形成された半導体基板１０
を、成長炉２０に収容する。この状態で、ポンプ２１の
作動によって成長炉２０内を真空状態に保持してから、
全切換え弁２５、２６、２７を管路１９側に切り換え
る。これにより、ボンベ側からの窒素ガス（Ｎ2）を管
路２２ｂ、２３ｂ、２４ｂを経由して管路１９に送り、
真空状態の成長炉２０内に導入して成長炉２０内に窒素
ガスを充填する。
１段階で、電極形成ホールが形成された半導体基板１０
を、成長炉２０に収容する。この状態で、ポンプ２１の
作動によって成長炉２０内を真空状態に保持してから、
全切換え弁２５、２６、２７を管路１９側に切り換え
る。これにより、ボンベ側からの窒素ガス（Ｎ2）を管
路２２ｂ、２３ｂ、２４ｂを経由して管路１９に送り、
真空状態の成長炉２０内に導入して成長炉２０内に窒素
ガスを充填する。
【００４２】次いで、図２(b)に示す第２段階で、窒素
ガスの導入を停止し管路２２ａ、２３ａ、２４ａを夫々
パージした後に、切換え弁２５を閉止し、且つ切換え弁
２６及び２７を夫々切り換えて管路２３ａ及び２４ａの
双方を成長炉２０側に連通させる。この状態で、管路２
３ａからは例えば５００sccmで、管路２４ａからは例え
ば４．５sccmで、窒素ガスを充填した成長炉２０にホス
フィンガスを導入する。
ガスの導入を停止し管路２２ａ、２３ａ、２４ａを夫々
パージした後に、切換え弁２５を閉止し、且つ切換え弁
２６及び２７を夫々切り換えて管路２３ａ及び２４ａの
双方を成長炉２０側に連通させる。この状態で、管路２
３ａからは例えば５００sccmで、管路２４ａからは例え
ば４．５sccmで、窒素ガスを充填した成長炉２０にホス
フィンガスを導入する。
【００４３】更に、図２(c)に示す第３段階では、切換
え弁２６を閉止して管路２３ａからのホスフィンガスの
導入を停止しつつ、管路２４ａからのホスフィンガスの
導入を４．５sccmのままで続行する。この間に、第２段
階で閉止した切換え弁２５を管路２２ｂ側に開放し、管
路２２ｂ及び管路１９を経由してシラン（又はジシラ
ン）ガスをポンプ２１側に逃がしつつパージする。
え弁２６を閉止して管路２３ａからのホスフィンガスの
導入を停止しつつ、管路２４ａからのホスフィンガスの
導入を４．５sccmのままで続行する。この間に、第２段
階で閉止した切換え弁２５を管路２２ｂ側に開放し、管
路２２ｂ及び管路１９を経由してシラン（又はジシラ
ン）ガスをポンプ２１側に逃がしつつパージする。
【００４４】次いで、図２(d)に示す第４段階では、管
路２３ａを閉止し且つ管路２４ａからホスフィンガスを
成長炉２０に導入したままの状態で、切換え弁２５を成
長炉２０側に切り換え、それまでポンプ２１側に逃がし
ていたシランガスを成長炉２０に導入する。この時点
で、成長炉２０内にはホスフィンガスが既に導入されて
いるので、シランガス及びホスフィンガスの双方を半導
体基板１０に到達させた状態で下部電極１３ｂのドープ
トアモルファスシリコン成膜を開始することができる。
従って、膜中のリン濃度がほぼ均一なＣＶＤ成長層１３
を成長することができる。本実施形態例の製造方法で
は、２系統の管路２３ａ及び２４ａを用いて、ホスフィ
ンガスを比較的大流量で成長炉２０に導入するので、ホ
スフィンガス濃度を時間に対して安定できる。
路２３ａを閉止し且つ管路２４ａからホスフィンガスを
成長炉２０に導入したままの状態で、切換え弁２５を成
長炉２０側に切り換え、それまでポンプ２１側に逃がし
ていたシランガスを成長炉２０に導入する。この時点
で、成長炉２０内にはホスフィンガスが既に導入されて
いるので、シランガス及びホスフィンガスの双方を半導
体基板１０に到達させた状態で下部電極１３ｂのドープ
トアモルファスシリコン成膜を開始することができる。
従って、膜中のリン濃度がほぼ均一なＣＶＤ成長層１３
を成長することができる。本実施形態例の製造方法で
は、２系統の管路２３ａ及び２４ａを用いて、ホスフィ
ンガスを比較的大流量で成長炉２０に導入するので、ホ
スフィンガス濃度を時間に対して安定できる。
【００４５】次いで、ＣＶＤ成長層１３上にＣＶＤ酸化
膜１７を形成し、このＣＶＤ酸化膜１７の平坦部とＣＶ
Ｄ成長層１３おける平坦部１３ａとをエッチバックして
除去する。更に、酸化膜１２と、ＣＶＤ成長層１３の中
央部分に残存するＣＶＤ酸化膜１７とをウエットエッチ
ングで除去することにより、シリンダ状の下部電極１３
ｂを得る。
膜１７を形成し、このＣＶＤ酸化膜１７の平坦部とＣＶ
Ｄ成長層１３おける平坦部１３ａとをエッチバックして
除去する。更に、酸化膜１２と、ＣＶＤ成長層１３の中
央部分に残存するＣＶＤ酸化膜１７とをウエットエッチ
ングで除去することにより、シリンダ状の下部電極１３
ｂを得る。
【００４６】ここで、上記工程で下部電極１３ｂを形成
した半導体基板１０に対し、更に以下の工程を実施し
て、下部電極１３ｂにＨＳＧ−Ｓｉを形成する。すなわ
ち、下部電極１３ｂの形成後に、半導体基板１０をＨＳ
Ｇ成長炉に収容し、このＨＳＧ成長炉にシラン（又はジ
シラン）ガスを導入して、約５４０〜６３０゜Ｃで熱処
理を行う。次いで、シラン（又はジシラン）ガスの導入
を停止し、ＨＳＧ成長炉内を真空状態にして約５４０〜
６３０゜Ｃで熱処理を行うことにより、図１(b)に示す
ように、グレインの大きさ及び密度がほぼ均一なＨＳＧ
−Ｓｉ１５を下部電極１３ｂの外壁及び内壁に形成でき
る。この場合に、ＨＳＧ−Ｓｉのグレインの密度は、シ
ラン（又はジシラン）ガスの導入継続時間に依存し、ま
た、グレインの大きさは、シラン（又はジシラン）ガス
導入停止後の熱処理の時間に依存する。
した半導体基板１０に対し、更に以下の工程を実施し
て、下部電極１３ｂにＨＳＧ−Ｓｉを形成する。すなわ
ち、下部電極１３ｂの形成後に、半導体基板１０をＨＳ
Ｇ成長炉に収容し、このＨＳＧ成長炉にシラン（又はジ
シラン）ガスを導入して、約５４０〜６３０゜Ｃで熱処
理を行う。次いで、シラン（又はジシラン）ガスの導入
を停止し、ＨＳＧ成長炉内を真空状態にして約５４０〜
６３０゜Ｃで熱処理を行うことにより、図１(b)に示す
ように、グレインの大きさ及び密度がほぼ均一なＨＳＧ
−Ｓｉ１５を下部電極１３ｂの外壁及び内壁に形成でき
る。この場合に、ＨＳＧ−Ｓｉのグレインの密度は、シ
ラン（又はジシラン）ガスの導入継続時間に依存し、ま
た、グレインの大きさは、シラン（又はジシラン）ガス
導入停止後の熱処理の時間に依存する。
【００４７】次に、本発明の第２実施形態例に係る半導
体装置の製造方法を説明する。図３は、本実施形態例の
成膜シーケンスを説明するための模式図であり、(a)〜
(d)は、第１段階から第４段階を夫々示している。本製
造方法で用いる半導体製造装置は、第１実施形態例にお
ける半導体製造装置の構成と基本的に同様で、切り換え
のタイミングのみが異なるため、構成の説明は省略す
る。
体装置の製造方法を説明する。図３は、本実施形態例の
成膜シーケンスを説明するための模式図であり、(a)〜
(d)は、第１段階から第４段階を夫々示している。本製
造方法で用いる半導体製造装置は、第１実施形態例にお
ける半導体製造装置の構成と基本的に同様で、切り換え
のタイミングのみが異なるため、構成の説明は省略す
る。
【００４８】本製造方法では、まず、図３(a)に示す第
１段階で、電極形成ホールが形成された半導体基板を、
成長炉２０に収容して適正な状態にセットする。この状
態で、ポンプ２１の作動で成長炉２０内を真空状態に保
持してから、全切換え弁２５、２６、２７を管路１９側
に切り換える。これにより、ボンベ側からの窒素ガスを
管路２２ｂ、２３ｂ、２４ｂを経由して管路１９に送
り、真空状態の成長炉２０内に導入して成長炉２０内に
窒素ガスを充填する。
１段階で、電極形成ホールが形成された半導体基板を、
成長炉２０に収容して適正な状態にセットする。この状
態で、ポンプ２１の作動で成長炉２０内を真空状態に保
持してから、全切換え弁２５、２６、２７を管路１９側
に切り換える。これにより、ボンベ側からの窒素ガスを
管路２２ｂ、２３ｂ、２４ｂを経由して管路１９に送
り、真空状態の成長炉２０内に導入して成長炉２０内に
窒素ガスを充填する。
【００４９】次いで、図３(b)に示す第２段階で、窒素
ガスの導入を停止し、管路２２ａ、２３ａ、２４ａを夫
々パージした後に、切換え弁２６を閉止し、且つ切換え
弁２５と２７とを夫々切り換える。これにより、管路２
２ａ及び２２ｂを経由してシラン（又はジシラン）ガス
を例えば５００sccmでポンプ２１側に逃がしつつ、管路
２４ａを経由してホスフィンガスを例えば４．５sccm
で、窒素ガスを充填した成長炉２０に導入する。
ガスの導入を停止し、管路２２ａ、２３ａ、２４ａを夫
々パージした後に、切換え弁２６を閉止し、且つ切換え
弁２５と２７とを夫々切り換える。これにより、管路２
２ａ及び２２ｂを経由してシラン（又はジシラン）ガス
を例えば５００sccmでポンプ２１側に逃がしつつ、管路
２４ａを経由してホスフィンガスを例えば４．５sccm
で、窒素ガスを充填した成長炉２０に導入する。
【００５０】更に、図３(c)に示す第３段階では、第２
段階と同様の状態を保持しつつ、シランガスのパージ、
及びホスフィンガスの導入を続行し、窒素ガスを充填し
た成長炉２０にホスフィンガスを徐々に導入する。
段階と同様の状態を保持しつつ、シランガスのパージ、
及びホスフィンガスの導入を続行し、窒素ガスを充填し
た成長炉２０にホスフィンガスを徐々に導入する。
【００５１】次いで、図３(d)に示す第４段階では、管
路２３ａを閉止し且つ管路２４ａからホスフィンガスを
成長炉２０に少量ずつ導入した状態のままで、切換え弁
２５を成長炉２０側に切り換え、それまでポンプ２１側
に逃がしていたシランガスを成長炉２０に導入する。こ
の時点で、成長炉２０内にはホスフィンガスが既に導入
されているので、シランガス及びホスフィンガスの双方
を半導体基板１０に到達させた状態で、下部電極１３ｂ
のＤＯＰＯＳ成膜を開始できる。従って、膜中のリン濃
度がほぼ均一で、低リン濃度層が形成されない下部電極
１３ｂを得ることができる。
路２３ａを閉止し且つ管路２４ａからホスフィンガスを
成長炉２０に少量ずつ導入した状態のままで、切換え弁
２５を成長炉２０側に切り換え、それまでポンプ２１側
に逃がしていたシランガスを成長炉２０に導入する。こ
の時点で、成長炉２０内にはホスフィンガスが既に導入
されているので、シランガス及びホスフィンガスの双方
を半導体基板１０に到達させた状態で、下部電極１３ｂ
のＤＯＰＯＳ成膜を開始できる。従って、膜中のリン濃
度がほぼ均一で、低リン濃度層が形成されない下部電極
１３ｂを得ることができる。
【００５２】更に、第１実施形態例と同様の工程を実施
することにより、外壁と内壁とでグレインの大きさ及び
密度がほぼ均一なＨＳＧ−Ｓｉ１５を下部電極１３ｂに
形成することができる。
することにより、外壁と内壁とでグレインの大きさ及び
密度がほぼ均一なＨＳＧ−Ｓｉ１５を下部電極１３ｂに
形成することができる。
【００５３】図４は、アモルファスシリコンの成長下地
面からの距離とリン濃度との相関関係を示すグラフであ
る。第２実施形態例では、１系統の管路２４ａのみを用
い、ホスフィンガスを小流量で徐々に成長炉２０に導入
するので、シランガスを導入した時点におけるホスフィ
ンガスの濃度を適宜調節することができる。すなわち、
シラン（又はジシラン）ガス、及び、ホスフィンガスの
夫々の管路２２ａ、２３ａ、２４ａ内の流量を夫々ほぼ
所定値に保ち、各管路から成長炉２０内へのガスの導入
にあたって、シラン（又はジシラン）ガスの導入前にお
けるホスフィンガスの導入時間を次第に長くすれば、成
膜開始初期におけるリン濃度を図４の実線Ｂと波線Ｃと
の間で変化させることができる。
面からの距離とリン濃度との相関関係を示すグラフであ
る。第２実施形態例では、１系統の管路２４ａのみを用
い、ホスフィンガスを小流量で徐々に成長炉２０に導入
するので、シランガスを導入した時点におけるホスフィ
ンガスの濃度を適宜調節することができる。すなわち、
シラン（又はジシラン）ガス、及び、ホスフィンガスの
夫々の管路２２ａ、２３ａ、２４ａ内の流量を夫々ほぼ
所定値に保ち、各管路から成長炉２０内へのガスの導入
にあたって、シラン（又はジシラン）ガスの導入前にお
けるホスフィンガスの導入時間を次第に長くすれば、成
膜開始初期におけるリン濃度を図４の実線Ｂと波線Ｃと
の間で変化させることができる。
【００５４】以上のように、第２実施形態例では、半導
体装置の製造時の全工程に要する時間が第１実施形態例
の場合に比較して長くなるが、ホスフィンガスの成長炉
２０への導入時間を制御することにより、成膜初期にお
けるリン濃度を適宜調節して、最も好ましいリン濃度で
ＤＯＰＯＳ成膜を開始できるという効果も得られる。
体装置の製造時の全工程に要する時間が第１実施形態例
の場合に比較して長くなるが、ホスフィンガスの成長炉
２０への導入時間を制御することにより、成膜初期にお
けるリン濃度を適宜調節して、最も好ましいリン濃度で
ＤＯＰＯＳ成膜を開始できるという効果も得られる。
【００５５】次に、本発明の第３実施形態例に係る半導
体装置の製造方法を説明する。図５は、本実施形態例の
成膜シーケンスを説明するための模式図であり、(a)〜
(c)は、第１段階から第３段階を夫々示している。
体装置の製造方法を説明する。図５は、本実施形態例の
成膜シーケンスを説明するための模式図であり、(a)〜
(c)は、第１段階から第３段階を夫々示している。
【００５６】本製造方法で用いる半導体製造装置は、成
長炉２０と、成長炉２０に管路１９で連通されたポンプ
２１と、シラン等のガスを夫々充填した複数のボンベ
（図示せず）とを備える。各ボンベと成長炉２０とは、
管路２２ａと２４ａとを経由して夫々連通される。管路
２２ａ及び２４ａは、成長炉２０の手前で接続されて相
互に連通している。接続後の共通管路１８は、切換え弁
２５の切り換えにより、ボンベからのガスを成長炉２０
に直接導入し、或いは、管路２２ｂを経由して管路１９
側から成長炉２０に導入する。
長炉２０と、成長炉２０に管路１９で連通されたポンプ
２１と、シラン等のガスを夫々充填した複数のボンベ
（図示せず）とを備える。各ボンベと成長炉２０とは、
管路２２ａと２４ａとを経由して夫々連通される。管路
２２ａ及び２４ａは、成長炉２０の手前で接続されて相
互に連通している。接続後の共通管路１８は、切換え弁
２５の切り換えにより、ボンベからのガスを成長炉２０
に直接導入し、或いは、管路２２ｂを経由して管路１９
側から成長炉２０に導入する。
【００５７】本製造方法では、まず、図５(a)に示す第
１段階で、電極形成ホールが形成された半導体基板１０
を成長炉２０に収容する。この状態で、ポンプ２１の作
動によって成長炉２０内を真空状態に保持しつつ、切換
え弁２５を管路１９側に切り換える。これにより、ボン
ベ側からの窒素ガスを管路２２ａ、２４ａ、２２ｂを経
由して管路１９に送り、真空状態の成長炉２０内に導入
して成長炉２０内に窒素ガスを充填する。
１段階で、電極形成ホールが形成された半導体基板１０
を成長炉２０に収容する。この状態で、ポンプ２１の作
動によって成長炉２０内を真空状態に保持しつつ、切換
え弁２５を管路１９側に切り換える。これにより、ボン
ベ側からの窒素ガスを管路２２ａ、２４ａ、２２ｂを経
由して管路１９に送り、真空状態の成長炉２０内に導入
して成長炉２０内に窒素ガスを充填する。
【００５８】次いで、図５(b)に示す第２段階では、窒
素ガスの導入を停止し、管路２２ａにシラン（又はジシ
ラン）ガスを例えば５００sccmで流し、且つ管路２４ａ
にホスフィンガスを例えば４．５sccmで流し、切換え弁
２５を切り換えて共通管路１８を管路２２ｂ側に開放す
る。これにより、シラン（又はジシラン）ガスとホスフ
ィンガスとの混合ガスを、管路１９を経由してポンプ２
１側に逃がしつつ、パージする。
素ガスの導入を停止し、管路２２ａにシラン（又はジシ
ラン）ガスを例えば５００sccmで流し、且つ管路２４ａ
にホスフィンガスを例えば４．５sccmで流し、切換え弁
２５を切り換えて共通管路１８を管路２２ｂ側に開放す
る。これにより、シラン（又はジシラン）ガスとホスフ
ィンガスとの混合ガスを、管路１９を経由してポンプ２
１側に逃がしつつ、パージする。
【００５９】更に、図５(c)に示す第３段階では、切換
え弁２５を成長炉２０側に切り換えて管路２２ｂを閉止
し、それまでポンプ２１側に逃がしていたシラン（又は
ジシラン）ガスとホスフィンガスとの混合ガスを成長炉
２０に導入する。これにより、シラン（又はジシラン）
ガスとホスフィンガスとを半導体基板１０に同時に到達
させた状態で、下部電極１３ｂのドープトアモルファス
シリコン成膜を開始できる。このように、本製造方法で
は、シラン（又はジシラン）ガスとホスフィンガスとを
成長炉２０への導入に先だって混合しつつ成長炉２０に
導入することにより、膜中のリン濃度がほぼ均一なＣＶ
Ｄ成長層を成長することができ、低リン濃度層がない下
部電極１３ｂを得ることができる。
え弁２５を成長炉２０側に切り換えて管路２２ｂを閉止
し、それまでポンプ２１側に逃がしていたシラン（又は
ジシラン）ガスとホスフィンガスとの混合ガスを成長炉
２０に導入する。これにより、シラン（又はジシラン）
ガスとホスフィンガスとを半導体基板１０に同時に到達
させた状態で、下部電極１３ｂのドープトアモルファス
シリコン成膜を開始できる。このように、本製造方法で
は、シラン（又はジシラン）ガスとホスフィンガスとを
成長炉２０への導入に先だって混合しつつ成長炉２０に
導入することにより、膜中のリン濃度がほぼ均一なＣＶ
Ｄ成長層を成長することができ、低リン濃度層がない下
部電極１３ｂを得ることができる。
【００６０】次に、本発明の第４実施形態例に係る半導
体装置の製造方法を説明する。図９で説明したように、
ＤＯＰＯＳ成膜の初期段階では、下部電極の外壁側に低
リン濃度層が形成され易いため、外壁側と内壁側とでリ
ン濃度が均一でなくなる。第１〜第３実施形態例では、
リン濃度が不均一になる状況をガスの導入タイミングで
解消したが、本実施形態例では、下部電極のリン濃度が
不均一の部分を除去することによって均一なＨＳＧ−Ｓ
ｉを形成する。
体装置の製造方法を説明する。図９で説明したように、
ＤＯＰＯＳ成膜の初期段階では、下部電極の外壁側に低
リン濃度層が形成され易いため、外壁側と内壁側とでリ
ン濃度が均一でなくなる。第１〜第３実施形態例では、
リン濃度が不均一になる状況をガスの導入タイミングで
解消したが、本実施形態例では、下部電極のリン濃度が
不均一の部分を除去することによって均一なＨＳＧ−Ｓ
ｉを形成する。
【００６１】図６は、本実施形態例における製造工程を
説明するための断面図であり、(a)は下部電極に低リン
濃度層が形成された状態を、(b)は下部電極から低リン
濃度層を除去した状態を、(c)は下部電極にＨＳＧ−Ｓ
ｉが形成された状態を夫々示す。
説明するための断面図であり、(a)は下部電極に低リン
濃度層が形成された状態を、(b)は下部電極から低リン
濃度層を除去した状態を、(c)は下部電極にＨＳＧ−Ｓ
ｉが形成された状態を夫々示す。
【００６２】すなわち、本実施形態例では、ＨＳＧ−Ｓ
ｉの形成工程に先だって、下部電極１３ｂの外壁に形成
された低リン濃度層１６（図６(a)）を、アンモニアと
過酸化水素水とを含むＡＰＭやＦＰＭ等の混合溶液を用
いてウエットエッチング（等方性エッチング）して除去
する。この場合に、外壁１３ｃでは、外側から例えば約
５０〜１００オングストロームがエッチングされて、低
リン濃度層１６が除去される。低リン濃度層１６の膜厚
が例えば約５０〜２００オングストローム（Ａ）程度で
ある場合に、下部電極１３ｂのエッチングレートが例え
ば約１〜３Ａ／minであるとすると、下部電極１３ｂを
混合溶液に約３０分〜１時間程度浸漬すれば、外壁１３
ｃを外側から約５０〜２００オングストロームの厚さで
削ることができる。このように、内壁１３ｄ側と実質的
に同等のリン濃度と見なせる領域まで容易に除去するこ
とができる。
ｉの形成工程に先だって、下部電極１３ｂの外壁に形成
された低リン濃度層１６（図６(a)）を、アンモニアと
過酸化水素水とを含むＡＰＭやＦＰＭ等の混合溶液を用
いてウエットエッチング（等方性エッチング）して除去
する。この場合に、外壁１３ｃでは、外側から例えば約
５０〜１００オングストロームがエッチングされて、低
リン濃度層１６が除去される。低リン濃度層１６の膜厚
が例えば約５０〜２００オングストローム（Ａ）程度で
ある場合に、下部電極１３ｂのエッチングレートが例え
ば約１〜３Ａ／minであるとすると、下部電極１３ｂを
混合溶液に約３０分〜１時間程度浸漬すれば、外壁１３
ｃを外側から約５０〜２００オングストロームの厚さで
削ることができる。このように、内壁１３ｄ側と実質的
に同等のリン濃度と見なせる領域まで容易に除去するこ
とができる。
【００６３】上記ウエットエッチングには、アンモニア
と過酸化水素水とを含む混合溶液に代えて、フッ酸と過
酸化水素水とを含む混合溶液、或いは、フッ酸と硝酸と
を含む混合溶液を用いることができる。これらの場合に
も、アンモニアと過酸化水素水とを含む混合溶液を用い
た場合と同様の効果を得ることができる。
と過酸化水素水とを含む混合溶液に代えて、フッ酸と過
酸化水素水とを含む混合溶液、或いは、フッ酸と硝酸と
を含む混合溶液を用いることができる。これらの場合に
も、アンモニアと過酸化水素水とを含む混合溶液を用い
た場合と同様の効果を得ることができる。
【００６４】上記工程により、下部電極１３ｂを図６
(b)に示す状態にして、外壁１３ｃと内壁１３ｄとの間
におけるリン濃度をほぼ均一にすることができる。この
状態の下部電極１３ｂに対して、第１実施形態例の場合
と同様にＨＳＧ化を行うことにより、図６(c)に示すよ
うな、外壁１３ｃと内壁１３ｄとでグレインの大きさ及
び密度がほぼ均一なＨＳＧ−Ｓｉ１５を形成することが
できる。
(b)に示す状態にして、外壁１３ｃと内壁１３ｄとの間
におけるリン濃度をほぼ均一にすることができる。この
状態の下部電極１３ｂに対して、第１実施形態例の場合
と同様にＨＳＧ化を行うことにより、図６(c)に示すよ
うな、外壁１３ｃと内壁１３ｄとでグレインの大きさ及
び密度がほぼ均一なＨＳＧ−Ｓｉ１５を形成することが
できる。
【００６５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の製造方法及び
半導体製造装置は、上記実施形態例にのみ限定されるも
のではなく、上記実施形態例から種々の修正及び変更を
施した半導体装置の製造方法及び半導体製造装置も、本
発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置の製造方法及び
半導体製造装置は、上記実施形態例にのみ限定されるも
のではなく、上記実施形態例から種々の修正及び変更を
施した半導体装置の製造方法及び半導体製造装置も、本
発明の範囲に含まれる。
【００６６】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法及び半導体製造装置によると、メモリセル
におけるキャパシタの電極表面の全体にＨＳＧ−Ｓｉを
良好な形状に形成でき、例えばＤＲＡＭにおけるメモリ
セルの静電容量の増大が容易になる。
置の製造方法及び半導体製造装置によると、メモリセル
におけるキャパシタの電極表面の全体にＨＳＧ−Ｓｉを
良好な形状に形成でき、例えばＤＲＡＭにおけるメモリ
セルの静電容量の増大が容易になる。
【図１】本発明の第１実施形態例に係る半導体装置の製
造方法を説明するための断面図であり、(a)はＣＶＤ成
長層の形成プロセスを、(b)はＨＳＧ−Ｓｉの形成状態
を夫々示す。
造方法を説明するための断面図であり、(a)はＣＶＤ成
長層の形成プロセスを、(b)はＨＳＧ−Ｓｉの形成状態
を夫々示す。
【図２】第１実施形態例における成膜シーケンスを説明
するための模式図であり、(a)〜(d)は、第１段階から第
４段階を夫々示す。
するための模式図であり、(a)〜(d)は、第１段階から第
４段階を夫々示す。
【図３】本発明の第２実施形態例における成膜シーケン
スを説明するための模式図であり、(a)〜(d)は、第１段
階から第４段階を夫々示す。
スを説明するための模式図であり、(a)〜(d)は、第１段
階から第４段階を夫々示す。
【図４】アモルファスシリコンの成長下地面からの距離
とリン濃度との相関関係を示すグラフである。
とリン濃度との相関関係を示すグラフである。
【図５】本発明の第３実施形態例における成膜シーケン
スを説明するための模式図であり、(a)〜(c)は、第１段
階から第３段階を夫々示す。
スを説明するための模式図であり、(a)〜(c)は、第１段
階から第３段階を夫々示す。
【図６】本発明の第４実施形態例における製造工程を説
明するための断面図であり、(a)は下部電極に低リン濃
度層が形成された状態を、(b)は下部電極から低リン濃
度層を除去した状態を、(c)は下部電極にＨＳＧ−Ｓｉ
が形成された状態を夫々示す。
明するための断面図であり、(a)は下部電極に低リン濃
度層が形成された状態を、(b)は下部電極から低リン濃
度層を除去した状態を、(c)は下部電極にＨＳＧ−Ｓｉ
が形成された状態を夫々示す。
【図７】従来の半導体装置の製造方法を説明するための
断面図であり、(a)はＣＶＤ成長層の形成プロセスを、
(b)はＨＳＧ−Ｓｉの形成状態を夫々示す。
断面図であり、(a)はＣＶＤ成長層の形成プロセスを、
(b)はＨＳＧ−Ｓｉの形成状態を夫々示す。
【図８】従来のＣＶＤプロセスに利用される成長炉の側
面図である。
面図である。
【図９】アモルファスシリコンの成長下地面からの距離
とリン濃度との相関関係を示すグラフである。
とリン濃度との相関関係を示すグラフである。
１０ 半導体基板 １３ ＣＶＤ成長層 １３ａ 平坦部 １３ｂ 下部電極 １３ｃ 外壁 １３ｄ 内壁 １５ ＨＳＧ−Ｓｉ １６ 低リン濃度層 １８ 共通管路 １９ 管路 ２０ 成長炉 ２１ ポンプ ２２ａ、２３ａ、２４ａ 管路 ２２ｂ、２３ｂ、２４ｂ 管路 ２５、２６、２７ 切換え弁
Claims (18)
- 【請求項１】 化学的気相成長法による半導体装置の製
造方法において、 半導体基板を成長炉に収容し、該成長炉にホスフィンガ
スを導入した後にシランガス又はジシランガスを導入し
てＣＶＤ成長層を形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】 化学的気相成長法による半導体装置の製
造方法において、 シランガス又はジシランガス、及び、ホスフィンガスの
夫々の配管内の流量を夫々ほぼ所定値に保ち、前記各配
管から成長炉内にガスを導入してＣＶＤ成長層を形成す
るにあたって、シランガス又はジシランガスの導入前に
おけるホスフィンガスの導入時間を制御することによ
り、ＣＶＤ開始時における前記成長炉内のリン濃度を調
整することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ＣＶＤ成長層を形成した後に、該Ｃ
ＶＤ成長層上に酸化膜を形成し、前記ＣＶＤ成長層及び
酸化膜双方における平坦部をエッチバックして除去し、
前記ＣＶＤ成長層上に残った酸化膜をウエットエッチン
グで除去してシリンダ状のＣＶＤ成長層に加工し、 次いで、前記シリンダ状のＣＶＤ成長層をシランガス又
はジシランガス雰囲気下で所定の温度で熱処理し、次い
で真空雰囲気下で所定の温度で熱処理することによっ
て、前記シリンダ状のＣＶＤ成長層に半球状のシリコン
核を形成することを特徴とする請求項１又は２に記載の
半導体装置の製造方法。 - 【請求項４】 前記所定の温度が約５４０〜６３０゜Ｃ
であることを特徴とする請求項３に記載の半導体装置の
製造方法。 - 【請求項５】 前記シリンダ状のＣＶＤ成長層が、ＤＲ
ＡＭにおけるキャパシタの下部電極であることを特徴と
する請求項３又は４に記載の半導体装置の製造方法。 - 【請求項６】 化学的気相成長法による半導体装置の製
造方法において、 シランガス又はジシランガスとホスフィンガスとを成長
炉への導入に先だって混合しつつ前記成長炉に導入して
ＣＶＤ成長層を形成することを特徴とする半導体装置の
製造方法。 - 【請求項７】 アモルファスシリコンから成るＣＶＤ成
長層を電極形成ホール内に成長する第１のステップと、 前記ＣＶＤ成長層上に酸化膜を形成し、前記ＣＶＤ成長
層及び酸化膜双方における平坦部をエッチバックして除
去し、前記ＣＶＤ成長層上に残った酸化膜をウエットエ
ッチングで除去してシリンダ状の電極を形成する第２の
ステップと、 前記シリンダ状の電極の外壁表面を約５０〜２００オン
グストローム除去する処理を行う第３のステップと、 前記シリンダ状の電極をシランガス又はジシランガス雰
囲気下で所定の温度で熱処理し、次いで真空雰囲気下で
所定の温度で熱処理することによって、前記シリンダ状
の電極に半球状のシリコン核を形成する第４のステップ
とをこの順に有することを特徴とする半導体装置の製造
方法。 - 【請求項８】 前記第３のステップにおける外壁表面の
除去処理が、等方性エッチングであることを特徴とする
請求項７に記載の半導体装置の製造方法。 - 【請求項９】 等方性エッチングで除去される部分が少
なくとも低リン濃度層を含むことを特徴とする請求項８
に記載の半導体装置の製造方法。 - 【請求項１０】 前記第３のステップにおける外壁表面
の除去処理が、混合溶液を用いたウエットエッチングで
あることを特徴とする請求項７に記載の半導体装置の製
造方法。 - 【請求項１１】 ウエットエッチングで除去される部分
が少なくとも低リン濃度層を含むことを特徴とする請求
項１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記混合溶液がアンモニアと過酸化水
素水とを含むことを特徴とする請求項１０又は１１に記
載の半導体装置の製造方法。 - 【請求項１３】 前記混合溶液がフッ酸と過酸化水素水
とを含むことを特徴とする請求項１０又は１１に記載の
半導体装置の製造方法。 - 【請求項１４】 前記混合溶液がフッ酸と硝酸とを含む
ことを特徴とする請求項１０又は１１に記載の半導体装
置の製造方法。 - 【請求項１５】 前記シリンダ状の電極が、ＤＲＡＭに
おけるキャパシタの下部電極であることを特徴とする請
求項７乃至１４の内の何れか１項に記載の半導体装置の
製造方法。 - 【請求項１６】 前記半球状のシリコン核が前記下部電
極の全面に形成されることを特徴とする請求項１５に記
載の半導体装置の製造方法。 - 【請求項１７】 化学的気相成長を行うための半導体製
造装置において、 成長炉にホスフィンガスを導入した後にシランガス又は
ジシランガスを導入してＣＶＤ成長を行うシーケンスを
有することを特徴とする半導体製造装置。 - 【請求項１８】 化学的気相成長を行うための半導体製
造装置において、 シランガス又はジシランガスとホスフィンガスとを成長
炉への導入に先だって混合しつつ前記成長炉に導入して
ＣＶＤ成長を行うシーケンスを有することを特徴とする
半導体製造装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01907798A JP3269531B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置の製造方法 |
| TW088101270A TW486526B (en) | 1998-01-30 | 1999-01-26 | Method for forming a CVD silicon film |
| US09/239,851 US6413833B2 (en) | 1998-01-30 | 1999-01-29 | Method for forming a CVD silicon film |
| KR1019990002868A KR19990068203A (ko) | 1998-01-30 | 1999-01-29 | Ｃｖｄ 실리콘막을 형성하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01907798A JP3269531B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220102A true JPH11220102A (ja) | 1999-08-10 |
| JP3269531B2 JP3269531B2 (ja) | 2002-03-25 |
Family
ID=11989388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01907798A Expired - Fee Related JP3269531B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6413833B2 (ja) |
| JP (1) | JP3269531B2 (ja) |
| KR (1) | KR19990068203A (ja) |
| TW (1) | TW486526B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
| JP2000294745A (ja) * | 1999-04-09 | 2000-10-20 | Sony Corp | キャパシタの形成方法 |
| JP2000340644A (ja) * | 1999-05-27 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100797731B1 (ko) * | 2002-11-25 | 2008-01-24 | 삼성전자주식회사 | 합금 패턴 형성을 위한 유기 금속화합물의 조성물 및 이를이용한 합금 패턴 형성방법 |
| US6841846B1 (en) | 2003-07-22 | 2005-01-11 | Actel Corporation | Antifuse structure and a method of forming an antifuse structure |
| US7341907B2 (en) * | 2005-04-05 | 2008-03-11 | Applied Materials, Inc. | Single wafer thermal CVD processes for hemispherical grained silicon and nano-crystalline grain-sized polysilicon |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0374842A (ja) | 1989-08-16 | 1991-03-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0445521A (ja) | 1990-06-12 | 1992-02-14 | Sanyo Electric Co Ltd | 半導体膜形成方法 |
| JP3318067B2 (ja) | 1993-07-27 | 2002-08-26 | 株式会社日立国際電気 | 燐ドープシリコン膜生成方法及び半導体製造装置及び半導体デバイスの製造方法 |
| JPH07147246A (ja) | 1993-11-25 | 1995-06-06 | Matsushita Electron Corp | 減圧気相成長方法と減圧気相成長装置 |
| US5418180A (en) | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
| US5663090A (en) * | 1995-06-29 | 1997-09-02 | Micron Technology, Inc. | Method to thermally form hemispherical grain (HSG) silicon to enhance capacitance for application in high density DRAMs |
| JPH09219499A (ja) | 1996-02-09 | 1997-08-19 | Sony Corp | 半導体記憶装置の製造方法 |
| JPH09298284A (ja) | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
| US6069053A (en) * | 1997-02-28 | 2000-05-30 | Micron Technology, Inc. | Formation of conductive rugged silicon |
-
1998
- 1998-01-30 JP JP01907798A patent/JP3269531B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-26 TW TW088101270A patent/TW486526B/zh active
- 1999-01-29 US US09/239,851 patent/US6413833B2/en not_active Expired - Fee Related
- 1999-01-29 KR KR1019990002868A patent/KR19990068203A/ko active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| JP3269531B2 (ja) | 2002-03-25 |
| US20010031554A1 (en) | 2001-10-18 |
| TW486526B (en) | 2002-05-11 |
| US6413833B2 (en) | 2002-07-02 |
| KR19990068203A (ko) | 1999-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2833545B2 (ja) | 半導体装置の製造方法 | |
| JP3105788B2 (ja) | 半導体装置の製造方法 | |
| US6221730B1 (en) | Fabrication method of semiconductor device with HSG configuration | |
| JP2006073997A (ja) | 成膜方法、成膜装置及び記憶媒体 | |
| JPH08204145A (ja) | 半導体装置の製造方法 | |
| JPH07202028A (ja) | Ｄｒａｍセルのキャパシター製造方法 | |
| JP3269531B2 (ja) | 半導体装置の製造方法 | |
| US20070042574A1 (en) | Method for manufacturing a semiconductor device | |
| JP3233113B2 (ja) | 半導体装置の製造方法 | |
| JPH09232529A (ja) | 半導体記憶装置およびその製造方法 | |
| US6403455B1 (en) | Methods of fabricating a memory device | |
| JP4154471B2 (ja) | 半導体装置の製造方法 | |
| US7052956B2 (en) | Method for forming capacitor of semiconductor device | |
| JP2001111005A (ja) | 半導体キャパシタの製造方法 | |
| JPH11274097A (ja) | 半導体装置の製造方法 | |
| KR100347400B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2001007301A (ja) | 半導体装置およびその製造方法 | |
| JP2001196562A (ja) | シリンダー型容量素子の製造方法 | |
| US6624038B2 (en) | Capacitor electrode having uneven surface formed by using hemispherical grained silicon | |
| JP3019803B2 (ja) | 半導体装置の製造方法 | |
| JP3439381B2 (ja) | 半導体装置の製造方法 | |
| JP3039532B2 (ja) | 半導体装置の製造方法 | |
| JP4278728B2 (ja) | 半導体装置の製造方法 | |
| KR20060011425A (ko) | 반도체소자의 캐패시터 제조 방법 | |
| JPH08250507A (ja) | 半導体膜の堆積方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |