JPH11219337A - データ入出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵの様な高速の機能手段１６からＲＴＣ
の様な低速の機能手段１２に対して、データの入出力の
遅れを生ずることなく高速にアクセスでき、システム全
体として高いデータ処理速度を維持可能とする。 【解決手段】 低速の機能手段１２と高速の機能手段１
６の間にあって、低速の機能手段１２に対するデータの
読み書きを可能とするインターフェイスと、高速の機能
手段１６との間でデータの受け渡しを可能とするインタ
ーフェイスとをデータ記憶手段３２に個別に備え、その
データ記憶手段３２に対して制御手段３４を用いて自動
的に低速の機能手段１２からその内部データを周期的に
読み出すことにより、高速の機能手段１６から間接的に
低速の機能手段１２に対してアクセスさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、リアルタイムク
ロック（以下、「ＲＴＣ」と略す）の様なデータの入出
力速度が比較的低速の機能手段に対して、ＣＰＵの様な
高速の機能手段からアクセスすることを可能とするデー
タの入出力装置に関する。

【０００２】

【従来の技術】通常、コンピュータを始めとする各種の
デジタル回路で実時間を処理する場合、例えばＲＴＣと
呼ばれるそれ専用の機能チップをバッテリーでバックア
ップしながら使用することにより、日時の様な時間デー
タをリアルタイムで保持できる様に構成することが一般
的に行われている。

【０００３】ところでこのチップに対するデータの入出
力は、４ないしは8ビットのデータを一度に読み書きで
きる様に構成したものが従来は多かったが、近年、機能
チップそれ自体およびそのチップとのインターフェイス
側の素子におけるピン数を減少させることにより、チッ
プのパッケージサイズ、ひいてはそのチップを組み込む
電子機器全体のサイズを縮小する目的で、データの入出
力を1ビットずつシリアル状に取り出す形式のものも増
加している。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
た様なシリアル式のインターフェイスを備えたチップに
あっては更に、データバックアップ時における電池の消
費電力を抑制するためにデータの転送速度が最高でも１
００ｋＨｚ程度の低速に抑制されている結果、データの
読み書きを頻繁に繰り返すアプリケーションを使用した
場合には特に、このチップに対するデータ転送の遅さ
が、システム全体としてのデータ処理速度に影響する。

【０００５】たとえば、年を8ビットで、月を5ビット
で、時を6ビットで、分および秒をそれぞれ7ビットで表
現する場合が多いが、合計ビット数である３２ビットの
データを１００ｋＨｚ以下のクロック周波数で転送する
場合、1ビット分の転送に１０μ秒かかるので、３２ビ
ット分では最低でも３２０μ秒となる。最近のＣＰＵに
あっては、バス幅のデータを読み書きするのに１μ秒以
下の時間しか要しないので、もし頻繁に上記したＩ／Ｏ
アクセスを繰り返す必要が生じた場合には、このアクセ
スがシステム全体としてのデータ処理速度を遅らせる原
因となる。

【０００６】本発明はかかる問題を一挙に解消するもの
であって、低速側の機能手段に対して高速側の機能手段
からの制御で直接的にデータを読み書きするのではな
く、低速側の機能手段との間でデータを自動的に読み書
きさせる機能を備えることにより、ＣＰＵの様な高速の
機能手段からも待ち時間を要することなく高速にアクセ
スできるデータの入出力装置を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明にかかるデータ入
出力装置１０は、図１にその全体的な構成を概略的に示
すごとく、シリアル式のインターフェイスを持つＲＴＣ
の様なデータの入出力動作が低速の機能手段１２と、パ
ラレル式のインターフェイスを有するＣＰＵの様な高速
の機能手段１６の間にあって、互いにデータの受け渡し
を可能とするものである。

【０００８】更に、上記した低速の機能手段１２との間
でデータの受け渡しを可能とする低速側インターフェイ
スと、上記した高速の機能手段１６との間でデータの受
け渡しを可能とする高速側インターフェイスとを備えた
データ記憶手段３２と、そのデータ記憶手段３２に対し
て上記した低速の機能手段１２から周期的にデータを読
み出す制御手段３４を備えており、上記した高速の機能
手段１６は、上記したデータ記憶手段３２の高速側イン
ターフェイスを介して低速の機能手段１２に対し任意時
期にアクセス可能としたことを特徴とする。

【０００９】上記したデータ記憶手段３２は、図2に例
示する如く、低速の機能手段１２との間でデータをシリ
アル状に直接的に受け渡すシフトレジスタ３６と、その
シフトレジスタ３６との間でデータをパラレル状に受け
渡す書き込み用と読み出し用のバッファメモリ３８・４
０とから構成される。

【００１０】一方、上記した制御手段３４はデータの読
み出し時期に対応して低速の機能手段１２におけるデー
タ転送速度で連続的にデータをシフトレジスタ３６内に
送り込み、一連のデータがシフトレジスタ３６に格納さ
れた段階でそのデータを読み出し用のバッファメモリ４
０に書き出す。

【００１１】また高速の機能手段１６から書き込み用の
バッファメモリ３８に対するデータの書き込み時期に対
応して、低速の機能手段１２からシフトレジスタ３６に
対するデータの読み出しを一時停止するとともに、書き
込み用バッファメモリ３８からシフトレジスタ３６にデ
ータを移したのち、低速の機能手段１２におけるデータ
転送速度でシフトレジスタ３６内のデータをシリアル状
にデータ転送し、一連のデータを転送し終えるとデータ
の読み出しモードに戻る。

【００１２】

【発明の効果】本発明は上記のごとく、ＲＴＣ１４の様
な低速の機能手段１２と、ＣＰＵ１８の様な高速の機能
手段１６との間にあって、低速の機能手段１２に対する
データの読み書きを自動的に行うバッファ手段を備え、
そのバッファ手段を介して高速の機能手段１６から間接
的に低速の機能手段１２にアクセスする様に構成するこ
とにより、高速の機能手段１６から低速の機能手段１２
に対してデータの入出力の遅れを生ずることなく高速に
アクセスでき、システム全体として高いデータ処理速度
を維持可能とする。

【００１３】

【発明の実施の形態】本発明にかかるデータ入出力装置
１０は、図１および図2にその構成を示すごとく、低速
の機能手段１２として備えたＲＴＣ１４と、高速の機能
手段１６として備えたＣＰＵ１８との間にあって、ＣＰ
Ｕ１８とＲＴＣ１４間でデータの受け渡しを行うもので
ある。

【００１４】ＲＴＣ１４は、年月日の様な日付データや
時分秒の様な時間データ、あるいは必要に応じて１０分
の1秒や１００分の１秒の様な時間データをリアルタイ
ムに形成可能する従来と略同様な回路構成の1チップ化
された機能手段であって、それが組み込まれた電子機器
がその動作を停止中にあっても電池２０でその動作をバ
ックアップすることにより、チップ内部のデータ保持部
２２上に最新の実時間データを常に維持できる様にして
いる。

【００１５】上記したデータ保持部２２はデータの入力
端２４と出力端２６を備えたシフトレジスタであって、
例えば１００ｋＨｚ程度のパルス信号からなる転送クロ
ック信号４８と同期して、1ビットずつシリアル状にデ
ータが入出力される様に構成している。

【００１６】すなわち、チップに対する読み出し信号４
４の印加時には、チップ内のデータ保持部２２に保持さ
れているデータが出力端２６を介して1ビットずつシリ
アル状に取り出される。逆に書き込み信号４６の印加時
には、外部からデータが入力端２４を介してデータ保持
部２２に一連のデータが1ビットずつシリアル状に読み
込まれ、データ保持部２２上のデータを書き換えたの
ち、その書き換えたデータを基準としてデータの変更動
作がチップ内部で自動的に行われる。

【００１７】一方、高速の機能手段１６として備えたＣ
ＰＵ１８は、従来と略同様に、データバス２８やアドレ
スバスの様な各種のバス３０を備え、ＣＰＵ１８からの
アドレス指定で特定される番地のデータ記憶手段３２に
対し、データバス２８を介したデータのパラレル状の受
け渡し可能とする。

【００１８】本発明にかかるデータ入出力装置１０は、
データ記憶手段３２と制御手段３４を備え、制御手段３
４の働きでＲＴＣ１４とデータ記憶手段３２との間にお
けるデータの受け渡しを行う一方、ＣＰＵ１８からのア
クセス動作と連動して、データ記憶手段３２とＣＰＵ１
８間でデータの受け渡しを可能とする。

【００１９】ここでデータ記憶手段３２には、ＲＴＣ１
４との間でシリアル状にデータの受け渡しを行うシフト
レジスタ３６と、ＣＰＵ１８との間でパラレル状にデー
タの受け渡しを行う書込用および読出用のバッファメモ
リ３８・４０とを備える。

【００２０】シフトレジスタ３６とＲＴＣ１４内のデー
タ保持部２２とは同一のビット数であって、ＲＴＣ１４
の入出力端２４・２６をシフトレジスタ３６と互いにル
ープ状に接続するとともに、制御手段３４に備えた発振
器４２で上記した転送クロック信号４８を形成してシフ
トレジスタ３６とＲＴＣ１４チップに対して並列的に印
加することにより、両者は転送クロック信号４８と同期
して作動し、互いに必要なデータをシリアル状に受け渡
し可能とする。

【００２１】またシフトレジスタ３６と書き込み用およ
び読み出し用のバッファメモリ３８・４０も同一のビッ
ト数とするとともに、各ビットを互いにパラレル状に接
続する。更に制御手段３４の働きで、シフトレジスタ３
６内にＲＴＣ１４から1組分のデータが読み出されるの
と連動して、シフトレジスタ３６から読出用のバッファ
メモリ４０にデータがパラレル状に一括して転送可能と
し、また書込用バッファメモリ３８にデータが書き込ま
れるのと連動して、上記した場合とは逆に、書込用バッ
ファメモリ３８からシフトレジスタ３６側にデータが一
括して転送可能とする。

【００２２】次に上記したデータ入出力装置１０の動作
を、図3に示す流れ図にしたがって更に詳細に説明す
る。装置をステップＳ１でスタートさせると、ステップ
Ｓ２で所定の初期設定がなされる。この初期設定は、例
えばシフトレジスタ３６および書込用と読出用のバッフ
ァメモリ３８・４０をクリアするとともに、ＲＴＣチッ
プに対してデータの読出信号４４を出力したのち、ステ
ップＳ３から始まるメインルーチンに入る。

【００２３】本装置にあっては、常時は周期的にシフト
レジスタ３６に対してＲＴＣ１４からデータを読み出す
動作を行うが、ＣＰＵ１８側からデータの書き込み要求
が出ると、データの読み出し動作を一旦停止してシフト
レジスタ３６側からＲＴＣ１４に対する１組分のデータ
書き込み動作を行ったのち、上記したデータの読み出し
動作に戻る。

【００２４】そこでステップＳ３において、書込用のバ
ッファメモリ３８にＣＰＵ１８側からデータ入力がある
か否かを判定し、「ＹＥＳ」であればステップＳ４から
始まるデータの読み込み動作に入る。

【００２５】ステップＳ４において、ＲＴＣ１４側から
１組分のデータが入力されたか否かが判定され、「Ｎ
Ｏ」であればステップＳ５で次の１ビット分のデータを
ＲＴＣ１４側からシフトレジスタ３６内に送ったのち、
ステップＳ３に戻る。一方、ステップＳ４の判定が「Ｙ
ＥＳ」であれば、ステップＳ６に移ってシフトレジスタ
３６内のデータを読出用のバッファメモリ４０に読み出
すことにより、一連のデータ読み出し動作が終了する。

【００２６】このデータ読み出し動作を、転送クロック
信号４８に同期させて繰り返すことにより、読出用バッ
ファメモリ４０内には最小限の時間遅れをもって、ＲＴ
Ｃ１４内で発生されるものと同一内容のデータが、ＲＴ
Ｃ１４側から隔離された状態で読出用バッファメモリ４
０内に保持される。そこで、ＣＰＵ１８からは任意のタ
イミングで読出用バッファメモリ４０にアクセスするだ
けで、データバス２８のバス幅で一度に全データが読み
出されるのである。

【００２７】一方、ＣＰＵ１８側からＲＴＣ１４内にデ
ータを書き込む場合にあっては、データバス２８を介し
て書き込み用のバッファメモリ３８に任意のタイミング
で必要なデータの書き込みを行う。

【００２８】すると、ステップＳ３の判定が「ＹＥＳ」
となるので、ステップＳ７においてＲＴＣ１４に対する
データの書込信号４６をＯＮして、ＲＴＣ１４とシフト
レジスタ３６間におけるデータの受け渡し方向をデータ
の書き込み側にセットするとともに、ステップＳ８にお
いて書き込み用バッファメモリ３８からシフトレジスタ
３６にデータを転送する。

【００２９】更に、ステップＳ１０において１ビットず
つシフトレジスタ３６側からＲＴＣ１４に向けてデータ
を送り込みながら、ステップＳ９でシフトレジスタ３６
内の一連のデータがすべてＲＴＣ１４側に送られたこと
が確認されると、ステップＳ１１で書込信号４６を反転
して読出信号４４に戻したあとステップＳ３に戻り、上
記したＲＴＣ１４側からのデータ読み出し動作を繰り返
すのである。

【００３０】なお、上記した機能手段は一例であって、
例えば低速側機能手段１２として備えたＲＴＣ１４に代
え、シリアル式のデータ入出力回路を備えたスキャナの
様に、データ入出力のための規格が高速側の機能手段１
６におけるものよりも十分に低速の場合にも略同様に実
施できる。

【００３１】更に、データ記憶手段３２および制御手段
３４の構成も、低速側と高速側のデータをバッファリン
グしながら受け渡すことができるものであれば、適宜変
更して実施できることは勿論である。また、低速の機能
手段１２からデータ記憶手段３２へのデータ読み出し頻
度も７０％以上でほぼ連続と近い状態で読み出すことも
可能であるし、高速の機能手段１６側からデータの読み
出し要求が発生するのと連動してデータの読み出しを行
うこともできる。

【図面の簡単な説明】

【図１】全体的な構成を概略的に示す説明図である。

【図２】本発明にかかるデータ入出力装置の構成を具体
的に示すブロック図である。

【図３】データ入出力装置の動作手順の一例を示す流れ
図である。

【符号の説明】

１０ データ入出力装置 １２ 低速の機能手段 １４ ＲＴＣ １６ 高速の機能手段 １８ ＣＰＵ ２０ 電池 ２２ データ保持部 ２４ データ保持部の入力端 ２６ データ保持部の出力端 ２８ データバス ３０ その他のバス ３２ データ記憶手段 ３４ 制御手段 ３６ シフトレジスタ ３８ 書込用バッファメモリ ４０ 読出用バッファメモリ ４２ 発振器 ４４ 読出信号 ４６ 書込信号 ４８ 転送クロック信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データの入出力動作が低速の機能手段
   （１２）と高速の機能手段（１６）の間にあって、互い
   にデータの受け渡しを行うデータ入出力装置であって、 上記した低速の機能手段（１２）との間でデータの受け
   渡しを可能とする低速側インターフェイスと、上記した
   高速の機能手段（１６）との間でデータの受け渡しを可
   能とする高速側インターフェイスとを備えたデータ記憶
   手段（３２）と、 該データ記憶手段（３２）に対して上記した低速の機能
   手段（１２）から周期的にデータを読み出す制御手段
   （３４）を備え、 上記した高速の機能手段（１６）は、上記したデータ記
   憶手段（３２）の高速側インターフェイスを介して低速
   の機能手段（１２）に対し任意時期にアクセス可能とし
   たことを特徴とするデータ入出力装置。
2. 【請求項２】 上記した低速の機能手段（１２）は、シ
   リアル式のインターフェイスを持つリアルタイムクロッ
   ク（１４）であり、 高速の機能手段（１６）は、パラレル式のインターフェ
   イスを有するＣＰＵ（１８）である請求項１記載のデー
   タ入出力装置。
3. 【請求項３】 上記したデータ記憶手段（３２）は、低
   速の機能手段（１２）との間でデータをシリアル状に直
   接的に受け渡すシフトレジスタ（３６）と、該シフトレ
   ジスタ（３６）との間でデータをパラレル状に受け渡す
   書き込み用と読み出し用のバッファメモリ（３８）（４
   ０）とから構成され、 上記した制御手段（３４）は、データの読み出し時期に
   対応して、低速の機能手段（１２）におけるデータ転送
   速度で連続的にデータをシフトレジスタ（３６）内に送
   り込み、一連のデータがシフトレジスタ（３６）に格納
   された段階でそのデータを読み出し用のバッファメモリ
   （４０）に書き出す一方、 高速の機能手段（１６）から書き込み用のバッファメモ
   リ（３８）に対するデータの書き込み時期に対応して、
   低速の機能手段（１２）からシフトレジスタ（３６）に
   対するデータの読み出しを一時停止するとともに、書き
   込み用バッファメモリ（３８）からシフトレジスタ（３
   ６）にデータを移したのち、低速の機能手段（１２）に
   おけるデータ転送速度でシフトレジスタ（３６）内のデ
   ータをシリアル状にデータ転送し、一連のデータを転送
   し終えるとデータの読み出しモードに戻る請求項２記載
   のデータ入出力装置。