JPH11205044A - 増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 パルス駆動を行う際に、高周波信号の増幅性
能を低下させることなく不要な発振等が起こらない安定
した動作が得られる増幅器を得る。 【解決手段】 ドレインバイアス端子１１に印加される
パルス電圧の立ち上がり及び立ち下がり時に、それぞれ
ゲートバイアス端子８に印加される負電圧の電圧値を、
パルス生成回路７によって一時的に変えることにより、
一時的に、ゲートバイアスを変化させ、ＦＥＴ２の出力
特性を変える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波帯で使
用されるＭＭＩＣ(マイクロ波モノリシック集積回路)に
おけるマイクロ波増幅器に関し、特にパルスで動作させ
る増幅器に関するものである。

【０００２】

【従来の技術】現在、マイクロ波帯通信及びレーダシス
テム等に使用する送受信モジュールで使われる送受信兼
用増幅器では、送信時と受信時での信号の切り替え等の
目的で該増幅器のパルス駆動が行われている。このよう
なパルス駆動が行われる増幅器の内部回路について、図
１１を用いて説明する。図１１は、マイクロ波の増幅を
行う増幅器の従来例を示した回路図である。図１１にお
いて、マイクロ波増幅器２００は、高周波信号の増幅を
行うノーマリオンのＦＥＴ２０１と、入力側の整合回路
を形成する入力整合回路２０２と、出力側の整合回路を
形成する出力整合回路２０３と、上記ＦＥＴ２０１に対
するドレインバイアス回路２０４及びゲートバイアス回
路２０５とで構成されている。

【０００３】ＦＥＴ２０１のゲートは、入力整合回路２
０２を介して入力端子２０６に接続されると共にゲート
バイアス回路２０５を介してゲートバイアス端子２０７
に接続されている。ＦＥＴ２０１において、ドレイン
は、出力整合回路２０３を介して出力端子２０８に接続
されると共にドレインバイアス回路２０４を介してドレ
インバイアス端子２０９に接続され、ソースは接地され
ている。なお、入力整合回路２０２は、ＲＦ伝送線路に
形成されインピーダンスの整合を行う整合回路２１０，
２１１を備え、出力整合回路２０３においても同様に、
整合回路２１２，２１３を備えている。

【０００４】このような構成において、ゲートバイアス
端子２０７には、ＦＥＴ２０１のゲートにバイアス電圧
を印加するための所定の負電圧が印加されている。ま
た、ドレインバイアス端子２０９にはパルス電圧が印加
され、ＦＥＴ２０１のドレイン電圧Ｖdは図１２の
（ａ）で示すようなパルス波形となり、ドレインバイア
ス端子２０９に印加されたパルス電圧によって、増幅器
２００の動作のオン・オフが行われる。出力端子２０８
からは、図１２の（ｂ）で示すように、ドレインバイア
ス端子２０９に印加されたパルス電圧と同期したパルス
波形の電力Ｐを得ることができる。

【０００５】図１３は、ＦＥＴ２０１の特性を示した図
であり、ＦＥＴ２０１の出力特性であるドレイン電流電
圧特性を示している。なお、図１３では、ドレイン電流
をＩd、ドレイン電圧をＶdとしている。図１３におい
て、ドレイン電流電圧特性はゲート・ソース間電圧Ｖgs
によって変わる。ＦＥＴ２０１は、バイアス条件により
動作が異なるため、増幅器によっては動作が不安定にな
る領域があり、図１３の曲線ｋに沿って斜線で示した不
安定領域を通過しバイアス点に到達する。

【０００６】

【発明が解決しようとする課題】図１４は、ドレインバ
イアス端子２０９から入力されたパルス信号の立ち上が
り時におけるＦＥＴ２０１のドレイン電圧Ｖdの変化を
示しており、図１５は、ドレインバイアス端子２０９に
印加されたパルス電圧の立ち上がり時における、出力端
子２０８から出力される電力Ｐの波形を示した図であ
る。ドレイン電圧Ｖdの立ち上がり時における図１４の
斜線で示した部分では、ＦＥＴ２０１は、図１３で示し
た不安定領域にあり動作が不安定となる。すなわち、ド
レインバイアス端子２０９に印加されるパルス電圧によ
るドレイン電圧Ｖdの立ち上がり時に、ＦＥＴ２０１の
動作が不安定となり、図１５で示すように出力端子２０
８から出力される高周波信号の波形は、ＦＥＴ２０１が
動作不安定となったときに乱れ、該出力端子２０８から
出力される信号を使用するシステムに影響を及ぼす。

【０００７】特に、出力端子２０８から出力されるパル
ス信号の立ち上がり時に発生する発振等は、一定期間続
くこともあり、出力端子２０８から出力される信号を使
用するシステムにおいて、運営上問題が起こる場合があ
った。このような現象を回避するために、すべてのバイ
アス点で発振等が起こらないように回路設計を行ってい
たが、このような回路設計には多くの時間を要すると共
に、増幅器の性能を低下させなければ発振等を回避でき
ない場合があった。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、パルス駆動を行う際に、高周
波信号の増幅性能を低下させることなく不要な発振等が
起こらない安定した動作が得られる増幅器を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る増幅器
は、ドレインバイアスとしてパルス電圧を印加するパル
ス駆動が行われ、高周波信号の増幅を行う増幅器におい
て、高周波信号の増幅を行うＦＥＴと、外部から入力さ
れるパルスを用いて該ＦＥＴのドレインバイアスを行う
ドレインバイアス回路と、外部から入力される負電圧を
用いてＦＥＴのゲートバイアスを行うゲートバイアス回
路と、ドレインバイアス回路に入力されるパルスに応じ
て所定のパルスを生成して出力するパルス生成回路とを
備え、該パルス生成回路は、ドレインバイアス回路に入
力されるパルスの立ち上がり及び立ち下がり時に、それ
ぞれ所定の単一パルスをゲートバイアス回路に出力して
ゲートバイアスを変え、ＦＥＴの出力特性を一時的に変
えるものである。

【００１０】また、この発明に係る増幅器は、高周波信
号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電
圧のゲートバイアスを行うと共にドレインバイアスとし
てパルス電圧を印加するパルス駆動が行われ、高周波信
号の増幅を行う増幅器において、ドレインバイアスとし
て外部から入力されるパルスに応じて所定のパルスを生
成して出力するパルス生成回路と、該パルス生成回路か
ら出力されたパルスに応じて増幅器の利得を低下させる
利得制御回路とを備え、パルス生成回路は、ドレインバ
イアスとして外部から入力されるパルスの立ち上がり及
び立ち下がり時に、それぞれ所定の単一パルスを利得制
御回路に出力し、利得制御回路は、パルス生成回路から
パルスが入力されると増幅器の利得を一時的に低下させ
るものである。

【００１１】また、この発明に係る増幅器は、請求項２
において、上記利得制御回路は、増幅器の出力端子に接
続されるバイパス回路であり、パルス生成回路からパル
スが入力されると増幅器の出力端子に一時的に抵抗を接
続して増幅器の出力をバイパスし、増幅器の利得を一時
的に低下させるものである。

【００１２】また、この発明に係る増幅器は、請求項２
において、上記利得制御回路は、ＦＥＴのドレインとゲ
ートとの間に接続される帰還回路であり、パルス生成回
路からパルスが入力されるとＦＥＴのドレイン電圧を一
時的にゲートに帰還させて、増幅器の利得を一時的に低
下させるものである。

【００１３】また、この発明に係る増幅器は、高周波信
号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電
圧のゲートバイアスを行うと共にドレインバイアスとし
てパルス電圧を印加するパルス駆動が行われ、高周波信
号の増幅を行う増幅器において、ドレインバイアスとし
て外部から入力されるパルスに応じて所定のパルスを生
成して出力するパルス生成回路と、該パルス生成回路か
ら出力されたパルスに応じて、上記ＦＥＴで増幅された
信号の外部への出力を制御する出力制御回路とを備え、
パルス生成回路は、ドレインバイアスとして外部から入
力されるパルスの立ち上がり及び立ち下がり時に、それ
ぞれ所定の単一パルスを出力制御回路に出力し、出力制
御回路は、パルス生成回路からパルスが入力されるとＦ
ＥＴで増幅された信号の外部への出力を一時的に遮断す
るものである。

【００１４】また、この発明に係る増幅器は、高周波信
号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電
圧のゲートバイアスを行うと共にドレインバイアスとし
てパルス電圧を印加するパルス駆動が行われ、高周波信
号の増幅を行う増幅器において、ドレインバイアスとし
て外部から入力されるパルスに応じて所定のパルスを生
成して出力するパルス生成回路と、該パルス生成回路か
ら出力されたパルスに応じて、上記ＦＥＴで増幅を行う
信号における外部からの入力を制御する入力制御回路と
を備え、パルス生成回路は、ドレインバイアスとして外
部から入力されるパルスの立ち上がり及び立ち下がり時
に、それぞれ所定の単一パルスを入力制御回路に出力
し、入力制御回路は、パルス生成回路からパルスが入力
されるとＦＥＴで増幅を行う外部からの信号の入力を一
時的に遮断するものである。

【００１５】また、この発明に係る増幅器は、高周波信
号の増幅を行うＦＥＴを有し、該ＦＥＴに対して、負電
圧のゲートバイアスを行うと共にドレインバイアスとし
てパルス電圧を印加するパルス駆動が行われ、高周波信
号の増幅を行う増幅器において、ドレインバイアスとし
て外部から入力されるパルスに応じて所定のパルスを生
成して出力するパルス生成回路と、該パルス生成回路か
ら出力されたパルスに応じて、外部から入力されたＦＥ
Ｔで増幅を行う信号の移相量を変える移相器とを備え、
パルス生成回路は、ドレインバイアスとして外部から入
力されるパルスの立ち上がり及び立ち下がり時に、それ
ぞれ所定の単一パルスを移相器に出力し、移相器は、パ
ルス生成回路からパルスが入力されると、外部から入力
されたＦＥＴで増幅を行う信号の移相量を一時的に変え
るものである。

【００１６】また、この発明に係る増幅器は、高周波信
号の増幅を行うデュアルゲートＦＥＴを有し、該デュア
ルゲートＦＥＴの第１ゲートに対して、負電圧のゲート
バイアスを行うと共にドレインバイアスとしてパルス電
圧を印加するパルス駆動が行われ、高周波信号の増幅を
行う増幅器において、ドレインバイアスとして外部から
入力されるパルスに応じて所定のパルスを生成して出力
するパルス生成回路と、該パルス生成回路から出力され
たパルスに応じて、デュアルゲートＦＥＴの第２ゲート
に負電圧を印加する第２ゲートバイアス回路とを備え、
パルス生成回路は、ドレインバイアスとして外部から入
力されるパルスの立ち上がり及び立ち下がり時に、それ
ぞれ所定の単一パルスを第２ゲートバイアス回路に出力
し、第２ゲートバイアス回路は、パルス生成回路からパ
ルスが入力されるとデュアルゲートＦＥＴの第２ゲート
に一時的に負電圧を印加してデュアルゲートＦＥＴの利
得を一時的に低下させるものである。

【００１７】また、この発明に係る増幅器は、請求項１
から請求項８のいずれかにおいて、パルス生成回路は、
抵抗及びコンデンサの直列回路で構成されるものであ
る。

【００１８】また、この発明に係る増幅器は、請求項９
において、パルス生成回路は、抵抗及びコンデンサの直
列回路に信号反転回路を更に接続して構成されるもので
ある。

【００１９】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
増幅器の例を示した回路図である。図１において、増幅
器１は、高周波信号の増幅を行うノーマリオンのＦＥＴ
２と、入力側の整合回路を形成する入力整合回路３と、
ＦＥＴ２に対するゲートバイアス回路４と、出力側の整
合回路を形成する出力整合回路５と、外部からパルス電
圧が印加される、ＦＥＴ２に対するドレインバイアス回
路６と、該ドレインバイアス回路６に印加されるパルス
電圧に同期してゲートバイアス回路４に所定のパルス電
圧を印加するパルス生成回路７で構成されている。

【００２０】ＦＥＴ２のゲートは、入力整合回路３を介
して、増幅を行う高周波信号が入力される入力端子８に
接続されると共に、ゲートバイアス回路４を介してゲー
トバイアス端子９に接続されている。ＦＥＴ２におい
て、ドレインは、出力整合回路５を介して出力端子１０
に接続されると共にドレインバイアス回路６を介してド
レインバイアス端子１１に接続され、ソースは接地され
ている。また、パルス生成回路７は、ゲートバイアス端
子９及びドレインバイアス端子１１に接続されている。
ゲートバイアス端子９は、直流電源１３が接続されてお
り、該直流電源１３から所定の負電圧が印加されてい
る。

【００２１】入力整合回路３は、高周波伝送線路に形成
されインピーダンスの整合を行う整合回路１５，１６及
びコンデンサ１７で形成されている。ＦＥＴ２のゲート
と入力端子８との間には、整合回路１５とコンデンサ１
７との直列回路が接続され、入力端子８側に接続された
コンデンサ１７は、入力端子８からの直流信号を遮断す
るものである。整合回路１５とコンデンサ１７との接続
部には、更に整合回路１６が接続されている。また、ゲ
ートバイアス回路４は、抵抗２０及びコンデンサ２１で
形成されている。ＦＥＴ２のゲートとゲートバイアス端
子９との間に抵抗２０が接続され、ゲートバイアス端子
９はコンデンサ２１を介して接地されている。

【００２２】出力整合回路５は、高周波伝送線路に形成
されインピーダンスの整合を行う整合回路２５，２６及
びコンデンサ２７で形成されている。ＦＥＴ２のドレイ
ンと出力端子１０との間には、整合回路２５とコンデン
サ２７との直列回路が接続され、出力端子１０側に接続
されたコンデンサ２７は、直流信号を遮断して出力端子
１０から直流信号が出力されないようにしている。整合
回路２５とコンデンサ２７との接続部には、更に整合回
路２６が接続されている。

【００２３】ドレインバイアス回路６は、インダクタ３
０及びコンデンサ３１で形成されている。ＦＥＴ２のド
レインとドレインバイアス端子１１との間にインダクタ
３０が接続され、ドレインバイアス端子１１はコンデン
サ３１を介して接地されている。また、パルス生成回路
７は、抵抗３５及びコンデンサ３６で形成され、ドレイ
ンバイアス端子１１とゲートバイアス端子９との間には
抵抗３５及びコンデンサ３６との直列回路が接続されて
いる。

【００２４】図２は、上記のような構成の増幅器１にお
ける各部の波形を示した図である。なお、図２では、ド
レインバイアス端子１１に印加されたパルス電圧におけ
る１パルス分の各波形を示している。図２において、
（ａ）はドレインバイアス端子１１の波形を、（ｂ）は
ゲートバイアス端子９の波形を示している。図２で示し
ているように、ドレインバイアス端子１１に印加される
パルス電圧の立ち上がり時に、ゲートバイアス端子９に
印加されている負電圧が急峻に上昇した後、基の所定電
圧に戻り、ドレインバイアス端子１１に印加されるパル
ス電圧の立ち下がり時には、ゲートバイアス端子９に印
加されている負電圧が急峻に低下した後、基の所定電圧
に戻っている。

【００２５】このように、ドレインバイアス端子１１に
印加されるパルス電圧の立ち上がり時及び立ち下がり時
に、パルス生成回路７によって、それぞれゲートバイア
ス端子８に印加される負電圧の電圧値を変えることによ
り、ゲートバイアスを変化させている。図３は、図１で
示した増幅器１におけるＦＥＴ２の特性を示した図であ
り、ＦＥＴ２の出力特性であるドレイン電流電圧特性を
示している。図３において、ドレインバイアス端子１１
に印加されるパルス電圧の立ち上がり時にゲートバイア
スが上昇することにより、曲線ｇのように特性が変わ
り、不安定領域Ａを通らずにバイアス点Ｂに到達する。
また、ドレインバイアス端子１１に印加されるパルス電
圧の立ち下がり時にゲートバイアスが低下することによ
り、曲線ｈのように特性が変わり、不安定領域を通らず
にバイアス点からドレイン電流Ｉd及びドレイン電圧Ｖd
がゼロとなる点に戻る。

【００２６】上記実施の形態１の説明では、ドレインバ
イアス端子１１に印加されるパルス電圧の立ち上がり時
に、ＦＥＴ２の出力特性は図３の曲線ｇになり、パルス
電圧の立ち下がり時に、ＦＥＴ２の出力特性は図３の曲
線ｈになるようにしたが、図４で示すように、パルス生
成回路７におけるコンデンサ３６をインバータ３９を介
してゲートバイアス端子９に接続してもよい。このよう
にすることにより、ドレインバイアス端子１１に印加さ
れるパルス電圧の立ち上がり時に、ＦＥＴ２の出力特性
は図３の曲線ｈになり、パルス電圧の立ち下がり時に、
ＦＥＴ２の出力特性は図３の曲線ｇになるようにするこ
とができる。

【００２７】なお、本実施の形態１においては、ドレイ
ンバイアス端子１１にパルス電圧が印加されると、該印
加されたパルス電圧の立ち上がり時と立ち下がり時とで
は、パルス生成回路７は、ゲートバイアス端子９に印加
される負電圧を上昇させる方向と低下させる方向といっ
た相反する方向に変化させたが、同じ方向に変化させる
ようにしてもよい。この場合、図３で示したＦＥＴ２の
出力特性は、曲線ｇ又は曲線ｈのいずれか一方になる。

【００２８】上記のように、本実施の形態１における増
幅器は、ドレインバイアス端子１１に印加されるパルス
電圧の立ち上がり及び立ち下がりに応じてゲートバイア
ス端子９に印加されるゲートバイアスを一時的に変える
ようにした。このことから、ドレインバイアス端子１１
にパルス電圧を印加した際に、ＦＥＴ２の出力特性にお
いて、発振等が発生する不安定領域を通ることなくバイ
アス点に到達し、更にバイアス点から不安定領域を通る
ことなくドレイン電流Ｉd及びドレイン電圧Ｖdがゼロと
なる点に戻すことができる。このため、簡単な回路構成
で、パルス駆動を行う際に、増幅性能を低下させること
なく不要な発振等が起こらない安定した動作を得ること
ができる。

【００２９】実施の形態２．実施の形態１においては、
ドレインバイアス端子１１に印加されるパルス電圧の立
ち上がり及び立ち下がり時にそれぞれ対応させてゲート
バイアスを変えるようにした。これに対して、ドレイン
バイアス端子１１に印加されるパルス電圧の立ち上がり
時に、増幅器の出力端子を一時的に抵抗を介して接地す
るようにし増幅器の利得を一時的に落とすようにして不
要な発振等が生じないようにしてもよく、このようにし
たものを本発明の実施の形態２とする。

【００３０】図５は、本発明の実施の形態２における増
幅器の例を示した回路図である。なお、図５では、図１
と同じものは同じ符号で示しており、ここではその説明
を省略すると共に図１との相違点のみ説明する。図５に
おける図１との相違点は、バイパス回路４１を追加した
ことと、パルス生成回路７をゲートバイアス端子９に接
続せずに、バイパス回路４１に接続したことにあり、こ
れらに伴って図１の増幅器１を増幅器４５としたことに
ある。

【００３１】図５において、増幅器４５は、ＦＥＴ２
と、入力整合回路３と、ゲートバイアス回路４と、出力
整合回路５と、ドレインバイアス回路６と、パルス生成
回路７と、バイパス回路４１とで構成されている。パル
ス生成回路７は、ドレインバイアス端子１１に接続され
ると共にバイパス回路４１に接続され、更に、バイパス
回路４１は出力端子１０に接続されている。

【００３２】バイパス回路４１は、ノーマリオンのＦＥ
Ｔ５１、インダクタ５２、コンデンサ５３、抵抗５４，
５５及び直流電源５６で形成されている。出力端子１０
とＦＥＴ５１のドレインとの間にコンデンサ５３が接続
され、ＦＥＴ５１のソースと接地との間に抵抗５４が接
続されている。また、ＦＥＴ５１のゲートには抵抗５５
を介して直流電源５６の負電極が接続され、直流電源５
６の正電極は接地されている。ＦＥＴ５１のドレインと
ソースとの間にはインダクタ５２が接続され、ＦＥＴ５
１とインダクタ５２は、高周波信号のスイッチングを行
う高周波スイッチ５７を形成している。直流電源５６
は、ＦＥＴ５１のゲートに負のバイアス電圧を印加して
おり、高周波スイッチ５７は通常オフ状態となってい
る。パルス生成回路７のコンデンサ３６は、ＦＥＴ５１
のゲートに接続されている。

【００３３】パルス生成回路７は、ＦＥＴ５１の動作制
御を行い、ドレインバイアス端子１１にパルス電圧が印
加されていないときは、ＦＥＴ７１は遮断状態となり高
周波スイッチ５７は遮断状態にある。一方、ドレインバ
イアス端子１１にパルス電圧が印加され、該印加された
パルス電圧の立ち上がり時に、上記実施の形態１で説明
したゲートバイアス端子９に入力されたようなパルスが
ＦＥＴ５１のゲートに入力される。このことから、ドレ
インバイアス端子１１に印加されたパルス電圧の立ち上
がり時に、高周波スイッチ５７が一時的に導通状態とな
り、出力端子１０と接地との間に抵抗５４が挿入された
状態となり、増幅器４５の利得を低下させる。このた
め、ドレインバイアス端子１１に印加されるパルス電圧
の立ち上がり時における不要な発振が起きる間は、増幅
器４５の利得を低下させることにより、不要な発振の発
生を防止する。

【００３４】このように、本実施の形態２における増幅
器は、ドレインバイアス端子１１に印加されたパルス電
圧の立ち上がり時における一定期間、増幅器４５の出力
端子１０と接地との間に抵抗５４が挿入されるようにし
た。このことから、特に問題となるドレインバイアス端
子１１に印加されたパルス電圧の立ち上がり時における
増幅器４５の不要な発振をなくすことができる。このた
め、簡単な回路構成で、パルス駆動を行う際に、利得を
一時的に低下させるだけで増幅性能を低下させることな
く不要な発振等が起こらない安定した動作を得ることが
できる。

【００３５】実施の形態３．実施の形態１においては、
ドレインバイアス端子１１に印加されるパルス電圧の立
ち上がり及び立ち下がり時にそれぞれ対応させてゲート
バイアスを変えるようにした。これに対して、ドレイン
バイアス端子１１に印加されるパルス電圧の立ち上がり
時に、一時的にＦＥＴ２のドレイン電圧をゲートに帰還
させるようにして増幅器の動作を安定させ不要な発振等
が生じないようにしてもよく、このようにしたものを本
発明の実施の形態３とする。

【００３６】図６は、本発明の実施の形態３における増
幅器の例を示した回路図である。なお、図６では、図１
と同じものは同じ符号で示しており、ここではその説明
を省略すると共に図１との相違点のみ説明する。図６に
おける図１との相違点は、帰還回路６１を追加したこと
と、パルス生成回路７をゲートバイアス端子９に接続せ
ずに、帰還回路６１に接続したことにあり、これらに伴
って図１の増幅器１を増幅器６５としたことにある。

【００３７】図６において、増幅器６５は、ＦＥＴ２
と、入力整合回路３と、ゲートバイアス回路４と、出力
整合回路５と、ドレインバイアス回路６と、パルス生成
回路７と、ＦＥＴ２のドレイン電圧をゲートに帰還させ
る帰還回路６１とで構成されている。パルス生成回路７
は、ドレインバイアス端子１１に接続されると共に帰還
回路６１に接続され、更に、帰還回路６１はＦＥＴ２の
ドレインとゲートとの間に接続されている。

【００３８】帰還回路６１は、ノーマリオンのＦＥＴ７
１、インダクタ７２、コンデンサ７３，７４、抵抗７５
〜７７及び直流電源７８で形成されている。ＦＥＴ２の
ドレインとＦＥＴ７１のドレインとの間にコンデンサ７
３と抵抗７５との直列回路が接続されている。ＦＥＴ２
のドレイン側に接続されたコンデンサ７３は、ＦＥＴ２
のドレイン電圧の直流成分はカットするためのものであ
る。コンデンサ７３と抵抗７５との接続部と接地との間
には抵抗７６が接続されている。該抵抗７６は、抵抗７
５とＦＥＴ７１のドレインとの接続部の電圧を決めるた
めのものである。

【００３９】ＦＥＴ７１のソースとＦＥＴ２のゲートと
の間にはＤＣカットを行うコンデンサ７４が接続され、
ＦＥＴ７１のドレインとソースとの間にはインダクタ７
２が接続されている。ＦＥＴ７１とインダクタ７２は、
高周波信号のスイッチングを行う高周波スイッチ７９を
形成している。また、ＦＥＴ７１のゲートには抵抗７７
を介して直流電源７８の負電極が接続され、直流電源７
８の正電極は接地されている。直流電源７８は、ＦＥＴ
７１のゲートに負のバイアス電圧を印加しており、高周
波スイッチ７９は通常オフ状態となっている。パルス生
成回路７のコンデンサ３６は、ＦＥＴ７１のゲートに接
続されている。

【００４０】パルス生成回路７は、ＦＥＴ７１の動作制
御を行い、ドレインバイアス端子１１にパルス電圧が印
加されていないときは、ＦＥＴ７１は遮断状態となり高
周波スイッチ７９は遮断状態にある。一方、ドレインバ
イアス端子１１にパルス電圧が印加され、該印加された
パルス電圧の立ち上がり時に、上記実施の形態１で説明
したゲートバイアス端子９に入力されたようなパルスが
ＦＥＴ７１のゲートに入力される。このことから、ドレ
インバイアス端子１１に印加されたパルス電圧の立ち上
がり時に、高周波スイッチ７９が一時的に導通状態とな
り、ＦＥＴ２のドレインとゲートとの間に一時的に負帰
還がかかった状態となって、ＦＥＴ２の利得を一時的に
低下させて動作を安定させる。このため、ドレインバイ
アス端子１１に印加されるパルス電圧の立ち上がり時に
おける不要な発振の発生を防止する。

【００４１】このように、本実施の形態３における増幅
器は、ドレインバイアス端子１１に印加されたパルス電
圧の立ち上がり時に、一時的にＦＥＴ２のドレインとゲ
ートとの間に負帰還がかかるようにした。このことか
ら、特に問題となるドレインバイアス端子１１に印加さ
れたパルス電圧の立ち上がり時における増幅器６５の利
得を一時的に低下させ不要な発振をなくすことができ
る。このため、簡単な回路構成で、パルス駆動を行う際
に、利得を一時的に低下させるだけで増幅性能を低下さ
せることなく不要な発振等が起こらない安定した動作を
得ることができる。

【００４２】実施の形態４．実施の形態１においては、
ドレインバイアス端子１１に印加されるパルス電圧の立
ち上がり及び立ち下がり時にそれぞれ対応させてゲート
バイアスを変えるようにした。これに対して、ドレイン
バイアス端子１１に印加されるパルス電圧の立ち上がり
時に、一時的に増幅器の出力端子及び／又は入力端子を
遮断するようにして不要な発振等が出力されないように
してもよく、このようにしたものを本発明の実施の形態
４とする。

【００４３】図７は、本発明の実施の形態４における増
幅器の例を示した回路図である。なお、図７では、実施
の形態１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に図１との相違点のみ説明す
る。図７における図１との相違点は、パルス生成回路７
の回路構成を変えたことによりパルス生成回路８１とし
たことと、出力端子１０の遮断制御を行う遮断制御回路
８２を追加し、これらに伴って図１の増幅器１を増幅器
８５としたことにある。なお、この場合、遮断制御回路
８２は出力制御回路をなしている。

【００４４】図７において、増幅器８５は、ＦＥＴ２
と、入力整合回路３と、ゲートバイアス回路４と、出力
整合回路５と、ドレインバイアス回路６と、パルス生成
回路８１と、該パルス生成回路８１からのパルスに応じ
て出力端子１０の遮断制御を行う遮断制御回路８２とで
構成されている。パルス生成回路８１は、ドレインバイ
アス端子１１に接続されると共に遮断制御回路８２に接
続されている。遮断制御回路８２は、出力整合回路５と
出力端子１０との間に接続されている。

【００４５】パルス生成回路８１は、抵抗３５、コンデ
ンサ３６及びインバータ３９で形成され、抵抗３５の一
端及びコンデンサ３６の一端が接続され、更にコンデン
サ３６の他端にインバータ３９の入力が接続されてい
る。抵抗３５の他端はドレインバイアス端子１１に接続
され、インバータ３９の出力は遮断制御回路８２に接続
されている。

【００４６】遮断制御回路８２は、ノーマリオフのＦＥ
Ｔ９１、インダクタ９２、コンデンサ９３及び抵抗９
４，９５で形成されている。出力端子１０とＦＥＴ９１
のソースとの間にコンデンサ９３が接続され、ＦＥＴ９
１のドレインと接地との間に抵抗９４が接続されてい
る。ＦＥＴ９１のドレインと抵抗９４との接続部は、出
力整合回路１０のコンデンサ２７に接続され、ＦＥＴ９
１のゲートは抵抗９５を介して接地されている。更に、
ＦＥＴ９１のゲートには、パルス生成回路８１における
インバータ３９の出力が接続され、ＦＥＴ９１のドレイ
ンとソースとの間にはインダクタ９２が接続されてい
る。ＦＥＴ９１とインダクタ９２は、高周波信号のスイ
ッチングを行う高周波スイッチ９８を形成している。

【００４７】パルス発生回路８１は、ＦＥＴ９１の動作
制御を行い、ドレインバイアス端子１１にパルス電圧が
印加されていないときは、ＦＥＴ９１は導通状態となり
高周波スイッチ９８は導通状態にある。一方、ドレイン
バイアス端子１１にパルス電圧が印加され、該印加され
たパルス電圧の立ち上がり時に、高周波スイッチ９８が
一時的に遮断状態となり、出力整合回路５と出力端子１
０との接続を一時的に遮断する。このため、ドレインバ
イアス端子１１に印加されるパルス電圧の立ち上がり時
における不要な発振が起きる間は、出力整合回路５と出
力端子１０との接続を遮断することにより、不要な発振
が出力されないようにする。

【００４８】なお、上記説明では、遮断制御回路８２を
出力整合回路５と出力端子１０との間に接続したが、入
力整合回路３と入力端子８との間に接続し、ドレインバ
イアス端子１１に印加されるパルス電圧の立ち上がり時
における不要な発振が起きる間は、入力整合回路３と入
力端子８との接続を遮断することにより、不要な発振が
発生しないようにしてもよい。このようにした場合の増
幅器８５の回路例を図８で示す。図８において、図７と
の相違点は、ＦＥＴ９１のソースが入力整合回路３のコ
ンデンサ１７に接続され、ＦＥＴ９１のドレインと抵抗
９４との接続部がコンデンサ９３を介して入力端子８に
接続されていることにある。なお、この場合、遮断制御
回路８２は入力制御回路をなす。また、遮断制御回路８
２を、入力整合回路３と入力端子８との間、及び出力整
合回路５と出力端子１０との間の両方に設けるようにし
てもよい。

【００４９】このように、本実施の形態４における増幅
器は、ドレインバイアス端子１１に印加されたパルス電
圧の立ち上がり時における一定期間、出力整合回路５と
出力端子１０との接続、及び／又は入力整合回路３と入
力端子８との接続を遮断するようにした。このことか
ら、特に問題となるドレインバイアス端子１１に印加さ
れたパルス電圧の立ち上がり時における増幅器８５の不
要な発振をなくすことができる。このため、簡単な回路
構成で、パルス駆動を行う際に、増幅性能を低下させる
ことなく不要な発振等が出力されないようにすることが
でき、安定した動作を得ることができる。

【００５０】実施の形態５．増幅器の入力に移相器を設
け、ドレインバイアス端子１１に印加されるパルス電圧
の立ち上がり時に、一時的に入力端子８から入力された
高周波信号の移相量を変えることによって整合点をずら
し発振領域を変化させて、不要な発振等を抑えるように
してもよく、このようにしたものを本発明の実施の形態
５とする。

【００５１】図９は、本発明の実施の形態５における増
幅器の例を示した回路図である。なお、図９では、図１
と同じものは同じ符号で示しており、ここではその説明
を省略すると共に図１との相違点のみ説明する。図９に
おける図１との相違点は、移相器１０１を追加したこと
と、パルス生成回路７をゲートバイアス端子９に接続せ
ずに、移相器１０１に接続したことにあり、これらに伴
って図１の増幅器１を増幅器１０５としたことにある。

【００５２】図９において、増幅器１０５は、ＦＥＴ２
と、入力整合回路３と、ゲートバイアス回路４と、出力
整合回路５と、ドレインバイアス回路６と、パルス生成
回路７と、入力整合を変える移相器１０１とで構成され
ている。パルス生成回路７は、ドレインバイアス端子１
１に接続されると共に移相器１０１に接続され、更に、
移相器１０１は入力端子８と入力整合回路３との間に接
続されている。

【００５３】移相器１０１は、ノーマリオンのＦＥＴ１
１１、ノーマリオフのＦＥＴ１１２，１１３、遅延線路
１１４、コンデンサ１１５、抵抗１１６及び直流電源１
１７で形成されている。ＦＥＴ１１１及び１１２の各ド
レインは接続され、該接続部はコンデンサ１１５を介し
て入力端子８に接続されている。ＦＥＴ１１２におい
て、ゲートはドレインバイアス端子１１に接続され、ソ
ースは遅延線路１１４の一端に接続されている。ＦＥＴ
１１１のソースは遅延線路１１４の他端に接続され、該
接続部は、入力整合回路３のコンデンサ１７に接続され
ている。

【００５４】ＦＥＴ１１１のゲートは、ＦＥＴ１１３の
ドレインに接続され、ＦＥＴ１１３のソースに直流電源
１１７の負電極が接続され、直流電源１１７の正電極は
接地されている。また、ＦＥＴ１１３のゲートとソース
との間には抵抗１１６が接続されており、ＦＥＴ１１３
のゲートとドレインバイアス端子１１との間にパルス生
成回路７が接続されている。遅延線路１１４は、高周波
信号の伝送において、目的とする遅延が生じるように設
計された線路である。

【００５５】ＦＥＴ１１２は、ドレインバイアス端子１
１にパルス電圧が印加されるとオンして導通状態となる
が、ＦＥＴ１１１がノーマリオンであることから遅延線
路１１４はＦＥＴ１１１によってバイパスされている。
このことから、通常は、入力端子８と入力整合回路３と
の間に遅延線路１１４は接続されず、入力整合は、入力
整合回路３によって行われている。ここで、パルス生成
回路７は、ＦＥＴ１１３のゲートに印加するバイアス電
圧の制御を行い、ドレインバイアス端子１１に印加され
たパルス電圧の立ち上がり時に、上記実施の形態１で説
明したゲートバイアス端子９に入力されたようなパルス
がＦＥＴ１１３のゲートに入力される。

【００５６】このことから、ドレインバイアス端子１１
に印加されたパルス電圧の立ち上がり時に、ＦＥＴ１１
３が一時的にオンして導通状態となり、これに伴ってＦ
ＥＴ１１１は一時的に遮断状態となる。一方、ＦＥＴ１
１２は、ドレインバイアス端子１１にパルス電圧が印加
されるとオンして導通状態となることから、入力端子８
と入力整合回路３との間に一時的に遅延線路１１４が接
続される。このため、入力整合が入力整合回路３と遅延
線路１１４とで行われるようになり、ドレインバイアス
端子１１に印加されるパルス電圧の立ち上がり時に、一
時的に入力整合の整合点を変えることができる。

【００５７】ここで、ＦＥＴ２の出力特性において動作
が不安定になる不安定領域は、該ＦＥＴ２を使用する増
幅器の整合回路と深く関係している。例えばＦＥＴ２の
出力特性が不安定領域内にある場合でも、増幅器の整合
を変えることによりＦＥＴ２が発振しなくなる。このた
め、ドレインバイアス端子１１に印加されるパルス電圧
の立ち上がり時における不要な発振が起きる間は、入力
整合の整合点を変えることにより、ドレインバイアス端
子１１に印加されるパルス電圧の立ち上がり時における
不要な発振の発生を防止する。

【００５８】このように、本実施の形態５における増幅
器は、ドレインバイアス端子１１に印加されたパルス電
圧の立ち上がり時に、遅延線路１１４を一時的に入力整
合回路３に接続するようにした。このことから、特に問
題となるドレインバイアス端子１１に印加されたパルス
電圧の立ち上がり時における増幅器１０５の入力整合を
一時的に変え不要な発振をなくすことができる。このた
め、簡単な回路構成で、パルス駆動を行う際に、利得を
一時的に低下させるだけで増幅性能を低下させることな
く不要な発振等が起こらない安定した動作を得ることが
できる。

【００５９】実施の形態６．実施の形態１から実施の形
態５においては、増幅器のＦＥＴにシングルゲートのＦ
ＥＴを使用したが、増幅器のＦＥＴにデュアルゲートＦ
ＥＴを使用し、ドレインバイアス端子１１に印加される
パルス電圧の立ち上がり時に、一時的に増幅器の利得を
低下させるようにして不要な発振等が生じないようにし
てもよく、このようにしたものを本発明の実施の形態６
とする。

【００６０】図１０は、本発明の実施の形態６における
増幅器の例を示した回路図である。なお、図１０では、
図１と同じものは同じ符号で示しており、ここではその
説明を省略すると共に図１との相違点のみ説明する。図
１０における図１との相違点は、図１のＦＥＴ２の代わ
りにデュアルゲートＦＥＴ１２１を使用したことと、該
デュアルゲートＦＥＴ１２１の第２ゲートに対するバイ
アス電圧の印加制御を行う第２ゲートバイアス回路１２
２を追加したことにあり、これに伴って図１の増幅器１
を増幅器１２５としたことにある。

【００６１】図１０において、増幅器１２５は、デュア
ルゲートＦＥＴ１２１と、入力整合回路３と、ゲートバ
イアス回路４と、出力整合回路５と、ドレインバイアス
回路６と、パルス生成回路７と、デュアルゲートＦＥＴ
１２１の第２ゲートに対するバイアス電圧の印加制御を
行う第２ゲートバイアス回路１２２とで構成されてい
る。パルス生成回路７は、ドレインバイアス端子１１に
接続されると共に第２ゲートバイアス回路１２２に接続
され、更に、第２ゲートバイアス回路１２２はデュアル
ゲートＦＥＴ１２１の第２ゲートに接続されている。

【００６２】デュアルゲートＦＥＴ１２１の第１ゲート
と入力端子８との間には入力整合回路３が接続され、デ
ュアルゲートＦＥＴ１２１の第１ゲートとゲートバイア
ス端子９との間にはゲートバイアス回路４が接続されて
いる。更に、デュアルゲートＦＥＴ１２１のドレインと
出力端子１０との間には出力整合回路５が接続され、デ
ュアルゲートＦＥＴ１２１のドレインとドレインバイア
ス端子１１との間にはドレインバイアス回路６が接続さ
れている。

【００６３】第２ゲートバイアス回路１２２は、ノーマ
リオフのＦＥＴ１３１、抵抗１３２及び直流電源１３３
で形成されている。ＦＥＴ１３１のドレインはデュアル
ゲートＦＥＴ１２１の第２ゲートに接続され、ＦＥＴ１
３１のソースに直流電源１３３の負電極が接続され、直
流電源１３３の正電極は接地されている。また、ＦＥＴ
１３１のゲートとソースとの間には抵抗１３２が接続さ
れており、ＦＥＴ１３１のゲートとドレインバイアス端
子１１との間にパルス生成回路７が接続されている。

【００６４】パルス生成回路７は、ＦＥＴ１３１の動作
制御を行い、ドレインバイアス端子１１にパルス電圧が
印加されていないときは、ＦＥＴ１３１は遮断状態とな
りデュアルゲートＦＥＴ１２１の第２ゲートはオープン
状態にある。一方、ドレインバイアス端子１１に印加さ
れ、該印加されたパルス電圧の立ち上がり時に、上記実
施の形態１で説明したゲートバイアス端子９に入力され
たようなパルスがＦＥＴ１３１のゲートに入力される。
このことから、ドレインバイアス端子１１に印加された
パルス電圧の立ち上がり時に、ＦＥＴ１３１が一時的に
オンして導通状態となり、デュアルゲートＦＥＴ１２１
の第２ゲートに直流電源１３３からの負電圧が一時的に
印加され、デュアルゲートＦＥＴ１２１の利得を一時的
に低下させて動作を安定させる。このため、ドレインバ
イアス端子１１に印加されるパルス電圧の立ち上がり時
における不要な発振の発生を防止する。

【００６５】このように、本実施の形態６における増幅
器は、ドレインバイアス端子１１に印加されたパルス電
圧の立ち上がり時に、一時的にデュアルゲートＦＥＴ１
２１の第２ゲートに負電圧が印加するようにした。この
ことから、特に問題となるドレインバイアス端子１１に
印加されたパルス電圧の立ち上がり時における増幅器１
２５の利得を一時的に低下させ不要な発振をなくすこと
ができる。このため、簡単な回路構成で、パルス駆動を
行う際に、利得を一時的に低下させるだけで増幅性能を
低下させることなく不要な発振等が起こらない安定した
動作を得ることができる。

【００６６】なお、上記実施の形態２から実施の形態６
において、特に問題となるドレインバイアス端子１１に
印加されたパルス電圧の立ち上がり時における増幅器の
不要な発信をなくすようにした。しかし、これは一例で
あり、本発明はこれに限定するものではなく、パルス生
成回路７を、ドレインバイアス端子１１に印加されたパ
ルス電圧の立ち上がり及び立ち下がり時に、同一方向の
パルスを生成して出力する回路構成にすることにより、
ドレインバイアス端子１１に印加されたパルス電圧の立
ち上がり及び立ち下り時における増幅器の不要な発信を
なくすようにすることができる。

【００６７】

【発明の効果】請求項１に係る増幅器は、パルス生成回
路により、ドレインバイアスとして印加されるパルス電
圧の立ち上がり及び立ち下がりに応じてゲートバイアス
を一時的に変えるようにした。このことから、ドレイン
バイアスとしてパルス電圧を印加した際に、ＦＥＴの出
力特性において、発振等が発生する不安定領域を通るこ
となくバイアス点に到達し、更にバイアス点からドレイ
ン電流及びドレイン電圧がゼロとなる点に戻すことがで
きる。このため、パルス駆動を行う際に、増幅性能を低
下させることなく不要な発振等が起こらない安定した動
作を得ることができる。

【００６８】請求項２に係る増幅器は、利得制御回路に
より、ドレインバイアスとして印加されたパルス電圧の
立ち上がり及び立ち下がり時における一定期間、増幅器
の利得を一時的に低下させるようにした。このことか
ら、ドレインバイアスとして印加されたパルス電圧の立
ち上がり及び立ち下がり時における増幅器の不要な発振
をなくすことができる。このため、パルス駆動を行う際
に、利得を一時的に低下させるだけで増幅性能を低下さ
せることなく不要な発振等が起こらない安定した動作を
得ることができる。

【００６９】請求項３に係る増幅器は、請求項２におい
て、具体的には、利得制御回路が、パルス生成回路から
パルスが入力されると増幅器の出力端子に一時的に抵抗
を接続して増幅器の出力をバイパスし、増幅器の利得を
一時的に低下させるようにした。このことから、ドレイ
ンバイアスとして印加されたパルス電圧の立ち上がり及
び立ち下がり時における増幅器の不要な発振をなくすこ
とができる。このため、パルス駆動を行う際に、利得を
一時的に低下させるだけで増幅性能を低下させることな
く不要な発振等が起こらない安定した動作を得ることが
できる。

【００７０】請求項４に係る増幅器は、請求項２におい
て、具体的には、利得制御回路が、パルス生成回路から
パルスが入力されるとＦＥＴのドレイン電圧を一時的に
ゲートに帰還させて、増幅器の利得を一時的に低下させ
るようにした。このことから、ドレインバイアスとして
印加されたパルス電圧の立ち上がり及び立ち下がり時に
おける増幅器の不要な発振をなくすことができる。この
ため、パルス駆動を行う際に、利得を一時的に低下させ
るだけで増幅性能を低下させることなく不要な発振等が
起こらない安定した動作を得ることができる。

【００７１】請求項５に係る増幅器は、ドレインバイア
スとして印加されたパルス電圧の立ち上がり及び立ち下
がり時における一定期間、ＦＥＴで増幅された信号の外
部への出力を一時的に遮断するようにした。このことか
ら、ドレインバイアスとして印加されたパルス電圧の立
ち上がり及び立ち下がり時における増幅器の不要な発振
をなくすことができる。このため、パルス駆動を行う際
に、増幅性能を低下させることなく不要な発振等が起こ
らない安定した動作を得ることができる。

【００７２】請求項６に係る増幅器は、ドレインバイア
スとして印加されたパルス電圧の立ち上がり及び立ち下
がり時における一定期間、ＦＥＴで増幅を行う信号にお
ける外部からの入力を一時的に遮断するようにした。こ
のことから、ドレインバイアスとして印加されたパルス
電圧の立ち上がり及び立ち下がり時における増幅器の不
要な発振をなくすことができる。このため、パルス駆動
を行う際に、増幅性能を低下させることなく不要な発振
等が起こらない安定した動作を得ることができる。

【００７３】請求項７に係る増幅器は、ドレインバイア
スとして印加されたパルス電圧の立ち上がり及び立ち下
がり時における一定期間、外部から入力されたＦＥＴで
増幅を行う信号の移相量を変えるようにした。このこと
から、ドレインバイアスとして印加されたパルス電圧の
立ち上がり及び立ち下がり時における増幅器の入力整合
を一時的に変え不要な発振をなくすことができる。この
ため、パルス駆動を行う際に、利得を一時的に低下させ
るだけで増幅性能を低下させることなく不要な発振等が
起こらない安定した動作を得ることができる。

【００７４】請求項８に係る増幅器は、ドレインバイア
スとして印加されたパルス電圧の立ち上がり及び立ち下
がり時における一定期間、デュアルゲートＦＥＴの第２
ゲートに負電圧を印加するようにした。このことから、
ドレインバイアスとして印加されたパルス電圧の立ち上
がり及び立ち下がり時における増幅器の利得を一時的に
低下させて不要な発振をなくすことができる。このた
め、パルス駆動を行う際に、利得を一時的に低下させる
だけで増幅性能を低下させることなく不要な発振等が起
こらない安定した動作を得ることができる。

【００７５】請求項９に係る増幅器は、請求項１から請
求項８のいずれかにおいて、具体的には、パルス生成回
路を、抵抗及びコンデンサの直列回路で構成した。この
ことから、簡単な回路構成で、増幅性能を低下させるこ
となく不要な発振等が起こらない安定した動作を得るこ
とができる。

【００７６】請求項１０に係る増幅器は、請求項９にお
いて、抵抗及びコンデンサの直列回路に更に信号反転回
路を接続してパルス生成回路を構成した。このことか
ら、簡単な回路構成で、増幅性能を低下させることなく
不要な発振等が起こらない安定した動作を得ることがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における増幅器の例を
示した回路図である。

【図２】 図１で示した増幅器１における各部の波形を
示したタイミングチャートである。

【図３】 図１におけるＦＥＴ２の特性を示した図であ
る。

【図４】 本発明の実施の形態１における増幅器の他の
例を示した回路図である。

【図５】 本発明の実施の形態２における増幅器の例を
示した回路図である。

【図６】 本発明の実施の形態３における増幅器の例を
示した回路図である。

【図７】 本発明の実施の形態４における増幅器の例を
示した回路図である。

【図８】 本発明の実施の形態４における増幅器の他の
例を示した回路図である。

【図９】 本発明の実施の形態５における増幅器の例を
示した回路図である。

【図１０】 本発明の実施の形態６における増幅器の例
を示した回路図である。

【図１１】 マイクロ波の増幅を行う増幅器の従来例を
示した回路図である。

【図１２】 図１１の増幅器における各部の波形を示し
た図である。

【図１３】 図１１におけるＦＥＴ２０１の特性を示し
た図である。

【図１４】 図１１におけるＦＥＴ２０１のドレイン電
圧Ｖdの変化を示した図である。

【図１５】 図１１における出力端子２０８の電力波形
を示した図である。

【符号の説明】

１，４５，６５，８５，１０５，１２５ 増幅器、 ２
ＦＥＴ、 ３ 入力整合回路、 ４ ゲートバイアス
回路、 ５ 出力整合回路、 ６ ドレインバイアス回
路、 ７，８１ パルス生成回路、 ８ 入力端子、
９ ゲートバイアス端子、 １０ 出力端子、 １１
ドレインバイアス端子、 １３ 直流電源、 ３５ 抵
抗、 ３６ コンデンサ、 ３９ インバータ、 ４１
バイパス回路、 ６１ 帰還回路、 ８２ 遮断制御
回路、 １０１ 移相器、 １２１ デュアルゲートＦ
ＥＴ、 １２２ 第２ゲートバイアス回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ドレインバイアスとしてパルス電圧を印
   加するパルス駆動が行われ、高周波信号の増幅を行う増
   幅器において、 高周波信号の増幅を行うＦＥＴと、 外部から入力されるパルスを用いて該ＦＥＴのドレイン
   バイアスを行うドレインバイアス回路と、 外部から入力される負電圧を用いて上記ＦＥＴのゲート
   バイアスを行うゲートバイアス回路と、 上記ドレインバイアス回路に入力されるパルスに応じて
   所定のパルスを生成して出力するパルス生成回路とを備
   え、 該パルス生成回路は、上記ドレインバイアス回路に入力
   されるパルスの立ち上がり及び立ち下がり時に、それぞ
   れ所定の単一パルスをゲートバイアス回路に出力してゲ
   ートバイアスを変え、上記ＦＥＴの出力特性を一時的に
   変えることを特徴とする増幅器。
2. 【請求項２】 高周波信号の増幅を行うＦＥＴを有し、
   該ＦＥＴに対して、負電圧のゲートバイアスを行うと共
   にドレインバイアスとしてパルス電圧を印加するパルス
   駆動が行われ、高周波信号の増幅を行う増幅器におい
   て、 ドレインバイアスとして外部から入力されるパルスに応
   じて所定のパルスを生成して出力するパルス生成回路
   と、 該パルス生成回路から出力されたパルスに応じて増幅器
   の利得を低下させる利得制御回路とを備え、 上記パルス生成回路は、ドレインバイアスとして外部か
   ら入力されるパルスの立ち上がり及び立ち下がり時に、
   それぞれ所定の単一パルスを利得制御回路に出力し、上
   記利得制御回路は、パルス生成回路からパルスが入力さ
   れると増幅器の利得を一時的に低下させることを特徴と
   する増幅器。
3. 【請求項３】 上記利得制御回路は、増幅器の出力端子
   に接続されるバイパス回路であり、パルス生成回路から
   パルスが入力されると増幅器の出力端子に一時的に抵抗
   を接続して増幅器の出力をバイパスし、増幅器の利得を
   一時的に低下させることを特徴とする請求項２に記載の
   増幅器。
4. 【請求項４】 上記利得制御回路は、ＦＥＴのドレイン
   とゲートとの間に接続される帰還回路であり、パルス生
   成回路からパルスが入力されると上記ＦＥＴのドレイン
   電圧を一時的にゲートに帰還させて、増幅器の利得を一
   時的に低下させることを特徴とする請求項２に記載の増
   幅器。
5. 【請求項５】 高周波信号の増幅を行うＦＥＴを有し、
   該ＦＥＴに対して、負電圧のゲートバイアスを行うと共
   にドレインバイアスとしてパルス電圧を印加するパルス
   駆動が行われ、高周波信号の増幅を行う増幅器におい
   て、 ドレインバイアスとして外部から入力されるパルスに応
   じて所定のパルスを生成して出力するパルス生成回路
   と、 該パルス生成回路から出力されたパルスに応じて、上記
   ＦＥＴで増幅された信号の外部への出力を制御する出力
   制御回路とを備え、 上記パルス生成回路は、ドレインバイアスとして外部か
   ら入力されるパルスの立ち上がり及び立ち下がり時に、
   それぞれ所定の単一パルスを出力制御回路に出力し、上
   記出力制御回路は、パルス生成回路からパルスが入力さ
   れると上記ＦＥＴで増幅された信号の外部への出力を一
   時的に遮断することを特徴とする増幅器。
6. 【請求項６】 高周波信号の増幅を行うＦＥＴを有し、
   該ＦＥＴに対して、負電圧のゲートバイアスを行うと共
   にドレインバイアスとしてパルス電圧を印加するパルス
   駆動が行われ、高周波信号の増幅を行う増幅器におい
   て、 ドレインバイアスとして外部から入力されるパルスに応
   じて所定のパルスを生成して出力するパルス生成回路
   と、 該パルス生成回路から出力されたパルスに応じて、上記
   ＦＥＴで増幅を行う信号における外部からの入力を制御
   する入力制御回路とを備え、 上記パルス生成回路は、ドレインバイアスとして外部か
   ら入力されるパルスの立ち上がり及び立ち下がり時に、
   それぞれ所定の単一パルスを入力制御回路に出力し、上
   記入力制御回路は、パルス生成回路からパルスが入力さ
   れると上記ＦＥＴで増幅を行う外部からの信号の入力を
   一時的に遮断することを特徴とする増幅器。
7. 【請求項７】 高周波信号の増幅を行うＦＥＴを有し、
   該ＦＥＴに対して、負電圧のゲートバイアスを行うと共
   にドレインバイアスとしてパルス電圧を印加するパルス
   駆動が行われ、高周波信号の増幅を行う増幅器におい
   て、 ドレインバイアスとして外部から入力されるパルスに応
   じて所定のパルスを生成して出力するパルス生成回路
   と、 該パルス生成回路から出力されたパルスに応じて、外部
   から入力されたＦＥＴで増幅を行う信号の移相量を変え
   る移相器とを備え、 上記パルス生成回路は、ドレインバイアスとして外部か
   ら入力されるパルスの立ち上がり及び立ち下がり時に、
   それぞれ所定の単一パルスを移相器に出力し、上記移相
   器は、パルス生成回路からパルスが入力されると、外部
   から入力された上記ＦＥＴで増幅を行う信号の移相量を
   一時的に変えることを特徴とする増幅器。
8. 【請求項８】 高周波信号の増幅を行うデュアルゲート
   ＦＥＴを有し、該デュアルゲートＦＥＴの第１ゲートに
   対して、負電圧のゲートバイアスを行うと共にドレイン
   バイアスとしてパルス電圧を印加するパルス駆動が行わ
   れ、高周波信号の増幅を行う増幅器において、 ドレインバイアスとして外部から入力されるパルスに応
   じて所定のパルスを生成して出力するパルス生成回路
   と、 該パルス生成回路から出力されたパルスに応じて、上記
   デュアルゲートＦＥＴの第２ゲートに負電圧を印加する
   第２ゲートバイアス回路とを備え、 上記パルス生成回路は、ドレインバイアスとして外部か
   ら入力されるパルスの立ち上がり及び立ち下がり時に、
   それぞれ所定の単一パルスを第２ゲートバイアス回路に
   出力し、上記第２ゲートバイアス回路は、パルス生成回
   路からパルスが入力されるとデュアルゲートＦＥＴの第
   ２ゲートに一時的に負電圧を印加してデュアルゲートＦ
   ＥＴの利得を一時的に低下させることを特徴とする増幅
   器。
9. 【請求項９】 上記パルス生成回路は、抵抗及びコンデ
   ンサの直列回路で構成されることを特徴とする請求項１
   から請求項８のいずれかに記載の増幅器。
10. 【請求項１０】 上記パルス生成回路は、抵抗及びコン
    デンサの直列回路に信号反転回路を更に接続して構成さ
    れることを特徴とする請求項９に記載の増幅器。