JP2003283276A - 高周波利得可変増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】低消費電流で動作させることができ、利得を変
化させても入出力反射特性の劣化が小さくなり、かつ可
変利得幅が広く歪特性も良好な高周波利得可変増幅回路
構造を提供する。 【解決手段】 高周波信号をゲートに入力する第１のト
ランジスタと、当該高周波信号をドレインから出力する
第２のトランジスタが、第１のトランジスタのドレイン
と第２のトランジスタのソースとの間に接続された第３
のトランジスタ、及びインダクタ又は抵抗とともに、電
源からの電流を直列に共有する構成とし、上記第１のト
ランジスタのドレインと上記第２のトランジスタのゲー
トとの間に接続され、信号減衰器として動作する第４の
トランジスタとを設け、上記第３のトランジスタのゲー
トと上記第４のトランジスタのゲートに共通の利得可変
制御電圧端子を接続するとともに、上記第３のトランジ
スタのゲートはレベルシフト素子を介して該端子と接続
したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高周波利得可変増幅
回路、特に超短波から準マイクロ波等の信号を対象とし
た利得可変機能を持つ増幅回路の構成に関する。

【０００２】

【従来の技術】従来、超短波から準マイクロ波等の信号
を扱う通信装置等において、高周波信号の利得を可変制
御する増幅回路が用いられており、この種の増幅回路と
しては、例えば図４に示されるものがある。図４におい
て、高周波信号を印加する入力端子Ｔ１には、デュアル
ゲート構造の第１の電界効果トランジスタ（以下ＦＥＴ
とする）１が入力整合回路６を介して接続され、増幅処
理を施した高周波信号を出力する出力端子Ｔ２には、利
得可変時に第１のＦＥＴ１の出力反射特性の劣化を後段
に影響させないようにするために、第２のＦＥＴ２が出
力整合回路７を介して接続される。

【０００３】第１のＦＥＴ１にはその動作を確保するた
めに、抵抗９，１０及び容量１１、第２のＦＥＴ２には
抵抗１２，１３及び容量１４が配置されており、この容
量１１，１４は各ＦＥＴ１，２のソースを高周波的に接
地する役目をする。また、第１のＦＥＴ１のドレインと
第２のＦＥＴ２のゲートとの間には、ＤＣカットとイン
ピーダンス整合のために、容量１５が接続される。

【０００４】そして、上記のデュアル構造の第１のＦＥ
Ｔ１の第２ゲートに、抵抗１６を介して利得可変制御電
圧を与えるための利得可変制御電圧端子Ｔ３が配置さ
れ、この利得可変制御電圧に基づいて第２のＦＥＴ２か
ら出力される信号の利得が制御される。また、これら第
１のＦＥＴ１及び第２のＦＥＴ２のドレインと電源端子
Ｔ４との間に、インダクタ１８及び１９が配置され、こ
れらのインダクタ１８，１９により、第１のＦＥＴ１と
第２のＦＥＴ２のドレイン間の高周波的なアイソレーシ
ョンが高くなる。なお、電源端子Ｔ４は容量２０を介し
て高周波的に接地される。

【０００５】このような構成の利得可変増幅回路によれ
ば、第２のＦＥＴ２により第１のＦＥＴ１の出力反射特
性の劣化を後段に影響させない形で、所定の利得範囲で
の安定な動作を実現することができる。即ち、第２のＦ
ＥＴ２を使用しない場合は、第１のＦＥＴ１の第２ゲー
トに利得可変制御電圧を印加して利得を変化させると、
第１のＦＥＴ１の出力反射特性の変化が大きいため、第
１のＦＥＴ１の後段に接続するフィルタや増幅器に影響
を与え、通信装置系等の特性の悪化や不安定な動作を招
くことになる。

【０００６】

【発明が解決しようとする課題】しかしながら、図４の
ような従来の回路では、付加した第２のＦＥＴ２を動作
させるための新たな電流が必要になり、低消費電流動作
を実現できないという問題があった。

【０００７】また、第２のＦＥＴ２を配置した場合で
も、増幅利得を変化させる場合に出力反射特性の劣化を
十分に抑えることができず、しかも広帯域で動作させる
と、特定の周波数で入力反射特性の劣化が生じるという
不具合もある。更には、上記利得の可変幅を広くする回
路構成にすると、総合利得可変特性の傾斜の直線性等を
考慮した安定な動作が確保し難くなるという問題もあ
る。

【０００８】本発明は上記間題点に鑑みてなされたもの
であり、その目的は、低消費電流で動作させることがで
き、利得を変化させても入出力反射特性の劣化が小さく
なり、かつ可変利得幅を広くする場合でも安定した動作
が確保できる高周波利得可変増幅回路構造を提供するこ
とにある。

【０００９】また、本出願人は、特開平１１−３４６１
３１号公報で上記問題を解決する為の回路構造を開示し
ているが、本発明の目的は利得可変幅および歪特性を更
に向上させた高周波利得可変増幅回路構造を提供するこ
とにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、高周波信号をゲートに入力
する第１のトランジスタと、当該高周波信号をドレイン
から出力する第２のトランジスタと、上記第１のトラン
ジスタのドレインと上記第２のトランジスタのソースと
の間に接続され高周波的なアイソレーションを大きくす
るためのインダクタ又は抵抗と、上記第２のトランジス
タのソースでの高周波的なインピーダンスを低くする容
量と、を含み、上記第１及び第２のトランジスタが電源
からの電流を直列に共有する構成とし、上記第２のトラ
ンジスタの高周波的な出力インピーダンスを変えずに上
記第１及び第２のトランジスタで得られる利得を変化さ
せる可変抵抗素子として、上記インダクタ又は抵抗に対
し直列に接続した第３のトランジスタ及びこの第３のト
ランジスタのドレイン・ソース間に配置した抵抗と、上
記第１のトランジスタのドレインと上記第２のトランジ
スタのゲートとの間に接続され、信号減衰器として動作
する第４のトランジスタとを設け、上記第３のトランジ
スタのゲートと上記第４のトランジスタのゲートに共通
の利得可変制御電圧端子を接続するとともに、上記第３
のトランジスタのゲートはレベルシフト素子を介して該
端子と接続したことを特徴とする。請求項２記載の発明
は、上記第４のトランジスタのドレインとソースを高抵
抗素子を介して接続し、該ソースのバイアス抵抗と上記
第２のトランジスタのゲートのバイアス抵抗とを共用す
ることにより、上記第４のトランジスタのドレインとソ
ースを、上記第２のトランジスタのゲートと同電位にす
ることを特徴とする。

【００１１】請求項３記載の発明は、上記第１のトラン
ジスタ及び上記第２のトランジスタのそれぞれのドレイ
ン・ゲート間に直列に抵抗及び容量を接続し、上記第１
のトランジスタ及び第２のトランジスタを広帯域増幅器
として構成し、上記高周波信号をゲートへ入力する端子
と上記第１のトランジスタのゲートとの間に、該端子か
ら見て特定の周波数における入力反射特性を補正するた
めのインダクタを接続したことを特徴とする。

【００１２】請求項１の構成によれば、第１及び第２の
トランジスタが従来のように電源電流を並列ではなく直
列に共有することになるので、低電流で動作させること
ができる。また、可変抵抗機能を持つ第３のトランジス
タ及び抵抗により、利得可変制御が実行され、かつ容量
により第２のトランジスタのソースが高周波的に接地さ
れるので、利得可変時の出力反射性の劣化を良好に抑制
することができる。また、可変抵抗機能を持つ第３のト
ランジスタ及び第４のトランジスタをひとつの利得可変
制御電圧で広い利得可変幅に渡って良好に制御すること
ができる。請求項２の構成によれば、直流バイアスを共
有することにより回路素子数を減らすことが出来る。

【００１３】請求項３の構成によれば、広帯域利得可変
増幅回路となるが、この場合の特定周波数の入力反射特
性の補正が行われるので、広帯域で利得可変させる動作
において入力反射特性の劣化を小さく維持することがで
きる。

【００１４】

【発明の実施の形態】図１には、実施形態の第１例に係
る高周波利得可変増幅回路の構成が示されており、図１
において、高周波信号の入力端子Ｔ１と当該高周波信号
の出力端子Ｔ２との間に、デュアル構造の第１のＦＥＴ
１、出力反射特性を改善するための第２のＦＥＴ２、可
変抵抗機能（詳細は後述）を担う第３のＦＥＴ３が配置
されるが、これらのＦＥＴ１〜３は電源に対して直列に
配置される。即ち、電源端子Ｔ４とグランド（ＧＮＤ）
との間に、図示されるように第２のＦＥＴ２のドレイン
→そのソース→第３のＦＥＴ３のドレイン→そのソース
→第１のＦＥＴ１のドレイン（容量３８でＤＣカットさ
れる）→そのソースの順に接続される。これにより、こ
れらのＦＥＴ１〜３は電源電流を直接に共有することに
なる。

【００１５】第１のＦＥＴ１は、自己バイアス方式の増
幅器であり、そのソースは抵抗１０により自己バイアス
され、ゲートは抵抗９により接地電位にバイアスされ
る。この第１のＦＥＴ１のソースは、容量１１によって
高周波的なインピーダンスが下げられており、このソー
スと接地電位との間のインピーダンスが高周波的に影響
を与えないようになっている。そして、この第１のＦＥ
Ｔ１の第２ゲートはそのソースへ短絡させる。また、こ
の第１のＦＥＴ１のドレイン・ゲート間に直列に、抵抗
２２及び容量２３が接続され、これによって負帰還を構
成して第１のＦＥＴ１を広帯域増幅器として動作させて
いる。

【００１６】第２のＦＥＴ２は、固定バイアス方式の増
幅器であり、そのゲートは抵抗２４と抵抗２５で電源電
圧を分割した電圧にバイアスされ、この第２のＦＥＴ２
においても、そのドレイン・ゲート電極間に直列に配置
した抵抗２６及び容量２７によって負帰還を構成し、広
帯域増幅器として動作させる。

【００１７】そして、第２のＦＥＴ２のソースと第１の
ＦＥＴ１のドレインとの間に、この両者間の高周波的な
アイソレーションを高くするためのインダクタ１８（こ
のインダクタの代りに抵抗を配置する場合もある）が配
置されるが、このインダクタ１８と第２のＦＥＴ２のソ
ースとの間に、利得可変時の可変抵抗機能を果たすた
め、第３のＦＥＴ３と抵抗２９（これは第３のＦＥＴ３
のドレイン・ソース間に配置）を並列に接続する。この
第３のＦＥＴ３のゲートに、電圧レベルシフト用のレベ
ルシフト素子としてダイオード４１，４２と抵抗３０を
介して利得可変制御電圧端子Ｔ３が配置される。この可
変抵抗機能によれば、ここで発生する電圧降下を利用
し、上記第１のＦＥＴ１のドレインにかかる電圧を変え
ることによって、第１のＦＥＴ１の利得を変化させるこ
とができる。

【００１８】また、第２のＦＥＴ２のソースは容量３２
で高周波的にＧＮＤへ接続しており、このソースでの直
流電圧が利得可変時に変化しなければ増幅器の特性は大
きく変らないため、利得可変時の第２のＦＥＴ２の出力
反射特性の劣化は小さくなる。

【００１９】更に、第１のＦＥＴ１と第２のＦＥＴ２の
間に、第４のＦＥＴ４を接続し、これを第１のＦＥＴ
１、第２のＦＥＴ２から構成される広帯域増幅器の段間
における高周波減衰器として動作させている。即ち、こ
の第４のＦＥＴ４のドレインのバイアス電圧として、抵
抗３３と抵抗３４で電源電圧を分圧した電圧を設定し、
この第４のＦＥＴ４のソースのバイアス電圧は、高抵抗
素子３５（例えば１０ｋΩ〜１００ｋΩ程度）でＦＥＴ
４のドレイン電圧と同電位になる。そして、この第４の
ＦＥＴ４のゲートは抵抗３６を介して上述した利得可変
制御電圧端子Ｔ3に接続される。

【００２０】この高周波減衰器としての第４のＦＥＴ４
は、減衰特性が最小のとき、すなわちドレイン電圧とゲ
ート電圧が同電位のとき、第４のＦＥＴ４のドレイン・
ソース間が導通状態となる。

【００２１】また、図１に示されるように、第２のＦＥ
Ｔ２のゲートと第４のＦＥＴ４のソースとの間には、Ｄ
Ｃ（直流）カットをするための容量３７が配置され、こ
の第４のＦＥＴ４のドレインと第１のＦＥＴ１のドレイ
ンとの間にも、ＤＣカット用の容量３８が設けられる。
更に、入力端子Ｔ１と第１のＦＥＴ１のゲートとの間に
は、容量３９を介して、入力反射特性を改善するための
インダクタ４０が接続されており、このインダクタ４０
によって、広帯域で利得可変をする増幅器において特定
周波数の入力反射特性の向上を図ることができる。

【００２２】このような第１例の構成によれば、上述し
たように、第１のＦＥＴ１〜第３のＦＥＴ３が電源電流
を直列に共有することになるので、低電流で動作させる
ことができる。また、第２のＦＥＴ２のソースとインダ
クタ１８との間に、可変抵抗機能を持つ第３のＦＥＴ３
及び抵抗２９を配置したので、従来のように第１のＦＥ
Ｔ１の第２ゲートに制御電圧を与えるのではなく、第１
のＦＥＴ１と第２のＦＥＴ２との間の可変抵抗機能で利
得可変制御を行うことができる。

【００２３】即ち、利得可変制御電圧端子Ｔ３に印加さ
れる利得可変制御電圧は、抵抗３０とダイオード４１，
４２を介して第３のＦＥＴ３のゲートに与えられ、この
利得可変制御電圧からダイオード順方向電圧の２倍の電
圧分だけレベルを下げた電圧が第２のＦＥＴ２のソース
電圧Ｖｓより高い程、可変抵抗部分の抵抗値は小さくな
り、第１のＦＥＴ１の利得は大きくなる。一方、利得可
変制御電圧からダイオード順方向電圧の２倍の電圧分だ
けレベルシフトした電圧が第２のＦＥＴ２のソース電圧
Ｖｓより低い程、可変抵抗部分の抵抗値は大きくなり、
第１のＦＥＴ１の利得は小さくなる。そして、このよう
な利得可変制御において、第２のＦＥＴ２のソースが容
量３２によって高周波的に接地されるので、このソース
電極の電圧は変化せず、出力反射特性の劣化が小さくな
る。

【００２４】図３には、上記第１例の高周波利得可変回
路において、９００ＭＨｚの周波数についての利得可変
特性が示されている。第１乃至第４のＦＥＴ１〜４とし
て、ピンチオフ電圧が−１ＶのＧａＡｓ（ガリウム砒
素）ＭＥＳ（Metal Semiconductor）ＦＥＴを用い、電
源電圧（VDD）を３Ｖとして利得可変制御電圧を０〜３
Ｖまで変えたときの入力端子Ｔ１から出力端子Ｔ２の利
得特性である。第３のＦＥＴ３のゲートへは、ダイオー
ド４１，４２で利得可変制御電圧をレベルシフトして入
力することにより、利得可変制御電圧が１Ｖ〜３Ｖの範
囲において第１のＦＥＴ１の利得を変化させている。一
方、第４のＦＥＴ４は、利得可変制御電圧が１Ｖ〜２Ｖ
の範囲において高周波減衰器として動作し、第３のＦＥ
Ｔ３が持つ利得可変特性と合わせて広い範囲の利得可変
特性を得ることができる。以上より図３から理解される
ように、利得可変制御電圧が１Ｖから２Ｖの間で４０ｄ
Ｂ以上の範囲において利得可変が可能となっている。

【００２５】また、利得可変制御電圧を下げていったと
き、１Ｖ付近で第４のＦＥＴの減衰特性が最大（ドレイ
ン−ソース間がオープン）となり、従来の回路（特開平
１１−３４６１３１号公報で開示した回路）であれば、
第１のＦＥＴの出力インピーダンスが高くなってしま
う。しかし、本発明の回路では、第３のＦＥＴ３のゲー
トへは利得可変制御電圧をレベルシフトして入力してい
ることで、上記の出力インピーダンスが高くなる前に、
第３のＦＥＴが動作して第１のＦＥＴのドレインにかか
る電圧を下げるので出力インピーダンスが高くなること
はなく、図３で示すように歪特性が全く問題ないことが
理解される。

【００２６】図２には、実施形態の第２例に係る高周波
利得可変増幅器の構成が示されており、図１の実施形態
の第１例と異なる点は、第４のＦＥＴ４のドレインとソ
ースを高抵抗素子３５で接続し、第４のＦＥＴ４のドレ
インを第２のＦＥＴ２のゲートに接続して同電位にする
ことにより、図１の実施形態の第１例から抵抗２個と、
容量１個の回路素子を削減している。

【００２７】上記実施形態の第１例乃至第２例の高周波
利得可変回路では、上述したように、入力端子Ｔ１と第
１のＦＥＴ１との間にインダクタ４０を設けており、こ
のインダクタ４０によって、広帯域の利得可変増幅回路
として構成したものを狭帯域周波数で動作させる場合
に、利得可変時の特定の周波数における入力反射特性を
改善することができる。

【００２８】尚、第１例、第２例ではレベルシフト用に
ダイオードを２個使用しているが、ダイオードの数は、
使用電源電圧、利得制御電圧範囲、使用するダイオード
の順方向電圧等を考慮して最適な数等を選択すればよ
い。

【００２９】また、上記の各例の回路は集積回路化する
のに適しており、これによれば端子数を少なくすること
ができる。即ち、従来の図４で集積回路化しない場合を
考えると、インダクタ１８に対する電源端子が必要で、
これとＧＮＤ端子を加えると、６本の端子を設けなけれ
ばならない。これに対し、本発明では、図１，２に示さ
れるように、入出力端子Ｔ１，Ｔ２、利得制御電圧端子
Ｔ３、電源端子Ｔ４にＧＮＤ端子を加えた５本となり、
端子数が減ることになる。

【００３０】

【発明の効果】以上説明したように、請求項１の発明に
よれば、高周波利得可変増幅回路の入力側の第１トラン
ジスタと出力側の第２トランジスタを電源端子から接地
電位を見て、この電源電流を直列に共有する構成とした
ので、低電流での動作が可能となる。また、直列配置の
第１と第２のトランジスタの間に利得可変用の第３のト
ランジスタ及び抵抗を、第１と第２のトランジスタの信
号ライン間に利得可変用の第４のトランジスタをそれぞ
れ配置すると共に、第２のトランジスタのソース・接地
電位間に高周波的接地のための容量を接続したので、広
い利得可変幅が得られると共に、第２のトランジスタの
高周波的な出力インピーダンスを変えない状態で上記第
１のトランジスタの利得を変化させ、利得可変時の出力
反射性の劣化を抑制することが可能となる。更に第３の
ＦＥＴのゲートへは、ダイオードで利得可変制御電圧を
下げて入力しているため、狭い利得可変制御電圧範囲で
広い利得可変が可能となり、歪特性も向上する。

【００３１】請求項２の発明によれば、第２のトランジ
スタのゲート側のバイアス抵抗と、第４のトランジスタ
のソース側のバイアス抵抗を共用したので、バイアス抵
抗及びＤＣカットのための容量が不要となり、回路素子
の数を減らすことができるという利点がある。

【００３２】請求項３の発明によれば、上記第１と第２
のトランジスタに負帰還回路を付加して広帯域の利得可
変増幅回路とした場合で、この第１のトランジスタのゲ
ートと入力端子の間にインダクタを配置し、所定帯域内
の特定周波数における入力反射特性を良好にしたので、
利得可変時の入力反射特性の劣化を改善することが可能
となる。また、上記請求項１乃至請求項３の増幅器を集
積回路とした場合、少ない端子で安定した動作する増幅
回路が得られるという利点がある。

【図面の簡単な説明】

【図１】本発明の実施形態の第１例に係る高周波利得可
変増幅回路の構成を示す図である。

【図２】本発明の実施形態の第２例に係る高周波利得可
変増幅回路の構成を示す図である。

【図３】第１例の回路において、利得可変制御電圧を変
えたときの利得特性を示すグラフである。

【図４】従来の高周波利得可変増幅回路の構成を示す図
である。

【符号の説明】

Ｔ1 … 入力端子、Ｔ2 … 出力端子、Ｔ3 … 利
得可変制御電圧端子、Ｔ4 … 電源端子、１ … 第
１のＦＥＴ、２ … 第２のＦＥＴ、３ …第３のＦＥ
Ｔ、４ … 第４のＦＥＴ、６ … 入力整合回路、７
… 出力整合回路、９，１０，１２，１３，１６，２
２，２４，２５，２６，２９，３０，３３，３４，３６
… 抵抗、３５ … 高抵抗素子、１１，１４，１
５，２０，２１，２３，２７，３２，３７〜３９ …
容量、１８，１９，４０ … インダクタ、４１，４２
… ダイオード。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA01 CA21 CA36 CA92 FA04 FA10 GN01 HA09 HA13 HA25 HA29 HA32 HA33 KA29 MA13 MA21 SA13 TA02 5J100 AA03 AA14 AA23 AA26 BA01 BB02 BC02 BC03 EA02 FA01 FA02 5J500 AA01 AC21 AC36 AC92 AF04 AF10 AH09 AH13 AH25 AH29 AH32 AH33 AK29 AM13 AM21 AS13 AT02

Claims (3)

【特許請求の範囲】
1. 【請求項１】 高周波信号をゲートに入力する第１のト
   ランジスタと、当該高周波信号をドレインから出力する
   第２のトランジスタと、上記第１のトランジスタのドレ
   インと上記第２のトランジスタのソースとの間に接続さ
   れ高周波的なアイソレーションを大きくするためのイン
   ダクタ又は抵抗と、上記第２のトランジスタのソースで
   の高周波的なインピーダンスを低くする容量と、を含
   み、上記第１及び第２のトランジスタが電源からの電流
   を直列に共有する構成とし、 上記第２のトランジスタの高周波的な出力インピーダン
   スを変えずに上記第１及び第２のトランジスタで得られ
   る利得を変化させる可変抵抗素子として、上記インダク
   タ又は抵抗に対し直列に接続した第３のトランジスタ及
   びこの第３のトランジスタのドレイン・ソース間に配置
   した抵抗と、上記第１のトランジスタのドレインと上記
   第２のトランジスタのゲートとの間に接続され、信号減
   衰器として動作する第４のトランジスタとを設け、上記
   第３のトランジスタのゲートと上記第４のトランジスタ
   のゲートに共通の利得可変制御電圧端子を接続するとと
   もに、上記第３のトランジスタのゲートはレベルシフト
   素子を介して該端子と接続したことを特徴とする高周波
   利得可変増幅回路。
2. 【請求項２】 上記第４のトランジスタのドレインとソ
   ースを高抵抗素子を介して接続し、該ソースのバイアス
   抵抗と上記第２のトランジスタのゲートのバイアス抵抗
   とを共用することにより、上記第４のトランジスタのド
   レインとソースを、上記第２のトランジスタのゲートと
   同電位にすることを特徴とする上記請求項１記載の高周
   波利得可変増幅回路。
3. 【請求項３】 上記第１のトランジスタ及び上記第２の
   トランジスタのそれぞれのドレイン・ゲート間に直列に
   抵抗及び容量を接続し、上記第１のトランジスタ及び第
   ２のトランジスタを広帯域増幅器として構成し、 上記高周波信号をゲートへ入力する端子と上記第１のト
   ランジスタのゲートとの間に、該端子から見て特定の周
   波数における入力反射特性を補正するためのインダクタ
   を接続したことを特徴とする上記請求項１乃至２記載の
   高周波利得可変増幅回路。