JP4311104B2 - 低雑音増幅回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、高周波信号の低雑音増幅回路、特に電界効果トランジスタを複数段接続してなる低雑音増幅回路に関するものである。
【0002】
【従来の技術】
従来の低雑音増幅回路を図4〜図6を参照して説明する。
図4は従来の低雑音増幅回路の概略ブロック図である。図4に示す低雑音増幅回路は、増幅素子301,302を二段に接続した増幅部3と、この増幅部3と入力端子1との間に接続された入力整合部2と、増幅部3と出力端子5との間に接続された出力整合部4とを備える。
【0003】
このような増幅素子を複数段接続した低雑音増幅回路では、回路全体の雑音指数(Noise Figure) NFは、初段の増幅素子の最小雑音指数NFmin の影響を大きく受ける。
【0004】
ここで、増幅素子301,302としては、一般に電界効果トランジスタ(以下、単に「FET」という。)が用いられている。半導体集積回路基板に形成されるFETの一般的な構造を図5に示す。
図5はFETの概略構造を示す部分平面図であり、Gがゲート、Dがドレイン、Sがソースを示す。図5に示すように、FETは、ドレインDとソースSとの間に、所定のゲート長L、所定のゲート幅Wで形成されたゲートフィンガ電極GF が配置された構造をなしている。ここで、ゲート長LはドレインDからソースSに向かう方向の長さであり、ゲート幅Wはゲート長Lの方向に垂直で、ゲートフィンガ電極GF が伸びる方向の長さをいう。
【0005】
このような構造のFETでは、ゲート幅Wが小さい、すなわちゲートフィンガ電極GF が短いと最小雑音指数NFmin が改善し、ゲート幅Wが大きい、すなわちゲートフィンガ電極GF が長いと最小雑音指数NFmin が劣化する。これは、ゲート幅Wの大きさに応じて、ゲートフィンガ電極GF が長くなるため、ゲートフィンガ電極GF に含まれる抵抗成分(直列抵抗)が増加するとともに、ゲートフィンガ電極と接地との間の寄生容量が増大するからである。
【0006】
また、最小雑音指数NFmin はFETに流れるバイアス電流(ドレイン電流)にも依存する。
図6にドレイン電流と最小雑音指数NFmin との関係を示す。
図6に示すように、最小雑音指数NFmin はバイアス電流に対して極小点を有するとともに、この最小雑音指数NFmin の特性はゲート幅Wに依存するので、FETのゲート幅とバイアス電流とを考慮した条件で駆動することで、最小雑音指数NFmin の極小値nfmin となるようにFETを動作させることができる。
【0007】
以上のことから、従来の低雑音増幅回路では、初段の増幅素子に、適正なバイアス電流で駆動させるゲート幅の小さいFETを用いていた。
ところで、高周波信号をFETに入力する場合、FETの入力インピーダンスが問題となる。直流的には、FETのゲートには電流が流れないため入力インピーダンスが高いが、高周波的には、ゲートフィンガ電極と接地との間の寄生容量により、入力インピーダンスは低くなる。しかし、ゲート幅の小さいFETでは、ゲートフィンガ電極が小さくなるため寄生容量が発生しにくく、入力インピーダンスの低下が少ない。
【0008】
このようなゲート幅を小さくした高入力インピーダンスのFETに高周波信号を伝送する場合、入力端子側の回路とFETとのインピーダンス整合を行わなければ、高周波信号の伝送損失が大きくなってしまう。このため、低雑音増幅回路では、前述の図4に示すように、入力端子1と増幅部3の初段のFET301との間に入力整合部2を設けている。具体的には、この入力整合部2にスパイラルインダクタ等のインダクタを用いている(例えば、特許文献1、特許文献2参照。)。
【0009】
【特許文献1】
特開平5−308229号公報
【特許文献2】
特開平8−321726号公報
【0010】
【発明が解決しようとする課題】
初段のFETの入力インピーダンスが高い場合、このFETと入力端子側との整合を取るために、インダクタのインダクタンス値を大きくしなければならない。しかし、基板上に電極をスパイラル形状に形成してなるスパイラルインダクタのインダクタンス値を大きくするには、インダクタを形成する電極を長くしなければならない。このため、インダクタの抵抗成分(直列抵抗)が大きくなり、ロスが増大するので、初段にせっかく最小雑音指数NFmin の小さいFETを用いても、低雑音増幅回路としての雑音指数NFが結局劣化してしまう。
【0011】
また、前述のように電極を長くすれば、それに応じてインダクタの形状が大きくなり、低雑音増幅回路を小型に形成することができない。
【0012】
この発明の目的は、雑音指数が良好で小型の低雑音増幅回路を提供することにある。
【0013】
【課題を解決するための手段】
この発明は、電界効果トランジスタを複数段接続してなる増幅部と、該増幅部の前段に接続された少なくとも一つのインダクタを含む入力整合部とを備える低雑音増幅回路において、増幅部は、初段の電界効果トランジスタのゲート幅が二段目の電界効果トランジスタのゲート幅よりも大きく、入力整合部は、初段の電界効果トランジスタのゲート幅を二段目の電界効果トランジスタのゲート幅よりも大きくしたことにより増加する増幅部の雑音指数の量よりも、初段の電界効果トランジスタのゲート幅に応じてインダクタの電極長を短くしたことで低減するインダクタでのロスの量が大きくなるように、インダクタの電極長が設定されていることを特徴としている。
【0014】
また、この発明は、入力整合部のインダクタにスパイラルインダクタまたはミアンダインダクタを用いたことを特徴としている。
【0015】
この構成では、初段の電界効果トランジスタ(FET)のゲート幅を二段目のFETのゲート幅よりも大きくすることで、増幅部初段の入力インピーダンスが低下する。増幅部の入力インピーダンスが低下すると、入力整合部を構成するインダクタのインダクタンス値を小さくすることができるので、インダクタを形成する電極長が短くなり、インダクタに含まれる抵抗成分が低下する。これにより、インダクタのロスが低下して、増幅部に入力される高周波信号に重畳するノイズが抑制される。
【0016】
ここで、例えば、インダクタの抵抗成分の減少によるロスの低下量が、増幅部の二段目のFETに対する初段のFETの最小雑音指数NFmin の増加量より大きくなるように、初段のFETのゲート幅を形成することで、増幅部の初段のFETの最小雑音指数NFmin が比較的小さくなくても(大きくても)、低雑音増幅回路の雑音指数は改善される。
【0017】
また、この発明は、初段の電界効果トランジスタと二段目の電界効果トランジスタとのバイアス電流を二段目の電界効果トランジスタの最小雑音指数が極小となるバイアス電流にすることを特徴としている。
【0018】
この構成では、ゲート幅が小さくなるほど、最小雑音指数が極小となるバイアス電流が小さくなることを利用し、ゲート幅の小さい二段目のFETのバイアス電流に初段のFETを含む他段のFETのバイアス電流を一致させることで、ゲート幅の大きい初段のFETのバイアス電流に他段のFETのバイアス電流を一致させるよりも、増幅部の消費電流が抑制される。これにより、省電力化された低雑音増幅回路が構成される。
【0019】
【発明の実施の形態】
本発明の実施形態に係る低雑音増幅回路について、図1〜図3を参照して説明する。
図1は、本実施形態に係る低雑音増幅回路の概略等価回路図である。図1において、101は入力端子、102は入力整合部、103は増幅部、104は出力整合部、105は出力端子、31,32はFETである。なお、図1では、説明を簡略化するため、FET31,32のバイアス電圧供給回路は省略している。
【0020】
入力整合部102はインダクタL21とコンデンサC21とのL型回路からなり、インダクタL21の両端がそれぞれ入力端子101および増幅部103のFET31のゲートG1 に接続されている。また、インダクタL21の増幅部103側の端部と接地との間にはコンデンサC21が接続されている。
【0021】
増幅部103は、ゲートG1 が入力整合部102に接続されたFET31と、コンデンサC33を介してFET31のドレインD1 にゲートG2 が接続され、出力整合部104にドレインD2 が接続されたFET32とを備えている。また、各FET31,32の各ソースS1 ,S2 と接地との間には、それぞれコンデンサC31,C32と抵抗器R31,R32とが接続されている。また、FET31,32のドレインD1 ,D2 には、それぞれインダクタL31,L32を介して駆動電圧供給端子VDD1 ,VDD2 が接続されており、この駆動電圧供給端子VDD1 ,VDD2 からFET31,32に駆動電圧(ドレイン電圧)が供給されている。
【0022】
入力端子101から入力された高周波信号は、入力整合部102を介して増幅部103の初段のFET31のゲートG1 に入力される。FET31は入力された高周波信号を増幅し、ドレインD1 から出力する。FET31で増幅された高周波信号は、DCカット用コンデンサC33を介し、2段目のFET32のゲートG2 に入力される。FET32は入力された高周波信号をさらに増幅して、ドレインD2 から出力する。このように2段増幅された高周波信号は、出力整合部104を介して出力端子105から出力される。
【0023】
図2は、回路基板上に形成された低雑音増幅回路部分の平面図であり、(a)は入力整合部102と増幅部103とを示し、(b)はFET31を示し、(c)はFET32を示す。図2において、図1と同じものには同じ記号を付している。この回路基板の裏面側には図示されていない接地電極が形成されている。なお、駆動電圧供給回路および各ソースから抵抗器を介して接地する回路は省略している。
【0024】
図2に示すように、入力端子101は略正方形状の電極で形成されており、この入力端子101がスパイラル電極21で形成されたスパイラルインダクタL21の一端に接続されている。スパイラルインダクタL21の他端の電極は分岐して一方電極がFET31のゲートG1 に接続されている。他方の電極は接地用電極22の一部と積層方向に重なるように形成され、この電極と接地用電極22と接地電極とでMIM型のコンデンサC21が構成されている。
【0025】
FET31のゲートG1 は、4本のゲートフィンガGF1〜GF4に分岐している。また、FET31のソースS1 は3本のソースフィンガSF1〜SF3に分岐しており、ドレインD1 は2本のドレインフィンガDF1,DF2に分岐している。そして、ソースフィンガSF1とドレインフィンガDF1との間にゲートフィンガGF1が配置され、ドレインフィンガDF1とソースフィンガSF2との間にゲートフィンガGF2が配置されている。さらに、ソースフィンガSF2とドレインフィンガDF2との間にゲートフィンガGF3が配置され、ドレインフィンガDF2とソースフィンガSF3との間にゲートフィンガGF4が配置されている。
【0026】
FET31のソースS1 はソース接地用電極33に接続され、このソース接地用電極33と接地電極との間にキャパシタンスを発生するコンデンサC31を構成している。
【0027】
FET31のドレインD1 はDCカット用コンデンサC33を構成する一方の電極35に接続され、このDCカット用コンデンサC33の他方の電極35’はFET32のゲートG2 に接続されている。
【0028】
FET32のゲートG2 は、2本のゲートフィンガGF1,GF2に分岐している。また、FET32のソースS1 は2本のソースフィンガSF1,SF2に分岐している。そして、ソースフィンガSF1とドレインフィンガDF との間にゲートフィンガGF1が配置され、ドレインフィンガDF とソースフィンガSF2との間にゲートフィンガGF2が配置される。
【0029】
FET32のソースS2 はソース接地用電極34に接続され、このソース接地用電極34と接地電極との間にキャパシタンスを発生するコンデンサC32を構成している。
【0030】
FET32のドレインD2 は、後段の出力整合部104に接続されている。
【0031】
このような構成において、FET31とFET32とは、各ゲートフィンガの形状が同形状に形成されている。一方、FET31はゲートフィンガが4本であり、FET32はゲートフィンガが2本である。FETのゲート幅は、ゲートフィンガの長さの合計であるので、実質的には、FET31のゲート幅(ゲートフィンガの長さ)がFET32のゲート幅よりも大きくなる。これにより、FET31の入力インピーダンスはFET32の入力インピーダンスよりも小さくなるので、入力端子101側の回路と初段のFET31とのインピーダンス整合を行う入力整合部102のスパイラルインダクタL21のインダクタンスを小さくすることができる。このため、スパイラル電極21の電極長が短くなり、電極の有する抵抗成分が小さくなる。すなわち、スパイラルインダクタL21の抵抗成分が小さくなり、ロスが改善される。
【0032】
この場合の各FETの最小雑音指数NFmin および利得(ゲイン)のバイアス電流特性を図3に示す。
図3(a)は初段のFET31の最小雑音指数NFmin および利得(ゲイン)を示し、図3(b)は2段目のFET32の最小雑音指数NFmin および利得(ゲイン)を示す。なお、図中のnfmin は、最小雑音指数NFmin の極小点を示している。
【0033】
このように、初段の最小雑音指数NFmin は2段目の最小雑音指数NFmin よりも特性が悪いので、初段にゲート幅の大きいFET31を用いることで、初段にゲート幅の小さいFET32を用いる場合よりも、増幅部103での最小雑音指数NFmin は悪化する。
【0034】
しかし、前述のように、初段にゲート幅の大きいFET31を用いることで、入力整合部102のスパイラルインダクタL21の電極長を短くすることができるので、インダクタL21のロスが低減され、増幅部103に入力される高周波信号の雑音(ノイズ)成分が抑制される。これにより、増幅部103の初段のFET31の最小雑音指数NFmin が2段目のFET32の最小雑音指数NFmin よりも良くなくても、低雑音増幅回路としての雑音指数NFを改善することができる。
【0035】
このように、前述の低雑音増幅回路の雑音指数NFが、初段のFETをゲート幅の小さいFET32にした場合のFET32の最小雑音指数NFmin とインダクタL21のロスとに基づく低雑音増幅回路の雑音指数NFよりも小さくするように、初段のFET31のゲート幅を設定することで、低雑音増幅回路としての雑音指数NFの悪化を抑制することができる。
【0036】
なお、本実施形態の構成では、増幅部103の初段の利得(ゲイン)が、初段にゲート幅の小さいFETを用いた場合よりも小さくなるが、2段目でこの利得を補完するように設定しておけば、雑音指数に優れ、所望の利得が得られる低雑音増幅回路を構成できる。
【0037】
このような構成とすることで、雑音指数の良好な低雑音増幅回路を形成することができる。
【0038】
また、このような構成とすることで、スパイラルインダクタの電極長が短くなるので、スパイラルインダクタを小型に形成できる。これにより、低雑音増幅回路を小型化できる。さらに、スパイラルインダクタが小型化することで、製造歩留まりが向上する。
【0039】
また、従来、ゲート電極・ソース電極間にコンデンサを形成して入力インピーダンスを低下させていたが、低雑音増幅回路の構成素子数を少なくすることができ、製造歩留まりが向上し、コストダウンすることができる。
【0040】
また、前述の実施形態では、FET31とFET32とのバイアス電流(ドレイン電流)を異ならせて駆動させたが、FET32が最小雑音指数NFmin の極小値nfmin となるバイアス電流でFET31,32を駆動させてもよい。これにより、FET31,FET32の消費電流を抑制することができ、省電力化された低雑音増幅回路を形成できる。この場合、FET31の最小雑音指数NFmin は悪化するが、増幅器としての雑音指数NFは入力整合部102の雑音指数NFに大きく影響を受けるので、増幅器の雑音指数NFの悪化が少ない。これにより、優れた雑音指数を備え、省電力化された低雑音増幅回路を実現できる。
【0041】
なお、前述の実施形態では、2段のFETからなる低雑音増幅回路を説明したが、3段以上のFETからなる低雑音増幅回路についても、初段、2段目に前述の構成を適用することができ、前述の効果を期することができる。
【0042】
また、前述の実施形態では、入力整合部のインダクタをスパイラルインダクタで形成したが、ミアンダインダクタ等、他の形状のインダクタで形成しても良い。
【0043】
【発明の効果】
この発明によれば、増幅部の初段にゲート幅の大きいFETを用いることで、入力整合部の雑音指数(ロス)が改善され、雑音指数に優れる低雑音増幅回路を形成することができる。
【0044】
また、この発明によれば、ゲート幅の小さい2段目のFETの動作条件で増幅部の各FETの動作を行うことで、各FETでのバイアス電流が抑制され、省電力化された低雑音増幅回路を形成することができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る低雑音増幅回路の概略等価回路図
【図2】回路基板上に低雑音増幅回路の部分平面図
【図3】FET31,32の最小雑音特性NFmin および利得のバイアス電流特性図
【図4】従来の低雑音増幅回路の概略ブロック図
【図5】FETの概略構造を示す部分平面図
【図6】FETの最小雑音特性NFmin のバイアス電流特性図
【符号の説明】
1,101−入力端子
2,102−入力整合部
3,103−増幅部
4,104−出力整合部
5,105−出力端子
21−スパイラル電極
22−接地用電極
31,32,301,302−FET
33,34−ソース接地用電極
35,35’−DCカットコンデンサ用電極
Claims (3)
- 電界効果トランジスタを複数段接続してなる増幅部と、該増幅部の前段に接続された、少なくとも一つのインダクタを含む入力整合部とを備える低雑音増幅回路において、
前記増幅部は、初段の電界効果トランジスタのゲート幅が二段目の電界効果トランジスタのゲート幅よりも大きく、
前記入力整合部は、
前記初段の電界効果トランジスタのゲート幅を前記二段目の電界効果トランジスタのゲート幅よりも大きくしたことにより増加する前記増幅部の雑音指数の量よりも、前記初段の電界効果トランジスタのゲート幅に応じて前記インダクタの電極長を短くしたことで低減する前記インダクタでのロスの量が大きくなるように、前記インダクタの電極長が設定されていることを特徴とする低雑音増幅回路。 - 前記入力整合部のインダクタがスパイラルインダクタまたはミアンダインダクタである請求項1に記載の低雑音増幅回路。
- 前記増幅部の各段の電界効果トランジスタのうち、少なくとも初段の電界効果トランジスタと前記二段目の電界効果トランジスタのバイアス電流を、前記二段目の電界効果トランジスタの最小雑音指数が極小となるバイアス電流にする請求項1または請求項2に記載の低雑音増幅回路。
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