JPH11186541A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11186541A JPH11186541A JP35672197A JP35672197A JPH11186541A JP H11186541 A JPH11186541 A JP H11186541A JP 35672197 A JP35672197 A JP 35672197A JP 35672197 A JP35672197 A JP 35672197A JP H11186541 A JPH11186541 A JP H11186541A
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- xas
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Abstract
(57)【要約】
【課題】 シートキャリア濃度Ｎｓの向上に見合った特
性向上がされた半導体装置を提供することである。 【解決手段】 ｎ型又はアンドープのＩｎｔＧａ１−ｔ
Ａｓ層（０．１５≦ｔ≦０．３）をＩｎおよびＡｌ組成
が積層方向に傾斜するＩｎｘ（ＡｌｙＧａ１−ｙ）１−
ｘＡｓ層（０≦ｘ≦ｔ、０≦ｙ≦０．５）で挟む構造を
有する。
性向上がされた半導体装置を提供することである。 【解決手段】 ｎ型又はアンドープのＩｎｔＧａ１−ｔ
Ａｓ層（０．１５≦ｔ≦０．３）をＩｎおよびＡｌ組成
が積層方向に傾斜するＩｎｘ（ＡｌｙＧａ１−ｙ）１−
ｘＡｓ層（０≦ｘ≦ｔ、０≦ｙ≦０．５）で挟む構造を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】図７は従来のＦＥＴの構造例を示す断面
図である。
図である。
【０００３】本従来例は、図７に示すように半絶縁性Ｇ
ａＡｓ基板４１上にＧａＡｓバッファ層４２と、ＩｎＧ
ａＡｓチャネル層４３と、ｎ+ ＡｌＧａＡｓ電子供給層
４４と、ｎ- ＡｌＧａＡｓショットキ層４５と、ＧａＡ
ｓキャップ層４６とを順次積層した構造を有している。
ａＡｓ基板４１上にＧａＡｓバッファ層４２と、ＩｎＧ
ａＡｓチャネル層４３と、ｎ+ ＡｌＧａＡｓ電子供給層
４４と、ｎ- ＡｌＧａＡｓショットキ層４５と、ＧａＡ
ｓキャップ層４６とを順次積層した構造を有している。
【０００４】この構造において、シートキャリア濃度Ｎ
ｓを高めるために、ＩｎＧａＡｓチャネル層４３にｎ型
のドーピングを１Ｅ１８ｃｍ-3行った。ＩｎＧａＡｓチ
ャネル層４３にｎ型のドーピングを行う目的は、シート
キャリア濃度の向上による最大ドレイン電流Ｉｍａｘの
向上、ドレインコンダクタンスｇｍの向上である。
ｓを高めるために、ＩｎＧａＡｓチャネル層４３にｎ型
のドーピングを１Ｅ１８ｃｍ-3行った。ＩｎＧａＡｓチ
ャネル層４３にｎ型のドーピングを行う目的は、シート
キャリア濃度の向上による最大ドレイン電流Ｉｍａｘの
向上、ドレインコンダクタンスｇｍの向上である。
【０００５】ＦＥＴの製作手順は、ＧａＡｓキャップ層
４６の一部を除去してショットキ層４５を露出させるリ
セスを形成し、そこにゲート電極４９となるＷＳｉを設
け、オーミック電極を蒸着してソース電極４８およびド
レイン電極４７を形成し、従来の半導体装置（ＦＥＴ）
を得る。
４６の一部を除去してショットキ層４５を露出させるリ
セスを形成し、そこにゲート電極４９となるＷＳｉを設
け、オーミック電極を蒸着してソース電極４８およびド
レイン電極４７を形成し、従来の半導体装置（ＦＥＴ）
を得る。
【０００６】ＩｎＧａＡｓチャネル層４３にドーピング
することにより室温のシートキャリア濃度Ｎｓは、アン
ドープの場合の２Ｅ１２ｃｍ-2から３．３Ｅ１２ｃｍ-2
に向上した。その結果、この従来の半導体装置の特性
は、最大ドレイン電流Ｉｍａｘが６００ｍＡ／ｍｍ、最
大トランスコンダクタンスｇｍｍａｘは３８０ｍＳ／ｍ
ｍ、最大発振周波数ｆｍａｘは２００ＧＨｚが得られ
た。
することにより室温のシートキャリア濃度Ｎｓは、アン
ドープの場合の２Ｅ１２ｃｍ-2から３．３Ｅ１２ｃｍ-2
に向上した。その結果、この従来の半導体装置の特性
は、最大ドレイン電流Ｉｍａｘが６００ｍＡ／ｍｍ、最
大トランスコンダクタンスｇｍｍａｘは３８０ｍＳ／ｍ
ｍ、最大発振周波数ｆｍａｘは２００ＧＨｚが得られ
た。
【０００７】しかし、ＩｎＧａＡｓチャネル層４３がア
ンドープの場合の特性が、最大ドレイン電流Ｉｍａｘが
５８０ｍＡ／ｍｍ、最大トランスコンダクタンスｇｍｍ
ａｘが３６０ｍＳ／ｍｍ、最大発振周波数ｆｍａｘが１
９０ＧＨｚであったことから、シートキャリア濃度Ｎｓ
の向上に見合った特性向上になっていないという問題が
あることがわかった。このＦＥＴに関する事項の一部
が、１９９６年電子情報通信学会エレクトロニクスソサ
イエティ大会Ｃ−４１６に記載されている。
ンドープの場合の特性が、最大ドレイン電流Ｉｍａｘが
５８０ｍＡ／ｍｍ、最大トランスコンダクタンスｇｍｍ
ａｘが３６０ｍＳ／ｍｍ、最大発振周波数ｆｍａｘが１
９０ＧＨｚであったことから、シートキャリア濃度Ｎｓ
の向上に見合った特性向上になっていないという問題が
あることがわかった。このＦＥＴに関する事項の一部
が、１９９６年電子情報通信学会エレクトロニクスソサ
イエティ大会Ｃ−４１６に記載されている。
【０００８】このシートキャリア濃度Ｎｓの向上に見合
った素子特性が得られない理由として、ＩｎＧａＡｓチ
ャネル層４３へのドーピング特性に問題があると考えら
れる。
った素子特性が得られない理由として、ＩｎＧａＡｓチ
ャネル層４３へのドーピング特性に問題があると考えら
れる。
【０００９】図８は、本発明に類似した従来例である、
特開平３−１２５４３６号公報に開示されるＦＥＴの構
造例を示す断面図である。
特開平３−１２５４３６号公報に開示されるＦＥＴの構
造例を示す断面図である。
【００１０】この従来例は、半絶縁性ＧａＡｓ基板５１
と、ノンドープＧａＡｓ層５２と，ノンドープＩｎｘ
（ＧａｙＡｌ１−ｙ）１−ｘＡｓバッファ層５３と、層
厚２００ｎｍ程度のノンドープＩｎＡｌＡｓバリア層５
４と，層厚１００ｎｍ〜２００ｎｍ程度のノンドープＩ
ｎＧａＡｓチャネル層５５と、層厚０〜１０ｎｍのノン
ドープＩｎＡｌＡｓスペーサ層５６と、Ｓｉを１Ｅ１８
〜１Ｅ１９ｃｍ-3程度ドープした層厚１０〜３０ｎｍ程
度のｎ型ＩｎＡｌＡｓチャンネル層５７と、層厚１０〜
３０ｎｍ程度のノンドープＩｎＡｌＡｓ層５８と、Ｓｉ
を１Ｅ１８〜１Ｅ１９ｃｍ-3程度ドープしたｎ型ＩｎＧ
ａＡｓ層５９とで構成される。
と、ノンドープＧａＡｓ層５２と，ノンドープＩｎｘ
（ＧａｙＡｌ１−ｙ）１−ｘＡｓバッファ層５３と、層
厚２００ｎｍ程度のノンドープＩｎＡｌＡｓバリア層５
４と，層厚１００ｎｍ〜２００ｎｍ程度のノンドープＩ
ｎＧａＡｓチャネル層５５と、層厚０〜１０ｎｍのノン
ドープＩｎＡｌＡｓスペーサ層５６と、Ｓｉを１Ｅ１８
〜１Ｅ１９ｃｍ-3程度ドープした層厚１０〜３０ｎｍ程
度のｎ型ＩｎＡｌＡｓチャンネル層５７と、層厚１０〜
３０ｎｍ程度のノンドープＩｎＡｌＡｓ層５８と、Ｓｉ
を１Ｅ１８〜１Ｅ１９ｃｍ-3程度ドープしたｎ型ＩｎＧ
ａＡｓ層５９とで構成される。
【００１１】この従来例におけるノンドープＩｎｘ（Ｇ
ａｙＡｌ１−ｙ）１−ｘＡｓバッファ層５３の組成は、
ＧａＡｓ基板５１側でｙ＝１、ノンドープＩｎＡｌＡｓ
バリア層５４側でｙ＝１になるようにバッファ層５３内
で直線的に変化させ、ｘについてはＧａＡｓ基板５１側
でｘ＝０、ノンドープＩｎＡｌＡｓバリア層５４側でｘ
＝０．５３となるようにバッファ層５３内で直線的に変
化させた。
ａｙＡｌ１−ｙ）１−ｘＡｓバッファ層５３の組成は、
ＧａＡｓ基板５１側でｙ＝１、ノンドープＩｎＡｌＡｓ
バリア層５４側でｙ＝１になるようにバッファ層５３内
で直線的に変化させ、ｘについてはＧａＡｓ基板５１側
でｘ＝０、ノンドープＩｎＡｌＡｓバリア層５４側でｘ
＝０．５３となるようにバッファ層５３内で直線的に変
化させた。
【００１２】
【発明が解決しようとする課題】図７に示した、従来の
構造では、ＧａＡｓバッファ層４２上に格子定数の広い
ＩｎＧａＡｓチャネル層（たとえば、Ｉｎ組成０．２で
１．４％ＧａＡｓに対し格子が大きい）を成長しながら
ドーピングを行う結晶成長方法となるが、格子ずれが大
きいため成長初期には格子を大きくするＩｎの結晶への
取り込みが設計値よりも小さくなってしまい、その後膜
厚が増すとＩｎ組成が増え設計値の組成になる。
構造では、ＧａＡｓバッファ層４２上に格子定数の広い
ＩｎＧａＡｓチャネル層（たとえば、Ｉｎ組成０．２で
１．４％ＧａＡｓに対し格子が大きい）を成長しながら
ドーピングを行う結晶成長方法となるが、格子ずれが大
きいため成長初期には格子を大きくするＩｎの結晶への
取り込みが設計値よりも小さくなってしまい、その後膜
厚が増すとＩｎ組成が増え設計値の組成になる。
【００１３】このことから、成長初期のＧａＡｓ基板側
の結晶では不純物であるｎ型ドーパントの結晶への取り
込みがＩｎ同様に小さくなり、ＩｎＧａＡｓチャネル層
４３に均一にｎ型ドーパントがドーピングされていない
という問題が考えられる。ＩｎＧａＡｓチャネル層への
ｎ型ドーパントを均一にドーピングする構造を考えたの
が本発明である。
の結晶では不純物であるｎ型ドーパントの結晶への取り
込みがＩｎ同様に小さくなり、ＩｎＧａＡｓチャネル層
４３に均一にｎ型ドーパントがドーピングされていない
という問題が考えられる。ＩｎＧａＡｓチャネル層への
ｎ型ドーパントを均一にドーピングする構造を考えたの
が本発明である。
【００１４】また、図８に示した従来例では、具体的な
素子特性に関する記述がないが、ショットキを形成する
ノンドープＩｎＡｌＡｓ層５８のＡｌ組成は０．５前後
と高くなることから、ｎ型ＩｎＧａＡｓ層５９除去後に
表面に露出するショットキ形成部が酸化し良好なショッ
トキ特性が得られないという問題が考えられる。
素子特性に関する記述がないが、ショットキを形成する
ノンドープＩｎＡｌＡｓ層５８のＡｌ組成は０．５前後
と高くなることから、ｎ型ＩｎＧａＡｓ層５９除去後に
表面に露出するショットキ形成部が酸化し良好なショッ
トキ特性が得られないという問題が考えられる。
【００１５】
【課題を解決するための手段】図７に示す従来の半導体
装置（以下、ＦＥＴ）では、ＧａＡｓバッファ層４２上
にＩｎＧａＡｓチャネル層４３、ＡｌＧａＡｓ電子供給
層４４を積層した構造になっているのに対し、本発明は
図３に示すようにｎ型ＩｎｔＧａ１−ｔＡｓチャネル層
３をＩｎおよびＡｌ組成が積層方向に傾斜するＩｎｘ
（ＡｌｙＧａ１−ｙ）１−ｘＡｓ層２ｂと４とで挟む構
造を有することが特徴である。
装置（以下、ＦＥＴ）では、ＧａＡｓバッファ層４２上
にＩｎＧａＡｓチャネル層４３、ＡｌＧａＡｓ電子供給
層４４を積層した構造になっているのに対し、本発明は
図３に示すようにｎ型ＩｎｔＧａ１−ｔＡｓチャネル層
３をＩｎおよびＡｌ組成が積層方向に傾斜するＩｎｘ
（ＡｌｙＧａ１−ｙ）１−ｘＡｓ層２ｂと４とで挟む構
造を有することが特徴である。
【００１６】
【発明の実施の形態】以下、本発明を図面を参照して詳
細に説明する。
細に説明する。
【００１７】図１（ａ）、図１（ｂ）、図２（ａ）、図
２（ｂ）および図３は、本発明の一実施の形態のＦＥＴ
を構成するための半導体結晶の積層構造と製造フローを
示す図である。
２（ｂ）および図３は、本発明の一実施の形態のＦＥＴ
を構成するための半導体結晶の積層構造と製造フローを
示す図である。
【００１８】図１（ａ）に示すように、本実施の形態の
ＦＥＴは、ＧａＡｓ（１００）基板１上に、アンドープ
ＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからなる
バッファ層２ａと、このバッファ層２ａ上にＧａＡｓに
格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−ｙ）
１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げてＩｎ
ｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）まで
組成が変化するバッファ層２ｂと、ｎ型ＩｎｔＧａ１−
ｔＡｓチャネル層３と、ｎ型でＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）からＩｎ組成を徐々に下
げてＧａＡｓに格子整合するＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）まで組成が変化する電子供給
層４と、ｎ型ＡｌｚＧａ１−ｚＡｓショットキ層５と、
アンドープ又はｎ型ＧａＡｓゲートリセス層６と、ｎ型
ＡｌｚＧａ１−ｚＡｓエッチング停止層７と、ｎ型Ｇａ
Ａｓキャップ層８とを積層した構造を有する。
ＦＥＴは、ＧａＡｓ（１００）基板１上に、アンドープ
ＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからなる
バッファ層２ａと、このバッファ層２ａ上にＧａＡｓに
格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−ｙ）
１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げてＩｎ
ｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）まで
組成が変化するバッファ層２ｂと、ｎ型ＩｎｔＧａ１−
ｔＡｓチャネル層３と、ｎ型でＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）からＩｎ組成を徐々に下
げてＧａＡｓに格子整合するＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）まで組成が変化する電子供給
層４と、ｎ型ＡｌｚＧａ１−ｚＡｓショットキ層５と、
アンドープ又はｎ型ＧａＡｓゲートリセス層６と、ｎ型
ＡｌｚＧａ１−ｚＡｓエッチング停止層７と、ｎ型Ｇａ
Ａｓキャップ層８とを積層した構造を有する。
【００１９】製造プロセスとしては、図１（ｂ）に示す
ように、リセス形成のためにフォトレジスト（ＰＲ）９
を塗布しパターンを形成し、結晶選択ドライエッチング
技術を用いることによりＧａＡｓキャップ層６のみをエ
ッチングし、ＡｌｚＧａ１−ｚＡｓエッチング停止層７
上でエッチングは停止する。結晶選択ドライエッチング
の後処理によりＡｌｚＧａ１−ｚＡｓエッチング停止層
７は除去される。
ように、リセス形成のためにフォトレジスト（ＰＲ）９
を塗布しパターンを形成し、結晶選択ドライエッチング
技術を用いることによりＧａＡｓキャップ層６のみをエ
ッチングし、ＡｌｚＧａ１−ｚＡｓエッチング停止層７
上でエッチングは停止する。結晶選択ドライエッチング
の後処理によりＡｌｚＧａ１−ｚＡｓエッチング停止層
７は除去される。
【００２０】続いて、図２（ａ）に示すように、酸化膜
（ＳｉＯ２）１０を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図２（ｂ）に示すよう
に、再度結晶選択ドライエッチング技術によりＧａＡｓ
ゲートリセス層６を選択エッチングしてＡｌｚＧａ１−
ｚＡｓショットキ層５を露出させ、ゲートメタルを形成
する。ゲートメタルの不要部分を除去してＴ型ゲート電
極１３を形成し、オーミック電極を蒸着してソース電極
１１およびドレイン電極１２を形成し、保護膜１４を成
膜し、図３に示す本実施の形態のＦＥＴが得られる。
（ＳｉＯ２）１０を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図２（ｂ）に示すよう
に、再度結晶選択ドライエッチング技術によりＧａＡｓ
ゲートリセス層６を選択エッチングしてＡｌｚＧａ１−
ｚＡｓショットキ層５を露出させ、ゲートメタルを形成
する。ゲートメタルの不要部分を除去してＴ型ゲート電
極１３を形成し、オーミック電極を蒸着してソース電極
１１およびドレイン電極１２を形成し、保護膜１４を成
膜し、図３に示す本実施の形態のＦＥＴが得られる。
【００２１】ここで、図１（ａ）、図１（ｂ）、図２
（ａ）、図２（ｂ）および図３を参照して、本実施の形
態についてさらに詳しく説明する。
（ａ）、図２（ｂ）および図３を参照して、本実施の形
態についてさらに詳しく説明する。
【００２２】まず、たとえば有機金属気相成長法（以
下、ＭＯＶＰＥ法）によりＧａＡｓ（１００）基板１上
に、アンドープＧａＡｓ（バックグラウンド濃度ｐ≦２
Ｅ−１５ｃｍ−３）１００〜４００ｎｍとアンドープＡ
ｌｕＧａ１−ｕＡｓ（０．１５≦ｕ≦０．２５，バック
グラウンド濃度ｐ≦３Ｅ−１５ｃｍ−３）１００〜３０
０ｎｍとからなるバッファ層２ａを積層する。
下、ＭＯＶＰＥ法）によりＧａＡｓ（１００）基板１上
に、アンドープＧａＡｓ（バックグラウンド濃度ｐ≦２
Ｅ−１５ｃｍ−３）１００〜４００ｎｍとアンドープＡ
ｌｕＧａ１−ｕＡｓ（０．１５≦ｕ≦０．２５，バック
グラウンド濃度ｐ≦３Ｅ−１５ｃｍ−３）１００〜３０
０ｎｍとからなるバッファ層２ａを積層する。
【００２３】そして、このバッファ層２ａ上に、ＧａＡ
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０、０≦ｙ≦０．５）からＩｎ組
成を徐々に上げてＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡ
ｓ（０≦ｘ≦０．３、０≦ｙ≦０．５）まで組成が変化
するバッファ層２ｂ（バックグラウンド濃度ｐ≦３Ｅ−
１５ｃｍ-3）を１００〜１５０ｎｍ、Ｓｉドープでｎ＝
１〜２Ｅ１８ｃｍ-3のＩｎｔＧａ１−ｔＡｓ（０．１５
≦ｔ≦０．３）チャネル層３を１０〜１５ｎｍ、Ｓｉド
ープでｎ＝２〜４Ｅ１８ｃｍ-3のキャリア濃度を有しＩ
ｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．
３、０≦ｙ≦０．５）からＩｎ組成を徐々に下げてＧａ
Ａｓに格子整合するＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘ
Ａｓ（ｘ＝０、０≦ｙ≦０．５）まで組成が変化する電
子供給層４を１０〜２５ｎｍ、Ｓｉドープでｎ＝５〜２
０Ｅ１６ｃｍ-3のキャリア濃度を持つＡｌｚＧａ１−ｚ
Ａｓ（０．１５≦ｚ≦０．２５）ショットキ層５を２０
〜４０ｎｍ、アンドープ又はＳｉドープでｎ＝５〜２０
Ｅ１６ｃｍ-3のキャリア濃度を持つＧａＡｓゲートリセ
ス層６を５〜２０ｎｍ、Ｓｉドープでｎ＝５〜２０Ｅ１
６ｃｍ-3のキャリア濃度を持つＡｌｚＧａ１−ｚＡｓ
（０．１５≦ｚ≦０．２５）エッチング停止層７を５ｎ
ｍ、最後にＳｉドープでｎ＝２〜４Ｅ１８ｃｍ-3のキャ
リア濃度を持つＧａＡｓキャップ層８を７０〜１００ｎ
ｍずつ順次成長する。
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０、０≦ｙ≦０．５）からＩｎ組
成を徐々に上げてＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡ
ｓ（０≦ｘ≦０．３、０≦ｙ≦０．５）まで組成が変化
するバッファ層２ｂ（バックグラウンド濃度ｐ≦３Ｅ−
１５ｃｍ-3）を１００〜１５０ｎｍ、Ｓｉドープでｎ＝
１〜２Ｅ１８ｃｍ-3のＩｎｔＧａ１−ｔＡｓ（０．１５
≦ｔ≦０．３）チャネル層３を１０〜１５ｎｍ、Ｓｉド
ープでｎ＝２〜４Ｅ１８ｃｍ-3のキャリア濃度を有しＩ
ｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．
３、０≦ｙ≦０．５）からＩｎ組成を徐々に下げてＧａ
Ａｓに格子整合するＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘ
Ａｓ（ｘ＝０、０≦ｙ≦０．５）まで組成が変化する電
子供給層４を１０〜２５ｎｍ、Ｓｉドープでｎ＝５〜２
０Ｅ１６ｃｍ-3のキャリア濃度を持つＡｌｚＧａ１−ｚ
Ａｓ（０．１５≦ｚ≦０．２５）ショットキ層５を２０
〜４０ｎｍ、アンドープ又はＳｉドープでｎ＝５〜２０
Ｅ１６ｃｍ-3のキャリア濃度を持つＧａＡｓゲートリセ
ス層６を５〜２０ｎｍ、Ｓｉドープでｎ＝５〜２０Ｅ１
６ｃｍ-3のキャリア濃度を持つＡｌｚＧａ１−ｚＡｓ
（０．１５≦ｚ≦０．２５）エッチング停止層７を５ｎ
ｍ、最後にＳｉドープでｎ＝２〜４Ｅ１８ｃｍ-3のキャ
リア濃度を持つＧａＡｓキャップ層８を７０〜１００ｎ
ｍずつ順次成長する。
【００２４】ＭＯＶＰＥ法によるＩｎｘ（ＡｌｙＧａ１
−ｙ）１−ｘＡｓで構成される電子供給層４の結晶成長
では、積層方向にＩｎ組成を減らすようにＩｎ原料の供
給量を減らしていくが、ＳｉドーパントガスとIII族原
料の供給量比率を一定に保ち成長を行う。
−ｙ）１−ｘＡｓで構成される電子供給層４の結晶成長
では、積層方向にＩｎ組成を減らすようにＩｎ原料の供
給量を減らしていくが、ＳｉドーパントガスとIII族原
料の供給量比率を一定に保ち成長を行う。
【００２５】続いて、図１（ｂ）に示すように、リセス
形成のためにフォトレジスト（ＰＲ）９を塗布し、０．
４〜０．６μｍのパターンを形成し、結晶選択ドライエ
ッチング技術を用いることによりＧａＡｓキャップ層８
のみをエッチングし、ＡｌｚＧａ１−ｚＡｓエッチング
停止層７上でエッチングは停止する。リセス幅は０．４
〜１μｍとする。結晶選択ドライエッチングの後処理に
よりＡｌｚＧａ１−ｚＡｓエッチング停止層７は除去さ
れる。
形成のためにフォトレジスト（ＰＲ）９を塗布し、０．
４〜０．６μｍのパターンを形成し、結晶選択ドライエ
ッチング技術を用いることによりＧａＡｓキャップ層８
のみをエッチングし、ＡｌｚＧａ１−ｚＡｓエッチング
停止層７上でエッチングは停止する。リセス幅は０．４
〜１μｍとする。結晶選択ドライエッチングの後処理に
よりＡｌｚＧａ１−ｚＡｓエッチング停止層７は除去さ
れる。
【００２６】続いて、図２（ａ）に示すように、酸化膜
（ＳｉＯ２）１０を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図２（ｂ）に示すよう
に、再度結晶選択ドライエッチング技術によりＧａＡｓ
ゲートリセス層６を選択エッチングしてＡｌｚＧａ１−
ｚＡｓショットキ層５を露出させ、ゲートメタルとなる
ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕをスパッタ法により形成す
る。ゲート長は０．１５〜０．３μｍである。ゲートメ
タルの不要部分を除去してＴ型ゲート電極１３を形成
し、保護膜１４となる酸化膜（ＳｉＯ２）を３００〜３
５０℃で１００ｎｍ成膜し、オーミック電極Ｎｉ−Ａｕ
Ｇｅ−Ａｕを蒸着により形成し４００℃で熱処理を行
い、図３に示す本発明のＦＥＴが得られる。
（ＳｉＯ２）１０を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図２（ｂ）に示すよう
に、再度結晶選択ドライエッチング技術によりＧａＡｓ
ゲートリセス層６を選択エッチングしてＡｌｚＧａ１−
ｚＡｓショットキ層５を露出させ、ゲートメタルとなる
ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕをスパッタ法により形成す
る。ゲート長は０．１５〜０．３μｍである。ゲートメ
タルの不要部分を除去してＴ型ゲート電極１３を形成
し、保護膜１４となる酸化膜（ＳｉＯ２）を３００〜３
５０℃で１００ｎｍ成膜し、オーミック電極Ｎｉ−Ａｕ
Ｇｅ−Ａｕを蒸着により形成し４００℃で熱処理を行
い、図３に示す本発明のＦＥＴが得られる。
【００２７】図３における組成、層厚、キャリア濃度の
最適値は、ＧａＡｓ（１００）基板１直上のアンドープ
ＧａＡｓバッファ層は３００ｎｍ、その上のアンドープ
ＡｌｕＧａ１−ｕＡｓバッファ層はｕ＝０．２，１００
ｎｍ、バッファ層２ｂは１００ｎｍの層厚のなかでＧａ
Ａｓ基板側においてｘ＝０，ｙ＝０．２としチャネル層
３側でｘ＝０．１５，ｙ＝０．２４となるようにＩｎお
よびＡｌ組成を線形に変化させる。
最適値は、ＧａＡｓ（１００）基板１直上のアンドープ
ＧａＡｓバッファ層は３００ｎｍ、その上のアンドープ
ＡｌｕＧａ１−ｕＡｓバッファ層はｕ＝０．２，１００
ｎｍ、バッファ層２ｂは１００ｎｍの層厚のなかでＧａ
Ａｓ基板側においてｘ＝０，ｙ＝０．２としチャネル層
３側でｘ＝０．１５，ｙ＝０．２４となるようにＩｎお
よびＡｌ組成を線形に変化させる。
【００２８】さらに、ＳｉドープＩｎｔＧａ１−ｔＡｓ
チャネル層３はｔ＝０．２，１２ｎｍ，１Ｅ１８ｃ
ｍ-3、電子供給層４は１５ｎｍの層厚の中でチャネル層
３側においてｘ＝０．１０，ｙ＝０．２２としＡｌｚＧ
ａ１−ｚＡｓショットキ層５側でｘ＝０，ｙ＝０．２と
なるようにＩｎとＡｌ組成を線形に変化させる。
チャネル層３はｔ＝０．２，１２ｎｍ，１Ｅ１８ｃ
ｍ-3、電子供給層４は１５ｎｍの層厚の中でチャネル層
３側においてｘ＝０．１０，ｙ＝０．２２としＡｌｚＧ
ａ１−ｚＡｓショットキ層５側でｘ＝０，ｙ＝０．２と
なるようにＩｎとＡｌ組成を線形に変化させる。
【００２９】また、ＳｉドープＡｌｚＧａ１−ｚＡｓシ
ョットキ層５はｚ＝０．２，３０ｎｍ，１Ｅ１７ｃ
ｍ-3、ＧａＡｓゲートリセス層６はＳｉドープで１０ｎ
ｍ，１Ｅ１７ｃｍ-3で、ＳｉドープＡｌｚＧａ１−ｚＡ
ｓエッチング停止層７は、ｚ＝０．２，５ｎｍ，３Ｅ１
８ｃｍ-3、ＳｉドープＧａＡｓキャップ層８は、８０ｎ
ｍ，３Ｅ１８ｃｍ-3である。
ョットキ層５はｚ＝０．２，３０ｎｍ，１Ｅ１７ｃ
ｍ-3、ＧａＡｓゲートリセス層６はＳｉドープで１０ｎ
ｍ，１Ｅ１７ｃｍ-3で、ＳｉドープＡｌｚＧａ１−ｚＡ
ｓエッチング停止層７は、ｚ＝０．２，５ｎｍ，３Ｅ１
８ｃｍ-3、ＳｉドープＧａＡｓキャップ層８は、８０ｎ
ｍ，３Ｅ１８ｃｍ-3である。
【００３０】なお、電子供給層４については、積層方向
にわたってｘ＝０、ｙ＝０．２としてもＦＥＴの特性に
差はなかった。ＭＯＶＰＥ法を採用した場合は、原料ガ
スの供給をプログラミングできるので容易に組成傾斜し
た結晶成長が行える。
にわたってｘ＝０、ｙ＝０．２としてもＦＥＴの特性に
差はなかった。ＭＯＶＰＥ法を採用した場合は、原料ガ
スの供給をプログラミングできるので容易に組成傾斜し
た結晶成長が行える。
【００３１】リセス幅は素子の用途に合わせて選択すれ
ば良く、低雑音素子ならばリセス幅は０．４μｍ、高出
力素子ならば１μｍという選択をする。ゲート長は使用
周波数帯域により選択する。保護膜の成膜温度は３２０
℃が最適である。
ば良く、低雑音素子ならばリセス幅は０．４μｍ、高出
力素子ならば１μｍという選択をする。ゲート長は使用
周波数帯域により選択する。保護膜の成膜温度は３２０
℃が最適である。
【００３２】また、半導体結晶の成長方法として、ＭＯ
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いても良い。
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いても良い。
【００３３】図４（ａ）、図４（ｂ）、図５（ａ）、図
５（ｂ）および図６は、本発明の別の実施の形態のＦＥ
Ｔを構成するための半導体結晶の積層構造と製造フロー
を示す図であって、ゲートリセスをウェットエッチング
により形成、またはゲートリセスを形成しない場合のＦ
ＥＴの積層構造と製造フローを示す図である。
５（ｂ）および図６は、本発明の別の実施の形態のＦＥ
Ｔを構成するための半導体結晶の積層構造と製造フロー
を示す図であって、ゲートリセスをウェットエッチング
により形成、またはゲートリセスを形成しない場合のＦ
ＥＴの積層構造と製造フローを示す図である。
【００３４】図４（ａ）に示すように、本実施の形態
は、ＧａＡｓ（１００）基板２１上に、アンドープＧａ
ＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからなるバッ
ファ層２２ａと、このバッファ層２２ａ上にＧａＡｓに
格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−ｙ）
１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げてＩｎ
ｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）
まで組成が変化するバッファ層２２ｂと、ｎ型ＩｎｔＧ
ａ１−ｔＡｓチャネル層２３と、ｎ型でＩｎｘ（Ａｌｙ
Ｇａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）からＩｎ組
成を徐々に下げてＧａＡｓに格子整合するＩｎｘ（Ａｌ
ｙＧａ１−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が変化す
る電子供給層２４と、ｎ型ＡｌｚＧａ１−ｚＡｓショッ
トキ層２５と、ｎ型ＧａＡｓキャップ層２８とを積層し
た構造を有する。
は、ＧａＡｓ（１００）基板２１上に、アンドープＧａ
ＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからなるバッ
ファ層２２ａと、このバッファ層２２ａ上にＧａＡｓに
格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−ｙ）
１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げてＩｎ
ｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）
まで組成が変化するバッファ層２２ｂと、ｎ型ＩｎｔＧ
ａ１−ｔＡｓチャネル層２３と、ｎ型でＩｎｘ（Ａｌｙ
Ｇａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）からＩｎ組
成を徐々に下げてＧａＡｓに格子整合するＩｎｘ（Ａｌ
ｙＧａ１−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が変化す
る電子供給層２４と、ｎ型ＡｌｚＧａ１−ｚＡｓショッ
トキ層２５と、ｎ型ＧａＡｓキャップ層２８とを積層し
た構造を有する。
【００３５】製造プロセスとしては、図４（ｂ）に示す
ように、リセス形成のためにフォトレジスト（ＰＲ）２
７を塗布しパターンを形成し、結晶選択ドライエッチン
グ技術を用いることによりＧａＡｓキャップ層２６のみ
をエッチングし、ＡｌｚＧａ１−ｚＡｓショットキ層２
５上でエッチングは停止する。
ように、リセス形成のためにフォトレジスト（ＰＲ）２
７を塗布しパターンを形成し、結晶選択ドライエッチン
グ技術を用いることによりＧａＡｓキャップ層２６のみ
をエッチングし、ＡｌｚＧａ１−ｚＡｓショットキ層２
５上でエッチングは停止する。
【００３６】続いて、図５（ａ）に示すように、酸化膜
（ＳｉＯ２）２８を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図５（ｂ）に示すよう
に、ウェットエッチングによりゲートリセスを形成し、
ゲートメタルを形成する。このとき、所望のデバイス特
性を得るためにゲートリセスを形成しなしなくても良
い。ゲートメタルの不要部分を除去してＴ型ゲート電極
３１を形成し、オーミック電極を蒸着してソース電極１
１およびドレイン電極１２を形成し、保護膜１４を成膜
し、図６に示す本実施の形態のＦＥＴが得られる。
（ＳｉＯ２）２８を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図５（ｂ）に示すよう
に、ウェットエッチングによりゲートリセスを形成し、
ゲートメタルを形成する。このとき、所望のデバイス特
性を得るためにゲートリセスを形成しなしなくても良
い。ゲートメタルの不要部分を除去してＴ型ゲート電極
３１を形成し、オーミック電極を蒸着してソース電極１
１およびドレイン電極１２を形成し、保護膜１４を成膜
し、図６に示す本実施の形態のＦＥＴが得られる。
【００３７】ここで、図４（ａ）、図４（ｂ）、図５
（ａ）、図５（ｂ）および図６を参照して、本実施の形
態についてさらに詳しく説明する。
（ａ）、図５（ｂ）および図６を参照して、本実施の形
態についてさらに詳しく説明する。
【００３８】まず、たとえば有機金属気相成長法（以
下、ＭＯＶＰＥ法）によりＧａＡｓ（１００）基板２１
上に、アンドープＧａＡｓ（バックグラウンド濃度ｐ≦
２Ｅ−１５ｃｍ-3）１００〜４００ｎｍとアンドープＡ
ｌｕＧａ１−ｕＡｓ（０．１５≦ｕ≦０．２５，バック
グラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１００〜３００
ｎｍとからなるバッファ層２２ａを積層する。
下、ＭＯＶＰＥ法）によりＧａＡｓ（１００）基板２１
上に、アンドープＧａＡｓ（バックグラウンド濃度ｐ≦
２Ｅ−１５ｃｍ-3）１００〜４００ｎｍとアンドープＡ
ｌｕＧａ１−ｕＡｓ（０．１５≦ｕ≦０．２５，バック
グラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１００〜３００
ｎｍとからなるバッファ層２２ａを積層する。
【００３９】そして、このバッファ層２２ａ上に、Ｇａ
Ａｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１
−ｙ）１−ｘＡｓ（ｘ＝０、０≦ｙ≦０．５）からＩｎ
組成を徐々に上げてＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘ
Ａｓ（０≦ｘ≦０．３、０≦ｙ≦０．５）まで組成が変
化するバッファ層２２ｂ（バックグラウンド濃度ｐ≦３
Ｅ−１５ｃｍ-3）を１００〜１５０ｎｍ、Ｓｉドープで
ｎ＝１〜２Ｅ１８ｃｍ-3のＩｎｔＧａ１−ｔＡｓ（０．
１５≦ｔ≦０．３）チャネル層２３を１０〜１５ｎｍ、
Ｓｉドープでｎ＝２〜４Ｅ１８ｃｍ-3のキャリア濃度を
有しＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦
０．３、０≦ｙ≦０．５）からＩｎ組成を徐々に下げて
ＧａＡｓに格子整合するＩｎｘ（ＡｌｙＧａ１−ｙ）１
−ｘＡｓ（ｘ＝０、０≦ｙ≦０．５）まで組成が変化す
る電子供給層２４を１０〜２５ｎｍ、Ｓｉドープでｎ＝
５〜２０Ｅ１６ｃｍ-3のキャリア濃度を持つＡｌｚＧａ
１−ｚＡｓ（０．１５≦ｚ≦０．２５）ショットキ層２
５を２０〜４０ｎｍ、最後にＳｉドープでｎ＝２〜４Ｅ
１８ｃｍ-3のキャリア濃度を持つＧａＡｓキャップ層２
６を７０〜１００ｎｍずつ順次成長する。
Ａｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１
−ｙ）１−ｘＡｓ（ｘ＝０、０≦ｙ≦０．５）からＩｎ
組成を徐々に上げてＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘ
Ａｓ（０≦ｘ≦０．３、０≦ｙ≦０．５）まで組成が変
化するバッファ層２２ｂ（バックグラウンド濃度ｐ≦３
Ｅ−１５ｃｍ-3）を１００〜１５０ｎｍ、Ｓｉドープで
ｎ＝１〜２Ｅ１８ｃｍ-3のＩｎｔＧａ１−ｔＡｓ（０．
１５≦ｔ≦０．３）チャネル層２３を１０〜１５ｎｍ、
Ｓｉドープでｎ＝２〜４Ｅ１８ｃｍ-3のキャリア濃度を
有しＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦
０．３、０≦ｙ≦０．５）からＩｎ組成を徐々に下げて
ＧａＡｓに格子整合するＩｎｘ（ＡｌｙＧａ１−ｙ）１
−ｘＡｓ（ｘ＝０、０≦ｙ≦０．５）まで組成が変化す
る電子供給層２４を１０〜２５ｎｍ、Ｓｉドープでｎ＝
５〜２０Ｅ１６ｃｍ-3のキャリア濃度を持つＡｌｚＧａ
１−ｚＡｓ（０．１５≦ｚ≦０．２５）ショットキ層２
５を２０〜４０ｎｍ、最後にＳｉドープでｎ＝２〜４Ｅ
１８ｃｍ-3のキャリア濃度を持つＧａＡｓキャップ層２
６を７０〜１００ｎｍずつ順次成長する。
【００４０】ＭＯＶＰＥ法によるＩｎｘ（ＡｌｙＧａ１
−ｙ）１−ｘＡｓで構成される電子供給層２４の結晶成
長では、積層方向にＩｎ組成を減らすようにＩｎ原料の
供給量を減らしていくが、ＳｉドーパントガスとIII族
原料の供給量比率を一定に保ち成長を行う。
−ｙ）１−ｘＡｓで構成される電子供給層２４の結晶成
長では、積層方向にＩｎ組成を減らすようにＩｎ原料の
供給量を減らしていくが、ＳｉドーパントガスとIII族
原料の供給量比率を一定に保ち成長を行う。
【００４１】続いて、図４（ｂ）に示すように、リセス
形成のためにフォトレジスト（ＰＲ）２７を塗布し、
０．４〜０．６μｍのパターンを形成し、結晶選択ドラ
イエッチング技術を用いることによりＧａＡｓキャップ
層２６のみをエッチングし、ＡｌｚＧａ１−ｚＡｓショ
ットキ層２５の上でエッチングは停止する。リセス幅は
０．４〜１μｍとする。
形成のためにフォトレジスト（ＰＲ）２７を塗布し、
０．４〜０．６μｍのパターンを形成し、結晶選択ドラ
イエッチング技術を用いることによりＧａＡｓキャップ
層２６のみをエッチングし、ＡｌｚＧａ１−ｚＡｓショ
ットキ層２５の上でエッチングは停止する。リセス幅は
０．４〜１μｍとする。
【００４２】続いて、図５（ａ）に示すように、酸化膜
（ＳｉＯ２）２８を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図５（ｂ）に示すよう
に、ウェットエッチングによりＡｌｚＧａ１−ｚＡｓシ
ョットキ層２５にゲートリセスを形成し（必ずしもゲー
トリセスを形成しなくても良い）、ゲートメタルとなる
ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕをスパッタ法により形成す
る。ゲート長は０．１５〜０．３μｍである。ゲートメ
タルの不要部分を除去してＴ型ゲート電極３１を形成
し、保護膜３２となる酸化膜（ＳｉＯ２）を３００〜３
５０℃で１００ｎｍ成膜し、オーミック電極Ｎｉ−Ａｕ
Ｇｅ−Ａｕを蒸着により形成し４００℃で熱処理を行
い、図６に示す本発明のＦＥＴが得られる。
（ＳｉＯ２）２８を成膜しドライエッチング技術により
ゲート形成用の開口を行った後、図５（ｂ）に示すよう
に、ウェットエッチングによりＡｌｚＧａ１−ｚＡｓシ
ョットキ層２５にゲートリセスを形成し（必ずしもゲー
トリセスを形成しなくても良い）、ゲートメタルとなる
ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕをスパッタ法により形成す
る。ゲート長は０．１５〜０．３μｍである。ゲートメ
タルの不要部分を除去してＴ型ゲート電極３１を形成
し、保護膜３２となる酸化膜（ＳｉＯ２）を３００〜３
５０℃で１００ｎｍ成膜し、オーミック電極Ｎｉ−Ａｕ
Ｇｅ−Ａｕを蒸着により形成し４００℃で熱処理を行
い、図６に示す本発明のＦＥＴが得られる。
【００４３】図６における組成、層厚、キャリア濃度の
最適値は、ＧａＡｓ（１００）基板２１直上のアンドー
プＧａＡｓバッファ層は３００ｎｍ、その上のアンドー
プＡｌｕＧａ１−ｕＡｓバッファ層はｕ＝０．２，１０
０ｎｍ、バッファ層２２ｂは１００ｎｍの層厚のなかで
ＧａＡｓ基板側においてｘ＝０，ｙ＝０．２としチャネ
ル層２３側でｘ＝０．１５，ｙ＝０．２４となるように
ＩｎおよびＡｌ組成を線形に変化させる。
最適値は、ＧａＡｓ（１００）基板２１直上のアンドー
プＧａＡｓバッファ層は３００ｎｍ、その上のアンドー
プＡｌｕＧａ１−ｕＡｓバッファ層はｕ＝０．２，１０
０ｎｍ、バッファ層２２ｂは１００ｎｍの層厚のなかで
ＧａＡｓ基板側においてｘ＝０，ｙ＝０．２としチャネ
ル層２３側でｘ＝０．１５，ｙ＝０．２４となるように
ＩｎおよびＡｌ組成を線形に変化させる。
【００４４】ＳｉドープＩｎｔＧａ１−ｔＡｓチャネル
層２３はｔ＝０．２，１２ｎｍ，１Ｅ１８ｃｍ-3、電子
供給層２４は１５ｎｍの層厚の中でチャネル層３側にお
いてｘ＝０．１０，ｙ＝０．２２としＡｌｚＧａ１−ｚ
Ａｓショットキ層２５側でｘ＝０，ｙ＝０．２となるよ
うにＩｎとＡｌ組成を線形に変化させる。ＳｉドープＡ
ｌｚＧａ１−ｚＡｓショットキ層２５はｚ＝０．２，３
０ｎｍ，１Ｅ１７ｃｍ-3、ＳｉドープＧａＡｓキャップ
層６は、８０ｎｍ，３Ｅ１８ｃｍ-3である。
層２３はｔ＝０．２，１２ｎｍ，１Ｅ１８ｃｍ-3、電子
供給層２４は１５ｎｍの層厚の中でチャネル層３側にお
いてｘ＝０．１０，ｙ＝０．２２としＡｌｚＧａ１−ｚ
Ａｓショットキ層２５側でｘ＝０，ｙ＝０．２となるよ
うにＩｎとＡｌ組成を線形に変化させる。ＳｉドープＡ
ｌｚＧａ１−ｚＡｓショットキ層２５はｚ＝０．２，３
０ｎｍ，１Ｅ１７ｃｍ-3、ＳｉドープＧａＡｓキャップ
層６は、８０ｎｍ，３Ｅ１８ｃｍ-3である。
【００４５】なお、電子供給層２４については、積層方
向にわたってｘ＝０、ｙ＝０．２としてもＦＥＴの特性
に差はなかった。ゲートリセスの堀込み深さは１０〜１
５ｎｍが適当である。ＭＯＶＰＥ法を採用した場合は、
原料ガスの供給をプログラミングできるので容易に組成
傾斜した結晶成長が行える。
向にわたってｘ＝０、ｙ＝０．２としてもＦＥＴの特性
に差はなかった。ゲートリセスの堀込み深さは１０〜１
５ｎｍが適当である。ＭＯＶＰＥ法を採用した場合は、
原料ガスの供給をプログラミングできるので容易に組成
傾斜した結晶成長が行える。
【００４６】リセス幅は素子の用途に合わせて選択すれ
ば良く、低雑音素子ならばリセス幅は０．４μｍ、高出
力素子ならば１μｍという選択をする。ゲート長は使用
周波数帯域により選択する。保護膜の成膜温度は３２０
℃が最適である。
ば良く、低雑音素子ならばリセス幅は０．４μｍ、高出
力素子ならば１μｍという選択をする。ゲート長は使用
周波数帯域により選択する。保護膜の成膜温度は３２０
℃が最適である。
【００４７】また、半導体結晶の成長方法として、ＭＯ
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いても良い。
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いても良い。
【００４８】
【発明の効果】以上説明した、ｎ型ＩｎｔＧａ１−ｔＡ
ｓチャネル層をＩｎおよびＡｌ組成が積層方向に傾斜す
るＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ層で挟む半導
体装置では、ＩｎＧａＡｓチャネル層の下に従来構造よ
りも格子ずれの少ないＩｎｘ（ＡｌｙＧａ１−ｙ）１−
ｘＡｓバッファ層があることにより、ＩｎＧａＡｓチャ
ネル層の成長初期からドーパントＳｉの取り込みが高く
なるため積層方向に均一なドーピングプロファイルが得
られる。この構造における室温のシートキャリア濃度Ｎ
ｓは、３．５Ｅ１２ｃｍ-2と従来構造よりも若干高くな
った。この結果、半導体装置の特性としては、最大ドレ
イン電流Ｉｍａｘが６３０ｍＡ／ｍｍ、最大トランスコ
ンダクタンスｇｍｍａｘは４１０ｍＳ／ｍｍ、最大発振
周波数ｆｍａｘは２２０ＧＨｚが得られた。
ｓチャネル層をＩｎおよびＡｌ組成が積層方向に傾斜す
るＩｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ層で挟む半導
体装置では、ＩｎＧａＡｓチャネル層の下に従来構造よ
りも格子ずれの少ないＩｎｘ（ＡｌｙＧａ１−ｙ）１−
ｘＡｓバッファ層があることにより、ＩｎＧａＡｓチャ
ネル層の成長初期からドーパントＳｉの取り込みが高く
なるため積層方向に均一なドーピングプロファイルが得
られる。この構造における室温のシートキャリア濃度Ｎ
ｓは、３．５Ｅ１２ｃｍ-2と従来構造よりも若干高くな
った。この結果、半導体装置の特性としては、最大ドレ
イン電流Ｉｍａｘが６３０ｍＡ／ｍｍ、最大トランスコ
ンダクタンスｇｍｍａｘは４１０ｍＳ／ｍｍ、最大発振
周波数ｆｍａｘは２２０ＧＨｚが得られた。
【００４９】また、本構造ではＡｌ組成の低いＡｌｚＧ
ａ１−ｚＡｓ（０．１５≦ｚ≦０．２５）ショットキ層
にゲート電極を形成するので、表面に露出したショット
キ層の酸化の問題は従来例よりも遙かに少ないので、ゲ
ート電極形成前の前処理により酸化層は除去され良好な
ショットキが形成できる。
ａ１−ｚＡｓ（０．１５≦ｚ≦０．２５）ショットキ層
にゲート電極を形成するので、表面に露出したショット
キ層の酸化の問題は従来例よりも遙かに少ないので、ゲ
ート電極形成前の前処理により酸化層は除去され良好な
ショットキが形成できる。
【００５０】Ｉｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓで
構成される電子供給層の結晶成長では、Ｓｉドーパント
ガスとIII族原料の供給量比率を一定に保ち成長を行う
ことにより、電子供給層内の積層方向のキャリア濃度が
均一になり良好な半導体装置特性が得られる。
構成される電子供給層の結晶成長では、Ｓｉドーパント
ガスとIII族原料の供給量比率を一定に保ち成長を行う
ことにより、電子供給層内の積層方向のキャリア濃度が
均一になり良好な半導体装置特性が得られる。
【図１】（ａ）、（ｂ）は、本発明の一実施の形態のＦ
ＥＴを構成するための半導体結晶の積層構造と製造フロ
ーを示す図である。
ＥＴを構成するための半導体結晶の積層構造と製造フロ
ーを示す図である。
【図２】（ａ）、（ｂ）は、本発明の一実施の形態のＦ
ＥＴを構成するための半導体結晶の積層構造と製造フロ
ーを示す図であり、図１（ａ）、（ｂ）に続く図であ
る。
ＥＴを構成するための半導体結晶の積層構造と製造フロ
ーを示す図であり、図１（ａ）、（ｂ）に続く図であ
る。
【図３】本発明の一実施の形態のＦＥＴを構成するため
の半導体結晶の積層構造と製造フローを示す図であり、
図２（ａ）、（ｂ）に続く図である。
の半導体結晶の積層構造と製造フローを示す図であり、
図２（ａ）、（ｂ）に続く図である。
【図４】（ａ）、（ｂ）は、本発明の別の実施の形態の
ＦＥＴを構成するための半導体結晶の積層構造と製造フ
ローを示す図である。
ＦＥＴを構成するための半導体結晶の積層構造と製造フ
ローを示す図である。
【図５】（ａ）、（ｂ）は、本発明の別の実施の形態の
ＦＥＴを構成するための半導体結晶の積層構造と製造フ
ローを示す図であり、図４（ａ）、（ｂ）に続く図であ
る。
ＦＥＴを構成するための半導体結晶の積層構造と製造フ
ローを示す図であり、図４（ａ）、（ｂ）に続く図であ
る。
【図６】本発明の別の実施の形態のＦＥＴを構成するた
めの半導体結晶の積層構造と製造フローを示す図であ
り、図５（ａ）、（ｂ）に続く図である。
めの半導体結晶の積層構造と製造フローを示す図であ
り、図５（ａ）、（ｂ）に続く図である。
【図７】従来のＦＥＴの構造例を示す断面図である。
【図８】本発明に類似した従来例である、特開平３−１
２５４３６号公報に開示されるＦＥＴの構造例を示す断
面図である。
２５４３６号公報に開示されるＦＥＴの構造例を示す断
面図である。
１、２１ ＧａＡｓ基板 ２ａ、２ｂ、２２ａ、２２ｂ バッファ層 ３、２３ チャネル層 ４、２４ 電子供給層 ５、２５ ショットキ層 ６ ゲートリセス層 ７ エッチング停止層 ８、２６ キャップ層 ９、２７ フォトレジスト １０、２８ 酸化膜 １１、２９ ソース電極 １２、３０ ドレイン電極 １３、３１ ゲート電極 １４、３２ 保護膜
Claims (6)
- 【請求項１】 ｎ型又はアンドープのＩｎｔＧａ１−ｔ
Ａｓ層（０．１５≦ｔ≦０．３）をＩｎおよびＡｌ組成
が積層方向に傾斜するＩｎｘ（ＡｌｙＧａ１−ｙ）１−
ｘＡｓ層（０≦ｘ≦ｔ、０≦ｙ≦０．５）で挟む構造を
有することを特徴とする半導体装置。 - 【請求項２】 ＧａＡｓ（１００）基板上に、アンドー
プＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからな
る第１のバッファ層と、該第１のバッファ層上にＧａＡ
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げて
Ｉｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）
まで組成が変化する第２のバッファ層と、ｎ型ＩｎｔＧ
ａ１−ｔＡｓチャネル層と、ｎ型でＩｎｘ（ＡｌｙＧａ
１−ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）からＩｎ組成を徐々
に下げてＧａＡｓに格子整合するＩｎｘ（ＡｌｙＧａ１
−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が変化する電子供
給層と、ｎ型ＡｌｚＧａ１−ｚＡｓショットキ層と、ア
ンドープ又はｎ型ＧａＡｓゲートリセス層と、ｎ型Ａｌ
ｚＧａ１−ｚＡｓエッチング停止層と、ｎ型ＧａＡｓキ
ャップ層８とを積層した構造を有することを特徴とする
半導体装置。 - 【請求項３】 ＧａＡｓ（１００）基板上に、アンドー
プＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからな
る第１のバッファ層と、該第１のバッファ層上にＧａＡ
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げて
Ｉｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．
３）まで組成が変化する第２のバッファ層と、ｎ型Ｉｎ
ｔＧａ１−ｔＡｓチャネル層２３と、ｎ型でＩｎｘ（Ａ
ｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）からＩ
ｎ組成を徐々に下げてＧａＡｓに格子整合するＩｎｘ
（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が
変化する電子供給層と、ｎ型ＡｌｚＧａ１−ｚＡｓショ
ットキ層と、ｎ型ＧａＡｓキャップ層とを積層した構造
を有することを特徴とする半導体装置。 - 【請求項４】 ＧａＡｓ（１００）基板上に、アンドー
プＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからな
る第１のバッファ層と、該第１のバッファ層上にＧａＡ
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げて
Ｉｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）
まで組成が変化する第２のバッファ層と、ｎ型ＩｎｔＧ
ａ１−ｔＡｓチャネル層と、ｎ型でＩｎｘ（ＡｌｙＧａ
１−ｙ）１−ｘＡｓ（０≦ｘ≦ｔ）からＩｎ組成を徐々
に下げてＧａＡｓに格子整合するＩｎｘ（ＡｌｙＧａ１
−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が変化する電子供
給層と、ｎ型ＡｌｚＧａ１−ｚＡｓショットキ層と、ア
ンドープ又はｎ型ＧａＡｓゲートリセス層と、ｎ型Ａｌ
ｚＧａ１−ｚＡｓエッチング停止層と、ｎ型ＧａＡｓキ
ャップ層８とを積層する工程と、 リセス形成のためにフォトレジストを塗布しパターンを
形成する工程と、 結晶選択ドライエッチング技術を用いることにより前記
フォトレジストを塗布していない部分の前記キャップ層
をエッチングする工程と、 前記結晶選択ドライエッチングの後処理により前記エッ
チング停止層のうち上部に露出した部分を除去する工程
と、 酸化膜を成膜しドライエッチング技術によりゲート形成
用の開口を行った後、結晶選択ドライエッチング技術に
より前記ゲートリセス層を選択エッチングして前記ショ
ットキ層を露出させ、ゲートメタルを形成する工程と、 前記ゲートメタルの不要部分を除去してＴ型ゲート電極
を形成する工程と、 オーミック電極を蒸着してソース電極およびドレイン電
極を形成する工程と、 保護膜を成膜する工程とからなることを特徴とする半導
体装置の製造方法。 - 【請求項５】 ＧａＡｓ（１００）基板上に、アンドー
プＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからな
る第１のバッファ層と、該第１のバッファ層上にＧａＡ
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げて
Ｉｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．
３）まで組成が変化する第２のバッファ層と、ｎ型Ｉｎ
ｔＧａ１−ｔＡｓチャネル層２３と、ｎ型でＩｎｘ（Ａ
ｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）からＩ
ｎ組成を徐々に下げてＧａＡｓに格子整合するＩｎｘ
（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が
変化する電子供給層と、ｎ型ＡｌｚＧａ１−ｚＡｓショ
ットキ層と、ｎ型ＧａＡｓキャップ層とを積層する工程
と、 リセス形成のためにフォトレジストを塗布しパターンを
形成する工程と、 結晶選択ドライエッチング技術を用いることにより前記
フォトレジストを塗布していない部分の前記キャップ層
をエッチングする工程と、 酸化膜を成膜しドライエッチング技術によりゲート形成
用の開口を行った後、ウェットエッチングによりゲート
リセスを形成し、ゲートメタルを形成する工程と、 前記ゲートメタルの不要部分を除去してＴ型ゲート電極
を形成する工程と、 オーミック電極を蒸着してソース電極およびドレイン電
極を形成する工程と、 保護膜を成膜する工程とからなることを特徴とする半導
体装置の製造方法。 - 【請求項６】 ＧａＡｓ（１００）基板上に、アンドー
プＧａＡｓとアンドープＡｌｕＧａ１−ｕＡｓとからな
る第１のバッファ層と、該第１のバッファ層上にＧａＡ
ｓに格子整合するアンドープでＩｎｘ（ＡｌｙＧａ１−
ｙ）１−ｘＡｓ（ｘ＝０）からＩｎ組成を徐々に上げて
Ｉｎｘ（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．
３）まで組成が変化する第２のバッファ層と、ｎ型Ｉｎ
ｔＧａ１−ｔＡｓチャネル層２３と、ｎ型でＩｎｘ（Ａ
ｌｙＧａ１−ｙ）１−ｘＡｓ（０≦ｘ≦０．３）からＩ
ｎ組成を徐々に下げてＧａＡｓに格子整合するＩｎｘ
（ＡｌｙＧａ１−ｙ）１−ｘＡｓ（ｘ＝０）まで組成が
変化する電子供給層と、ｎ型ＡｌｚＧａ１−ｚＡｓショ
ットキ層と、ｎ型ＧａＡｓキャップ層とを積層する工程
と、 リセス形成のためにフォトレジストを塗布しパターンを
形成する工程と、 結晶選択ドライエッチング技術を用いることにより前記
フォトレジストを塗布していない部分の前記キャップ層
をエッチングする工程と、 酸化膜を成膜しドライエッチング技術によりゲート形成
用の開口を行った後、ゲートメタルを形成する工程と、 前記ゲートメタルの不要部分を除去してＴ型ゲート電極
を形成する工程と、 オーミック電極を蒸着してソース電極およびドレイン電
極を形成する工程と、 保護膜を成膜する工程とからなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35672197A JP3214425B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35672197A JP3214425B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186541A true JPH11186541A (ja) | 1999-07-09 |
| JP3214425B2 JP3214425B2 (ja) | 2001-10-02 |
Family
ID=18450454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35672197A Expired - Fee Related JP3214425B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214425B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049038A (ja) * | 2007-08-13 | 2009-03-05 | Advantest Corp | 高電子移動度トランジスタおよび電子デバイス |
-
1997
- 1997-12-25 JP JP35672197A patent/JP3214425B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049038A (ja) * | 2007-08-13 | 2009-03-05 | Advantest Corp | 高電子移動度トランジスタおよび電子デバイス |
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| Publication number | Publication date |
|---|---|
| JP3214425B2 (ja) | 2001-10-02 |
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