JPH11168187A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11168187A JPH11168187A JP9335473A JP33547397A JPH11168187A JP H11168187 A JPH11168187 A JP H11168187A JP 9335473 A JP9335473 A JP 9335473A JP 33547397 A JP33547397 A JP 33547397A JP H11168187 A JPH11168187 A JP H11168187A
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- grooves
- capacitance
- semiconductor device
- dry etching
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Abstract
(57)【要約】 （修正有）
【課題】ストレージ電極の表面積を十分に持ち保持時間
が長く、消費電力の少ない半導体装置を提供する。 【解決手段】ストレージ電極１３上面に複数の溝１５を
形成する。また、フォトリソグラフィ及びドライエッチ
ングによりストレージ電極１３上面に複数の溝１５を形
成する。ストレージ電極１３上面に設けられた複数の溝
１５により、ストレージ電極１３上部の表面積が飛躍的
に増加し、キャパシタンス容量も飛躍的に増加する。ま
た、フォトリソグラフィ及びドライエッチングによりス
トレージ電極１３上面に複数の溝１５を形成するので、
集積度が上がりメモリセルが小さくなっても十分なキャ
パシタンス容量を確保することができ、各キャパシタン
ス容量にばらつきが出ることも無く、キャパシタンス容
量をコントロールすることができる。
が長く、消費電力の少ない半導体装置を提供する。 【解決手段】ストレージ電極１３上面に複数の溝１５を
形成する。また、フォトリソグラフィ及びドライエッチ
ングによりストレージ電極１３上面に複数の溝１５を形
成する。ストレージ電極１３上面に設けられた複数の溝
１５により、ストレージ電極１３上部の表面積が飛躍的
に増加し、キャパシタンス容量も飛躍的に増加する。ま
た、フォトリソグラフィ及びドライエッチングによりス
トレージ電極１３上面に複数の溝１５を形成するので、
集積度が上がりメモリセルが小さくなっても十分なキャ
パシタンス容量を確保することができ、各キャパシタン
ス容量にばらつきが出ることも無く、キャパシタンス容
量をコントロールすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るストレージ電極上面構造とその形成方法とに関する。
るストレージ電極上面構造とその形成方法とに関する。
【０００２】
【従来の技術】従来の技術における半導体装置のストレ
ージ電極構造の例を図２に示す。
ージ電極構造の例を図２に示す。
【０００３】図２は従来の半導体装置のストレージ電極
構造の断面図を示している。フィールド酸化膜２４に開
けられたコンタクトホールを介してストレージ電極２３
が基板２１のソース領域２２に接続されている。ストレ
ージ電極２３上部は平面構造をしている。ストレージ電
極２３を覆うように誘電体膜２５が形成され、さらに誘
電体膜２５を覆うように上部電極２６が形成されてい
る。
構造の断面図を示している。フィールド酸化膜２４に開
けられたコンタクトホールを介してストレージ電極２３
が基板２１のソース領域２２に接続されている。ストレ
ージ電極２３上部は平面構造をしている。ストレージ電
極２３を覆うように誘電体膜２５が形成され、さらに誘
電体膜２５を覆うように上部電極２６が形成されてい
る。
【０００４】また、半導体装置のストレージ電極構造に
ついては、特開平０５−６７７４７号公報、特開平０６
−８５１７２号公報、特開平０６−２０４４２５号公
報、特開平０６−２０４４２８号公報、特開平０７−７
０８８号公報の様に不規則な表面を有した不規則に位置
した円筒形ホール構造に誘電体膜を塗布した構造、高さ
と半径が数１０Å程度の半球状突起構造、フォトリソグ
ラフィ及びウェットエッチングにより形成されたおわん
状窪み構造、外部円筒と外部円筒内部で開口部の一定深
さまで深くなったホールを含む内部円筒からなる円筒形
構造、凹凸状の内外壁を有した花瓶形状構造であった。
ついては、特開平０５−６７７４７号公報、特開平０６
−８５１７２号公報、特開平０６−２０４４２５号公
報、特開平０６−２０４４２８号公報、特開平０７−７
０８８号公報の様に不規則な表面を有した不規則に位置
した円筒形ホール構造に誘電体膜を塗布した構造、高さ
と半径が数１０Å程度の半球状突起構造、フォトリソグ
ラフィ及びウェットエッチングにより形成されたおわん
状窪み構造、外部円筒と外部円筒内部で開口部の一定深
さまで深くなったホールを含む内部円筒からなる円筒形
構造、凹凸状の内外壁を有した花瓶形状構造であった。
【０００５】
【発明が解決しようとする課題】前述の従来技術のうち
図２では、ストレージ電極上部が平面構造をしているの
で、集積度が上がりメモリセルが小さくなると、ストレ
ージ電極も小さくなり、結果、ストレージ電極上部平面
表面積部分も小さくなってしまう。このため、十分なキ
ャパシタンス容量が得られず、保持時間が短くなり、書
き換え動作が頻繁になり、消費電力が多くなるという問
題を有していた。また、特開平Ｈ０５−６７７４７号公
報、特開平０６−８５１７２号公報、特開平０６−２０
４４２５号公報、特開平０６−２０４４２８号公報、特
開平０７−７０８８号公報ではストレージ電極構造を種
々工夫しているが、集積度が上がりメモリセルが小さく
なるとストレージ電極表面積が十分得られずキャパシタ
容量が小さく、また、円筒形構造、花瓶形状構造では、
工程が複雑で集積度をあげると構造形成が困難になり、
キャパシタンス容量がばらつき、コントロールできなく
なるという問題を有していた。
図２では、ストレージ電極上部が平面構造をしているの
で、集積度が上がりメモリセルが小さくなると、ストレ
ージ電極も小さくなり、結果、ストレージ電極上部平面
表面積部分も小さくなってしまう。このため、十分なキ
ャパシタンス容量が得られず、保持時間が短くなり、書
き換え動作が頻繁になり、消費電力が多くなるという問
題を有していた。また、特開平Ｈ０５−６７７４７号公
報、特開平０６−８５１７２号公報、特開平０６−２０
４４２５号公報、特開平０６−２０４４２８号公報、特
開平０７−７０８８号公報ではストレージ電極構造を種
々工夫しているが、集積度が上がりメモリセルが小さく
なるとストレージ電極表面積が十分得られずキャパシタ
容量が小さく、また、円筒形構造、花瓶形状構造では、
工程が複雑で集積度をあげると構造形成が困難になり、
キャパシタンス容量がばらつき、コントロールできなく
なるという問題を有していた。
【０００６】そこで本発明は、このような問題点を解決
するもので、その目的とするところは、ストレージ電極
の表面積を十分に持ち保持時間が長く、消費電力の少な
い半導体装置を提供するところにある。また、集積度が
あがっても工程が単純で、ストレージ電極の十分な表面
積を得、キャパシタンス容量をコントロールすることが
できる方法を提供するところにある。
するもので、その目的とするところは、ストレージ電極
の表面積を十分に持ち保持時間が長く、消費電力の少な
い半導体装置を提供するところにある。また、集積度が
あがっても工程が単純で、ストレージ電極の十分な表面
積を得、キャパシタンス容量をコントロールすることが
できる方法を提供するところにある。
【０００７】
【課題を解決するための手段】請求項第１項記載の発明
は、ストレージ電極の構造において、ストレージ電極上
面に複数の規則正しい位置に溝を形成したことを特徴と
する。
は、ストレージ電極の構造において、ストレージ電極上
面に複数の規則正しい位置に溝を形成したことを特徴と
する。
【０００８】請求項第２項記載の発明は、フォトリソグ
ラフィ及びドライエッチングによりストレージ電極上面
に複数の規則正しい位置に溝を形成する方法を特徴とす
る。
ラフィ及びドライエッチングによりストレージ電極上面
に複数の規則正しい位置に溝を形成する方法を特徴とす
る。
【０００９】請求項第３項記載の発明は、露光用マス
ク、ドライエッチング時間の変更により、溝の数、深さ
を調整し、キャパシタンス容量をコントロールする方法
を特徴とする。
ク、ドライエッチング時間の変更により、溝の数、深さ
を調整し、キャパシタンス容量をコントロールする方法
を特徴とする。
【００１０】
【発明の実施の形態】本発明における半導体装置のスト
レージ電極構造の例を図１に示す。
レージ電極構造の例を図１に示す。
【００１１】図１は本発明の半導体装置のストレージ電
極構造の断面図を示している。フィールド酸化膜１４に
開けられたコンタクトホールを介してストレージ電極１
３が基板１１のソース領域１２に接続されている。スト
レージ電極１３上部には複数の溝１５が規則正しい位置
に設けられている構造となっている。ストレージ電極１
３を覆うように誘電体膜１６がＣＶＤ（化学的気相法）
により形成され、さらに誘電体膜１６を覆うように上部
電極１７が形成されている。
極構造の断面図を示している。フィールド酸化膜１４に
開けられたコンタクトホールを介してストレージ電極１
３が基板１１のソース領域１２に接続されている。スト
レージ電極１３上部には複数の溝１５が規則正しい位置
に設けられている構造となっている。ストレージ電極１
３を覆うように誘電体膜１６がＣＶＤ（化学的気相法）
により形成され、さらに誘電体膜１６を覆うように上部
電極１７が形成されている。
【００１２】ストレージ電極１３に設けられた複数の規
則正しい位置の溝１５により、ストレージ電極１３の上
部の総表面積は溝の側面部が加算される。溝形成前に比
べ、溝形成後は、１方向の溝の場合溝部の測面積の２倍
が加算され、交点を持つ２方向の溝の場合溝部の測面積
の４倍が加算されることとなり、ストレージ電極１３の
上部の総表面積は飛躍的に増加することとなる。ストレ
ージ電極１３と誘電体膜１６と上部電極１７とによりキ
ャパシタンスが構成されるが、キャパシタンスの容量
は、ストレージ電極１３の上部の総表面積で決定され
る。ストレージ電極１３の総表面積が飛躍的に増加した
ことにより、キャパシタンス容量も飛躍的に増加する。
本発明の半導体装置は集積度があがりメモリセルが小さ
くストレージ電極が小さくなっても溝を形成したことに
より、キャパシタンス容量が飛躍的に増加し、十分に保
持時間が長く、消費電力の少ない半導体装置となる。
則正しい位置の溝１５により、ストレージ電極１３の上
部の総表面積は溝の側面部が加算される。溝形成前に比
べ、溝形成後は、１方向の溝の場合溝部の測面積の２倍
が加算され、交点を持つ２方向の溝の場合溝部の測面積
の４倍が加算されることとなり、ストレージ電極１３の
上部の総表面積は飛躍的に増加することとなる。ストレ
ージ電極１３と誘電体膜１６と上部電極１７とによりキ
ャパシタンスが構成されるが、キャパシタンスの容量
は、ストレージ電極１３の上部の総表面積で決定され
る。ストレージ電極１３の総表面積が飛躍的に増加した
ことにより、キャパシタンス容量も飛躍的に増加する。
本発明の半導体装置は集積度があがりメモリセルが小さ
くストレージ電極が小さくなっても溝を形成したことに
より、キャパシタンス容量が飛躍的に増加し、十分に保
持時間が長く、消費電力の少ない半導体装置となる。
【００１３】また、ストレージ電極１３上面に規則正し
い位置に設けられている複数の溝１５は、ストレージ電
極１３をＣＶＤによりデポジションした後、フォトリソ
グラフィにより、ストレージ電極１３の外形を形成する
ようにした露光用マスクを用いて露光し、その後、現像
を行いレジストマスクを形成する。その後、ドライエッ
チングにより、エッチングを行い、ストレージ電極１３
を形成する。ストレージ電極１３形成後、ストレージ電
極１３上面の規則正しい位置に複数の溝１５を形成する
ようにした露光用マスクを用いて露光し、その後、現像
を行いレジストマスクを形成する。その後、ドライエッ
チングにより、エッチングを行い、ストレージ電極１３
上面に規則正しい位置に設けられた複数の溝１５を形成
する。上記の方法では、フォトリソグラフィ２回、ドラ
イエッチング２回によりストレージ電極１３形成後、ス
トレージ電極１３上面の規則正しい位置に複数の溝１５
を形成するが、フォトリソグラフィ及びドライエッチン
グの条件設定のやり方によっては、ストレージ電極１３
とストレージ電極１３上面の規則正しい位置に複数の溝
１５を形成するようにした露光用マスクを用いて露光
し、現像し、ドライエッチングによりエッチングを行
い、フォトリソグラフィ、ドライエッチング各１回で、
ストレージ電極１３とストレージ電極１３上面の規則正
しい位置に複数の溝１５を形成することができる。
い位置に設けられている複数の溝１５は、ストレージ電
極１３をＣＶＤによりデポジションした後、フォトリソ
グラフィにより、ストレージ電極１３の外形を形成する
ようにした露光用マスクを用いて露光し、その後、現像
を行いレジストマスクを形成する。その後、ドライエッ
チングにより、エッチングを行い、ストレージ電極１３
を形成する。ストレージ電極１３形成後、ストレージ電
極１３上面の規則正しい位置に複数の溝１５を形成する
ようにした露光用マスクを用いて露光し、その後、現像
を行いレジストマスクを形成する。その後、ドライエッ
チングにより、エッチングを行い、ストレージ電極１３
上面に規則正しい位置に設けられた複数の溝１５を形成
する。上記の方法では、フォトリソグラフィ２回、ドラ
イエッチング２回によりストレージ電極１３形成後、ス
トレージ電極１３上面の規則正しい位置に複数の溝１５
を形成するが、フォトリソグラフィ及びドライエッチン
グの条件設定のやり方によっては、ストレージ電極１３
とストレージ電極１３上面の規則正しい位置に複数の溝
１５を形成するようにした露光用マスクを用いて露光
し、現像し、ドライエッチングによりエッチングを行
い、フォトリソグラフィ、ドライエッチング各１回で、
ストレージ電極１３とストレージ電極１３上面の規則正
しい位置に複数の溝１５を形成することができる。
【００１４】また、フォトリソグラフィ及びドライエッ
チングによりストレージ電極１３の外形およびストレー
ジ電極１３上面に規則正しい位置に設けられた複数の溝
１５を形成するので、集積度が上がりメモリセルが小さ
くなり、ストレージ電極１３が小さくなっても十分な合
わせ精度で露光、現像、ドライエッチングが実施でき、
加工精度が良いので、十分なキャパシタンス容量を確保
することができる。また、半導体装置基板内の各ストレ
ージ電極を見た時、フォトリソグラフィ及びドライエッ
チングにより形成されるので、制御性が良く、各キャパ
シタンス容量にばらつきが出ることも無いので、安定し
た半導体装置が製作できる。
チングによりストレージ電極１３の外形およびストレー
ジ電極１３上面に規則正しい位置に設けられた複数の溝
１５を形成するので、集積度が上がりメモリセルが小さ
くなり、ストレージ電極１３が小さくなっても十分な合
わせ精度で露光、現像、ドライエッチングが実施でき、
加工精度が良いので、十分なキャパシタンス容量を確保
することができる。また、半導体装置基板内の各ストレ
ージ電極を見た時、フォトリソグラフィ及びドライエッ
チングにより形成されるので、制御性が良く、各キャパ
シタンス容量にばらつきが出ることも無いので、安定し
た半導体装置が製作できる。
【００１５】また、単位面積当たりのキャパシタンス容
量がわかっていれば、キャパシタンス容量の変更や調整
が必要な場合、ストレージ電極１３上面に規則正しい位
置に設けられた複数の溝１５の数や深さを調整すること
で、総面積がわかり、露光用マスク変更、ドライエッチ
ング時間の調整により、キャパシタンス容量の変更や調
整ができ、キャパシタンス容量をコントロールすること
ができる。図３にキャパシタンス容量の変更例を示すス
トレージ電極構造の断面図を示す。図３（ａ）は本発明
の半導体装置の一実施例である。ストレージ電極上面の
規則正しい位置に溝の幅Ａ、深さＢで一方向溝２本を形
成している。この半導体装置のキャパシタンス容量を２
倍に変更する場合、図３（ｂ）の様に、溝の幅Ａ／２、
深さＢで一方向溝４本を形成する方法がある。この場
合、フォトリソグラフィにおける露光用マスクの変更の
みで実現することができる。また、図３（ｃ）の様に、
溝の幅Ａ、深さ２Ｂで一方向溝２本形成する方法があ
る。この場合、ドライエッチングにおけるエッチング時
間の変更により実現することができる。このように、単
位面積当たりのキャパシタンス容量がわかっていれば、
ストレージ電極１３上面に規則正しい位置に設けられた
複数の溝１５の数や深さを調整することで、キャパシタ
ンス容量の変更や調整ができ、キャパシタンス容量をコ
ントロールすることができる。
量がわかっていれば、キャパシタンス容量の変更や調整
が必要な場合、ストレージ電極１３上面に規則正しい位
置に設けられた複数の溝１５の数や深さを調整すること
で、総面積がわかり、露光用マスク変更、ドライエッチ
ング時間の調整により、キャパシタンス容量の変更や調
整ができ、キャパシタンス容量をコントロールすること
ができる。図３にキャパシタンス容量の変更例を示すス
トレージ電極構造の断面図を示す。図３（ａ）は本発明
の半導体装置の一実施例である。ストレージ電極上面の
規則正しい位置に溝の幅Ａ、深さＢで一方向溝２本を形
成している。この半導体装置のキャパシタンス容量を２
倍に変更する場合、図３（ｂ）の様に、溝の幅Ａ／２、
深さＢで一方向溝４本を形成する方法がある。この場
合、フォトリソグラフィにおける露光用マスクの変更の
みで実現することができる。また、図３（ｃ）の様に、
溝の幅Ａ、深さ２Ｂで一方向溝２本形成する方法があ
る。この場合、ドライエッチングにおけるエッチング時
間の変更により実現することができる。このように、単
位面積当たりのキャパシタンス容量がわかっていれば、
ストレージ電極１３上面に規則正しい位置に設けられた
複数の溝１５の数や深さを調整することで、キャパシタ
ンス容量の変更や調整ができ、キャパシタンス容量をコ
ントロールすることができる。
【００１６】図４（ａ）は本発明のストレージ電極とス
トレージ電極上面の規則正しい位置に設けられた複数の
溝で一方向溝の場合の上面図を示す。ハッチング部分は
ストレージ電極上面の規則正しい位置に設けられた複数
の溝４１である。この場合、ストレージ電極上面の総表
面積は溝４１形成前に比べ、溝部の測面積の２倍が加算
されキャパシタンス容量が大きくなっている。
トレージ電極上面の規則正しい位置に設けられた複数の
溝で一方向溝の場合の上面図を示す。ハッチング部分は
ストレージ電極上面の規則正しい位置に設けられた複数
の溝４１である。この場合、ストレージ電極上面の総表
面積は溝４１形成前に比べ、溝部の測面積の２倍が加算
されキャパシタンス容量が大きくなっている。
【００１７】図４（ｂ）及び（ｃ）は本発明のストレー
ジ電極とストレージ電極上面の規則正しい位置に設けら
れた複数の溝で二方向溝の場合の上面図を示す。ハッチ
ング部分はストレージ電極上面の規則正しい位置に設け
られた複数の溝４２及び４３である。この場合、ストレ
ージ電極上面の総表面積は溝４２及び４３形成前に比
べ、溝部の測面積の４倍が加算されキャパシタンス容量
が大きくなっている。（ｂ）及び（ｃ）は表面積が同じ
となるが、形状の違いがあるので示しておく。
ジ電極とストレージ電極上面の規則正しい位置に設けら
れた複数の溝で二方向溝の場合の上面図を示す。ハッチ
ング部分はストレージ電極上面の規則正しい位置に設け
られた複数の溝４２及び４３である。この場合、ストレ
ージ電極上面の総表面積は溝４２及び４３形成前に比
べ、溝部の測面積の４倍が加算されキャパシタンス容量
が大きくなっている。（ｂ）及び（ｃ）は表面積が同じ
となるが、形状の違いがあるので示しておく。
【００１８】図４（ｄ）及び（ｅ）は本発明のストレー
ジ電極とストレージ電極上面の規則正しい位置に設けら
れた複数の溝で穴形状の場合の上面図を示す。ハッチン
グ部分はストレージ電極上面の規則正しい位置に設けら
れた複数の溝４４及び４５である。この場合、ストレー
ジ電極上面の総表面積は溝４４及び４５形成前に比べ、
溝部の測面積が加算されキャパシタンス容量が大きくな
っている。（ｄ）及び（ｅ）は表面積が同じとなるが、
形状の違いがあるので示しておく。
ジ電極とストレージ電極上面の規則正しい位置に設けら
れた複数の溝で穴形状の場合の上面図を示す。ハッチン
グ部分はストレージ電極上面の規則正しい位置に設けら
れた複数の溝４４及び４５である。この場合、ストレー
ジ電極上面の総表面積は溝４４及び４５形成前に比べ、
溝部の測面積が加算されキャパシタンス容量が大きくな
っている。（ｄ）及び（ｅ）は表面積が同じとなるが、
形状の違いがあるので示しておく。
【００１９】
【発明の効果】請求項１記載の発明によれば、ストレー
ジ電極上面に設けられた規則正しい位置の複数の溝によ
り、ストレージ電極上部の表面積が飛躍的に増加し、キ
ャパシタンス容量も飛躍的に増加するという効果が得ら
れる。
ジ電極上面に設けられた規則正しい位置の複数の溝によ
り、ストレージ電極上部の表面積が飛躍的に増加し、キ
ャパシタンス容量も飛躍的に増加するという効果が得ら
れる。
【００２０】請求項２記載の発明によれば、フォトリソ
グラフィ及びドライエッチングによりストレージ電極上
面に規則正しい位置の複数の溝を形成するので、集積度
が上がりメモリセルが小さくなっても十分な精度で露
光、ドライエッチングが実施できるので、十分なキャパ
シタンス容量を確保することができ、また、各キャパシ
タンス容量にばらつきが出ることも無いという効果が得
られる。
グラフィ及びドライエッチングによりストレージ電極上
面に規則正しい位置の複数の溝を形成するので、集積度
が上がりメモリセルが小さくなっても十分な精度で露
光、ドライエッチングが実施できるので、十分なキャパ
シタンス容量を確保することができ、また、各キャパシ
タンス容量にばらつきが出ることも無いという効果が得
られる。
【００２１】請求項３記載の発明によれば、露光用マス
ク変更、ドライエッチング時間の調整により、キャパシ
タンス容量の変更や調整ができ、キャパシタンス容量を
コントロールすることができるという効果が得られる。
ク変更、ドライエッチング時間の調整により、キャパシ
タンス容量の変更や調整ができ、キャパシタンス容量を
コントロールすることができるという効果が得られる。
【図１】本発明における半導体装置のストレージ電極構
造の断面図。
造の断面図。
【図２】従来の技術における半導体装置のストレージ電
極構造の断面図。
極構造の断面図。
【図３】キャパシタンス容量の変更例を示すストレージ
電極構造の断面図。
電極構造の断面図。
【図４】本発明におけるストレージ電極とストレージ電
極上面の規則正しい位置に設けられた複数の溝の上面
図。
極上面の規則正しい位置に設けられた複数の溝の上面
図。
１１・・・基板 １２・・・ソース領域 １３・・・ストレージ電極 １４・・・フィールド酸化膜 １５・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 １６・・・誘電体膜 １７・・・上部電極 ２１・・・基板 ２２・・・ソース領域 ２３・・・ストレージ電極 ２４・・・フィールド酸化膜 ２５・・・誘電体膜 ２６・・・上部電極 ４１・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４２・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４３・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４４・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４５・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝
られた複数の溝 １６・・・誘電体膜 １７・・・上部電極 ２１・・・基板 ２２・・・ソース領域 ２３・・・ストレージ電極 ２４・・・フィールド酸化膜 ２５・・・誘電体膜 ２６・・・上部電極 ４１・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４２・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４３・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４４・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝 ４５・・・ストレージ電極上面の規則正しい位置に設け
られた複数の溝
Claims (3)
- 【請求項１】ストレージ電極の構造において、ストレー
ジ電極上面に複数の規則正しい位置に溝を形成したこと
を特徴とする半導体装置。 - 【請求項２】フォトリソグラフィ及びドライエッチング
によりストレージ電極上面に複数の規則正しい位置に溝
を形成する方法を特徴とする半導体装置の製造方法。 - 【請求項３】請求項２記載の方法において、露光用マス
ク、ドライエッチング時間の変更により、溝の数、深さ
を調整し、キャパシタンス容量をコントロールする方法
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335473A JPH11168187A (ja) | 1997-12-05 | 1997-12-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335473A JPH11168187A (ja) | 1997-12-05 | 1997-12-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168187A true JPH11168187A (ja) | 1999-06-22 |
Family
ID=18288966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9335473A Withdrawn JPH11168187A (ja) | 1997-12-05 | 1997-12-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011529479A (ja) * | 2008-07-31 | 2011-12-08 | ユニヴェルシテ ド ラ メディテラネ（エクス マルセイユ セカンド） | アドレノメデュリン受容体と結合する抗体及びその薬剤としての使用 |
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1997
- 1997-12-05 JP JP9335473A patent/JPH11168187A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011529479A (ja) * | 2008-07-31 | 2011-12-08 | ユニヴェルシテ ド ラ メディテラネ（エクス マルセイユ セカンド） | アドレノメデュリン受容体と結合する抗体及びその薬剤としての使用 |
| JP2015147784A (ja) * | 2008-07-31 | 2015-08-20 | ユニヴェルシテ デクス−マルセイユＵｎｉｖｅｒｓｉｔｅ Ｄ’Ａｉｘ−Ｍａｒｓｅｉｌｌｅ | アドレノメデュリン受容体と結合する抗体及びその薬剤としての使用 |
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