JPH11163909A - データバス - Google Patents
データバスInfo
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- JPH11163909A JPH11163909A JP10218785A JP21878598A JPH11163909A JP H11163909 A JPH11163909 A JP H11163909A JP 10218785 A JP10218785 A JP 10218785A JP 21878598 A JP21878598 A JP 21878598A JP H11163909 A JPH11163909 A JP H11163909A
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- data bus
- conductors
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- bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ｎ本の真‐オンリ‐導線および１本のコント
ロール導線（単一‐相補性）を形成し、またｎ個の入力
ブロック２、３、４からｎ個の出力ブロック５、６、７
へ通ずるｎ＋１（ｎ≧２）本の導線から成るデータバス
を、わずかな占有面積および簡単な構成において、いつ
データビットが有効であるかの情報を含めて迅速なデー
タ伝送を許すように改良する。 【解決手段】 データバス１の始端に位置して最も長い
信号伝搬時間を有しまた１本の真‐オンリ‐導線および
コントロール導線が付設されている入力ブロック２の後
に、ナンド論理回路１０が設けられ、その出力端がそれ
ぞれ各出力ブロック５、６、７と接続される。
ロール導線（単一‐相補性）を形成し、またｎ個の入力
ブロック２、３、４からｎ個の出力ブロック５、６、７
へ通ずるｎ＋１（ｎ≧２）本の導線から成るデータバス
を、わずかな占有面積および簡単な構成において、いつ
データビットが有効であるかの情報を含めて迅速なデー
タ伝送を許すように改良する。 【解決手段】 データバス１の始端に位置して最も長い
信号伝搬時間を有しまた１本の真‐オンリ‐導線および
コントロール導線が付設されている入力ブロック２の後
に、ナンド論理回路１０が設けられ、その出力端がそれ
ぞれ各出力ブロック５、６、７と接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎ本の真（ｔｒｕ
ｅ）‐オンリ（ｏｎｌｙ）‐導線および１本のコントロ
ール導線（単一‐相補性）を形成し、ｎ個の入力ブロッ
クからｎ個の出力ブロックへ通ずるｎ＋１（ｎ≧２）本
の導線から成るデータバスに関する。
ｅ）‐オンリ（ｏｎｌｙ）‐導線および１本のコントロ
ール導線（単一‐相補性）を形成し、ｎ個の入力ブロッ
クからｎ個の出力ブロックへ通ずるｎ＋１（ｎ≧２）本
の導線から成るデータバスに関する。
【０００２】
【従来の技術】データバスは設計上の理由からしばし
ば、“真／相補性‐導線”から構成されており、その際
データビットを伝送するためには入力ブロックと出力ブ
ロックとの間に２本の導線が必要である。それによって
データは出力ブロックの後で、場合によっては別別に以
後の処理をすることができる。
ば、“真／相補性‐導線”から構成されており、その際
データビットを伝送するためには入力ブロックと出力ブ
ロックとの間に２本の導線が必要である。それによって
データは出力ブロックの後で、場合によっては別別に以
後の処理をすることができる。
【０００３】またデータビットを伝送するために２本の
導線をこのように配置することは、各データビットに対
して、いつこのビットがバス上で有効であるか有効でな
いかを指示することを可能にする。すなわち信頼できる
データ伝送のためには、バス上のそのつどのデータがい
つ有効であるか、またいつ有効でないかを知ることが重
要である。
導線をこのように配置することは、各データビットに対
して、いつこのビットがバス上で有効であるか有効でな
いかを指示することを可能にする。すなわち信頼できる
データ伝送のためには、バス上のそのつどのデータがい
つ有効であるか、またいつ有効でないかを知ることが重
要である。
【０００４】この有効性検査を実行するため、たとえば
両方の互いに相補性のデータ導線の利用されない状態
が、有効なデータがバス上に存在していないことを指示
するために使用され得る。これはたとえば、１つの状態
“高”が両方の相補性データ導線にこの利用されない状
態を指示するために対応付けられることによって行われ
る。いま両方の導線の１つが他方の状態“低”をとるな
らば、そのことから有効なデータビットが存在している
ことが認識され得る。換言すれば、両方の導線が状態
“高”を有するならば、このことは、有効なデータビッ
トがバスのこの導線上に存在していないことを意味す
る。しかし両方の導線が相い異なるレベル、すなわち
“高”および“低”の状態を有するならば、そのことか
ら有効なデータビットがこれらの導線を介して伝送され
るべきであることが認識され得る。
両方の互いに相補性のデータ導線の利用されない状態
が、有効なデータがバス上に存在していないことを指示
するために使用され得る。これはたとえば、１つの状態
“高”が両方の相補性データ導線にこの利用されない状
態を指示するために対応付けられることによって行われ
る。いま両方の導線の１つが他方の状態“低”をとるな
らば、そのことから有効なデータビットが存在している
ことが認識され得る。換言すれば、両方の導線が状態
“高”を有するならば、このことは、有効なデータビッ
トがバスのこの導線上に存在していないことを意味す
る。しかし両方の導線が相い異なるレベル、すなわち
“高”および“低”の状態を有するならば、そのことか
ら有効なデータビットがこれらの導線を介して伝送され
るべきであることが認識され得る。
【０００５】もちろん、電位を反転すること、すなわち
たとえば有効なデータがそれぞれ導線の上に存在してい
ないことを指示するために１つの状態“低”を利用する
ことも可能である。
たとえば有効なデータがそれぞれ導線の上に存在してい
ないことを指示するために１つの状態“低”を利用する
ことも可能である。
【０００６】しかし、ｐチャネルＭＯＳトランジスタは
電流収率が小さいので、好ましい仕方では、時間非臨界
的な予充電相で充電され、また時間臨界的なスイッチン
グ相でｐチャネルＭＯＳトランジスタよりも速いｎチャ
ネルＭＯＳトランジスタを介して再び放電される。すな
わち、バスのそれぞれの導線上のデータが有効でないこ
とを指示するために、状態“高”を利用するほうが好ま
しい。
電流収率が小さいので、好ましい仕方では、時間非臨界
的な予充電相で充電され、また時間臨界的なスイッチン
グ相でｐチャネルＭＯＳトランジスタよりも速いｎチャ
ネルＭＯＳトランジスタを介して再び放電される。すな
わち、バスのそれぞれの導線上のデータが有効でないこ
とを指示するために、状態“高”を利用するほうが好ま
しい。
【０００７】すなわち要約すると、データビットを伝送
するためにデータバスのそれぞれ２本の導線が設けられ
るべきであることがわかる。両方の導線の等しい状態で
は、伝送されたデータビットが無効であることが指示さ
れ、他方において両方の導線の相い異なる状態では、伝
送されたデータビットが有効として評価すべきであるこ
とが報知される。
するためにデータバスのそれぞれ２本の導線が設けられ
るべきであることがわかる。両方の導線の等しい状態で
は、伝送されたデータビットが無効であることが指示さ
れ、他方において両方の導線の相い異なる状態では、伝
送されたデータビットが有効として評価すべきであるこ
とが報知される。
【０００８】データビットに対してそれぞれ２本の導線
を有する２個のブロック間のバスにのより長い配線を要
する際には、多大な面積が必要とされるので、このよう
な措置はこの理由から目的にかなっていない。しかし、
データビットごとにただ１本の導線が利用されると、い
つそのときのデータビットを有効とみなすべきか、有効
とみなすべきでないかについての情報が欠けることにな
る。
を有する２個のブロック間のバスにのより長い配線を要
する際には、多大な面積が必要とされるので、このよう
な措置はこの理由から目的にかなっていない。しかし、
データビットごとにただ１本の導線が利用されると、い
つそのときのデータビットを有効とみなすべきか、有効
とみなすべきでないかについての情報が欠けることにな
る。
【０００９】この理由からこれまで、ビットごとにただ
１本の導線を利用し（“真‐オンリ”）、追加的にコン
トロール信号を発生することも考えられていた。このこ
とは、ｎ個のデータビットを伝送するために２ｎ本の導
線の代わりにｎ＋１本の導線しか必要としないという利
点を有する。しかし、どのようにしてこのようなコント
ロール信号を作るかが重要となる。すなわち、この信号
が他の補助信号から導出されるならば、コントロール信
号の前のデータビットが有効であることが保証されなけ
ればならない。このことは遅延要素の使用により達成さ
れ得る。しかしこのような措置は必然的に時間窓に通ず
るので、データ伝送が全体として遅くなる。
１本の導線を利用し（“真‐オンリ”）、追加的にコン
トロール信号を発生することも考えられていた。このこ
とは、ｎ個のデータビットを伝送するために２ｎ本の導
線の代わりにｎ＋１本の導線しか必要としないという利
点を有する。しかし、どのようにしてこのようなコント
ロール信号を作るかが重要となる。すなわち、この信号
が他の補助信号から導出されるならば、コントロール信
号の前のデータビットが有効であることが保証されなけ
ればならない。このことは遅延要素の使用により達成さ
れ得る。しかしこのような措置は必然的に時間窓に通ず
るので、データ伝送が全体として遅くなる。
【００１０】
【発明が解決しようとする課題】従って、本発明の課題
は、冒頭に記載されている種類のデータバスを、わずか
な占有面積および簡単な構成において、いつデータビッ
トが有効であるかについての情報を含めて迅速なデータ
伝送を可能にするように改良することにある。
は、冒頭に記載されている種類のデータバスを、わずか
な占有面積および簡単な構成において、いつデータビッ
トが有効であるかについての情報を含めて迅速なデータ
伝送を可能にするように改良することにある。
【００１１】
【課題を解決するための手段】この課題は、本発明によ
れば、冒頭に記載されている種類のデータバスにおい
て、データバスの始端に位置して最も長い信号伝搬時間
を有しまた１本の真‐オンリ‐導線およびコントロール
導線が付設されている入力ブロックの後に、ナンド論理
回路が設けられ、その出力端がそれぞれ各出力ブロック
と接続されることにより解決される。出力ブロックはそ
の際に、コントロール信号により制御されるトライステ
ート‐インバータを有することができる。
れば、冒頭に記載されている種類のデータバスにおい
て、データバスの始端に位置して最も長い信号伝搬時間
を有しまた１本の真‐オンリ‐導線およびコントロール
導線が付設されている入力ブロックの後に、ナンド論理
回路が設けられ、その出力端がそれぞれ各出力ブロック
と接続されることにより解決される。出力ブロックはそ
の際に、コントロール信号により制御されるトライステ
ート‐インバータを有することができる。
【００１２】本発明によるデータバスでは、第１の入力
ブロックのデータ出力が、先に説明したように、“真”
および“相補性”である。バス自体は真‐オンリ‐導線
およびコントロール導線、すなわち“単一‐相補性”‐
導線から成っている。このコントロール導線は信号伝搬
時間の理由から、受信ブロックにおいてコントロール信
号がそれぞれデータビットの後に到着することが保証さ
れるように、バスの始端に位置しているデータビットの
相補性の導線である。受信ブロックにおいてはこうして
各々の後続のデータビットに追加的に第１の入力ブロッ
クから供給されたコントロール信号がナンド論理回路を
介して供給され、そこで評価される。ナンド論理回路に
供給されている信号の１つが状態“低”をとり、他方の
信号が状態“高”を維持すると直ちに、このことは、そ
のときの入力ブロックのデータビットが有効であること
を意味する。こうしてバスの始端におけるデータビット
のナンド論理回路はただ１個のナンドゲートに要する費
用だけで早い時点で完成したコントロール信号を供給す
る。ナンド論理回路はこうして受信ブロックにおける最
初のデータビットにあり、コントロール信号を受信ブロ
ックの他のビットに伝達する。
ブロックのデータ出力が、先に説明したように、“真”
および“相補性”である。バス自体は真‐オンリ‐導線
およびコントロール導線、すなわち“単一‐相補性”‐
導線から成っている。このコントロール導線は信号伝搬
時間の理由から、受信ブロックにおいてコントロール信
号がそれぞれデータビットの後に到着することが保証さ
れるように、バスの始端に位置しているデータビットの
相補性の導線である。受信ブロックにおいてはこうして
各々の後続のデータビットに追加的に第１の入力ブロッ
クから供給されたコントロール信号がナンド論理回路を
介して供給され、そこで評価される。ナンド論理回路に
供給されている信号の１つが状態“低”をとり、他方の
信号が状態“高”を維持すると直ちに、このことは、そ
のときの入力ブロックのデータビットが有効であること
を意味する。こうしてバスの始端におけるデータビット
のナンド論理回路はただ１個のナンドゲートに要する費
用だけで早い時点で完成したコントロール信号を供給す
る。ナンド論理回路はこうして受信ブロックにおける最
初のデータビットにあり、コントロール信号を受信ブロ
ックの他のビットに伝達する。
【００１３】本発明で重要なことは、他の補助信号を使
用せずにいずれにせよ存在している真／相補性‐データ
から直接コントロール信号を発生し、その際に１個のナ
ンド論理回路のに要する最小の回路費用しか必要とせ
ず、また信号伝搬時間が、ナンド論理回路がバスの始端
における入力ブロックの後に接続されている点でだけ、
考慮に入れられていることである。時間窓による時間遅
延が生じないので、速いデータ伝送が保証されことにな
る。
用せずにいずれにせよ存在している真／相補性‐データ
から直接コントロール信号を発生し、その際に１個のナ
ンド論理回路のに要する最小の回路費用しか必要とせ
ず、また信号伝搬時間が、ナンド論理回路がバスの始端
における入力ブロックの後に接続されている点でだけ、
考慮に入れられていることである。時間窓による時間遅
延が生じないので、速いデータ伝送が保証されことにな
る。
【００１４】
【発明の実施の形態】以下、本発明を図面により一層詳
細に説明する。図１には、入力ブロックおよび出力ブロ
ックを有する本発明によるデータバスの概要が示されて
いる。
細に説明する。図１には、入力ブロックおよび出力ブロ
ックを有する本発明によるデータバスの概要が示されて
いる。
【００１５】図１は、入力ブロック２、３、４から出力
ブロック５，６，７へ通ずる導線から成るデータバス１
を示す。もちろん、３個よりも多い入力ブロックまたは
出力ブロックが設けられていてもよい。データバス１の
始端に位置しているデータビットＡを有する入力ブロッ
ク２の後に、ナンドゲート１０に通ずる２本の相補性の
導線８、９が接続されている。両導線８、９が“高”状
態にあれば、このことは、有効なデータがこれらの導線
の上に存在していないことを意味する。導線８、９の一
方が他のレベル、すなわち“低”をとると直ちに、この
ことは、有効なデータが存在していることを示す。
ブロック５，６，７へ通ずる導線から成るデータバス１
を示す。もちろん、３個よりも多い入力ブロックまたは
出力ブロックが設けられていてもよい。データバス１の
始端に位置しているデータビットＡを有する入力ブロッ
ク２の後に、ナンドゲート１０に通ずる２本の相補性の
導線８、９が接続されている。両導線８、９が“高”状
態にあれば、このことは、有効なデータがこれらの導線
の上に存在していないことを意味する。導線８、９の一
方が他のレベル、すなわち“低”をとると直ちに、この
ことは、有効なデータが存在していることを示す。
【００１６】ナンドゲート１０の出力は個々の出力ブロ
ック５、６、７に、またそこでそれぞれトライステート
‐インバータ１１に導かれている。それにより各出力ブ
ロック６、７においてはデータビット“Ｂ”または
“Ｃ”に追加的にデータビット“Ａ”および“ｂＡ”が
ナンドゲート１０を介して供給され、またこうして出力
ブロック６、７で評価され得る。導線８、９の上のデー
タビット“Ａ”または“ｂＡ”の１つが“低”状態にな
ると直ちに、このことは、データビット“Ｂ”または
“Ｃ”が有効とみなされるべきであることを意味する。
ック５、６、７に、またそこでそれぞれトライステート
‐インバータ１１に導かれている。それにより各出力ブ
ロック６、７においてはデータビット“Ｂ”または
“Ｃ”に追加的にデータビット“Ａ”および“ｂＡ”が
ナンドゲート１０を介して供給され、またこうして出力
ブロック６、７で評価され得る。導線８、９の上のデー
タビット“Ａ”または“ｂＡ”の１つが“低”状態にな
ると直ちに、このことは、データビット“Ｂ”または
“Ｃ”が有効とみなされるべきであることを意味する。
【００１７】重要なことは、完成したコントロール信
号、すなわちナンドゲート１０の出力信号が既に早い時
点で発生されるように、データビット“Ａ”または“ｂ
Ａ”のナンドゲートが直接に第１の入力ブロックのデー
タビット“Ａ”の出力端に置かれていることである。こ
のようにして、すべての出力ブロック６、７にコントロ
ール信号を供給することが保証される。
号、すなわちナンドゲート１０の出力信号が既に早い時
点で発生されるように、データビット“Ａ”または“ｂ
Ａ”のナンドゲートが直接に第１の入力ブロックのデー
タビット“Ａ”の出力端に置かれていることである。こ
のようにして、すべての出力ブロック６、７にコントロ
ール信号を供給することが保証される。
【００１８】上述のように、本発明によるデータバスで
は、１個のナンドゲート１０だけが必要とされ、これは
バスの始端に位置しているデータビット“Ａ”に対応付
けられており、また他のビットに対するコントロール信
号を伝達する働きをする。
は、１個のナンドゲート１０だけが必要とされ、これは
バスの始端に位置しているデータビット“Ａ”に対応付
けられており、また他のビットに対するコントロール信
号を伝達する働きをする。
【００１９】ナンドゲート１０の後に、場合によって
は、追加的な遅延を導入するため、たとえば２つの直列
に接続されているインバータのようなもう１つの別の遅
延要素を接続することができる。
は、追加的な遅延を導入するため、たとえば２つの直列
に接続されているインバータのようなもう１つの別の遅
延要素を接続することができる。
【図１】本発明によるデータバスの概要を示す接続図。
１ データバス ２〜４ 入力ブロック ５〜７ 出力ブロック ８、９ 導線 １０ ナンドゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トラルフ グレーツ ドイツ連邦共和国 80799 ミュンヘン ゲオルゲンシュトラーセ 47
Claims (3)
- 【請求項１】 ｎ本の真‐オンリ‐導線および１本のコ
ントロール導線を形成し、またｎ個の入力ブロック
（２、３、４）からｎ個の出力ブロック（５、６、７）
へ通ずるｎ＋１（ｎ≧２）本の導線から成るデータバス
において、 データバス（１）の始端に位置して最も長い信号伝搬時
間を有しまた１本の真‐オンリ‐導線およびコントロー
ル導線が付設されている入力ブロック（２）の後に、ナ
ンド論理回路（１０）が設けられ、その出力端がそれぞ
れ各出力ブロック（５、６、７）と接続されることを特
徴とするデータバス。 - 【請求項２】 出力ブロック（５、６、７）がそれぞ
れ、コントロール信号により制御されるトライステート
‐インバータ（１１）を有することを特徴とする請求項
１記載のデータバス。 - 【請求項３】 ナンド論理回路の後に別の遅延要素、特
に直列に接続されている２つのインバータが接続される
ことを特徴とする請求項１または２記載のデータバス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19733708A DE19733708C2 (de) | 1997-08-04 | 1997-08-04 | Datenbus |
| DE19733708.2 | 1997-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163909A true JPH11163909A (ja) | 1999-06-18 |
| JP3615941B2 JP3615941B2 (ja) | 2005-02-02 |
Family
ID=7837966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21878598A Expired - Fee Related JP3615941B2 (ja) | 1997-08-04 | 1998-08-03 | データバス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6060908A (ja) |
| EP (1) | EP0896281B1 (ja) |
| JP (1) | JP3615941B2 (ja) |
| KR (1) | KR100315527B1 (ja) |
| CN (1) | CN1120429C (ja) |
| DE (2) | DE19733708C2 (ja) |
| TW (1) | TW392405B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7949883B2 (en) * | 2004-06-08 | 2011-05-24 | Hrl Laboratories, Llc | Cryptographic CPU architecture with random instruction masking to thwart differential power analysis |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174851A (ja) * | 1985-01-30 | 1986-08-06 | Agency Of Ind Science & Technol | バス制御方式 |
| JPH01166238A (ja) * | 1987-12-23 | 1989-06-30 | Matsushita Electric Works Ltd | 出力制御回路 |
| US5521880A (en) * | 1994-05-31 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory having control circuitry for shared data bus |
| US5550488A (en) * | 1995-06-06 | 1996-08-27 | International Business Machines Corporation | Self timed driver |
| US5565798A (en) * | 1995-08-21 | 1996-10-15 | International Business Machines Corporation | Self-timed control circuit for self-resetting logic circuitry |
| US5856746A (en) * | 1996-06-17 | 1999-01-05 | Sun Microsystems, Inc. | Logic speed-up by selecting true/false combinations with the slowest logic signal |
-
1997
- 1997-08-04 DE DE19733708A patent/DE19733708C2/de not_active Expired - Fee Related
-
1998
- 1998-07-28 DE DE59809778T patent/DE59809778D1/de not_active Expired - Lifetime
- 1998-07-28 EP EP98114097A patent/EP0896281B1/de not_active Expired - Lifetime
- 1998-08-03 TW TW087112744A patent/TW392405B/zh not_active IP Right Cessation
- 1998-08-03 JP JP21878598A patent/JP3615941B2/ja not_active Expired - Fee Related
- 1998-08-04 US US09/128,806 patent/US6060908A/en not_active Expired - Lifetime
- 1998-08-04 KR KR1019980031656A patent/KR100315527B1/ko not_active IP Right Cessation
- 1998-08-04 CN CN98116880A patent/CN1120429C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1209604A (zh) | 1999-03-03 |
| KR19990023323A (ko) | 1999-03-25 |
| DE19733708C2 (de) | 1999-05-27 |
| EP0896281A2 (de) | 1999-02-10 |
| EP0896281A3 (de) | 2002-05-15 |
| KR100315527B1 (ko) | 2002-01-15 |
| JP3615941B2 (ja) | 2005-02-02 |
| US6060908A (en) | 2000-05-09 |
| DE59809778D1 (de) | 2003-11-06 |
| CN1120429C (zh) | 2003-09-03 |
| EP0896281B1 (de) | 2003-10-01 |
| TW392405B (en) | 2000-06-01 |
| DE19733708A1 (de) | 1999-02-11 |
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