CN1120429C - 数据总线 - Google Patents
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Abstract
本发明涉及一种包括n+1(n≥2)条导线的数据总线，这些导线构成n条纯选中导线和一条控制导线，并且从n个输入模块(2、3、4)通向n个输出模块(5、6、7)，一个与非逻辑电路(10)串接在一个输入模块(2)的后面，该模块位于数据总线(1)的起始端、有最长的信号传输时间，并且将一条纯选中导线和控制导线分配给该模块，与非逻辑线路输出端分别与各输出模块(5、6、7)连接。
Description
技术领域
本发明涉及数据传输，具体地说，本发明涉及一种包括n+1(n≥2)条导线的数据总线，这些导线构成n条纯选中导线(true-only-Leitung)和一条控制导线(单一部件)，并且从n个输入模块通向n个输出模块。
背景技术
由于设计的原因，数据总线常常由各条“选中/部件-导线”组成，在这些导线中，为了传输一个数据位，在一个输入模块和一个输出模块之间需要两条导线。借此，在输出模块之后必要时可以对数据进一步分别加以处理。
这样一种双线装置也使得传输一个数据位成为可能，为每个数据位给出了，什么时候这个数据位在总线上是有效的或是无效的。对于可靠的数据传输而言，重要的是知道什么时候在总线上的有关数据是有效的，什么时候是无效的。
为了进行这种有效性检验，例如可以利用两个相互互补数据导线的一个未使用状态，以显示在数据总线上没有有效数据存在。该情况例如可以这样来实现，其方法是将一个状态“高”分配给两个互补数据导线，用以表示这种未被使用状态。如果现在，两个导线之一处在另一电平“低”的状态，那么由此就可以得知存在一个有效数据位。
换言之，如果两个导线都有状态“高”，那么就意味着在总线的该导线上没有有效数据。但是，如果两个导线有不同的电平，即“高”和“低”电平，那么就可以得知经这些导线应该传输一个有效数据位。
当然也有可能将电位换向，也就是譬如设置一状态“低”，用于表示在有关的导线上没有有效数据。
但是，因为P-沟道MOS晶体管是产生电流较小，所以可以有利的方式在时间非临界的予充电阶段被充电，而在时间临界的导通阶段经n-沟道MOS晶体管重又放电，这种n-沟道MOS晶体管比P-沟道MOS晶体管更快。所以优先选择状态“高”来显示在总线的有关导线上没有数据。
总之由此得出，原本为了传输一个数据位可能应该设置一个数据总线中的两条导线：在双导线相同状态时显示出所传输的数据位是无效的，而双导线不同的状态说明必须判定所传输的数据为有效。
在两个模块之间为传输一个数据位，在各采用两条导线的较长的总线布线的情况下，需要占用许多面积，所以由于这种原因，这样的措施是不适当的。但是如果为每个数据位只设置一条导线，那么又缺少了何时将一个有关的数据位看作有效或看作无效的信息。
由于这个原因，至今人们打算每个位仅设置一条导线(“纯选中(true Only)”)和另外产生一个控制信号。它的优点是，为传输n个数据位不是需要2n根导线，而是还仅需要n+1根导线。现在主要的是如何产生这样一个控制信号。如果上述信号由另一个辅助信号导出，那么就必须确保在控制信号前面的各数据位是有效的，这可以通过使用延迟元件实现。但是这样的措施必然导致一个时间窗(Zeitfenster)，所以总结果是数据传输变慢。
发明内容
因此本发明的任务是，改进本文开始所述类型的数据总线，使得该总线在占据较小面积并且具有简单结构的同时，允许快速的数据传输，其中包括传输一个数据位何时有效的信息。
根据本发明，对本文开始所述类型的数据总线该任务是如下解决的，数据总线，包括n+1条导线，这些导线构成n条纯选中导线，并且从n个输入模块通向n个输出模块，其中，n≥2，其特征在于，一个与非逻辑电路串接在一个输入模块的后面，该模块位于数据总线的起始端、有最长的信号传输时间，并且将一条纯选中导线和控制导线分配给该模块，与非逻辑线路输出端分别与各输出模块连接。
即在一个输入模块后面串接一个与非逻辑电路，该输入模块位于数据总线的起始端，并且有最长的信号传输时间，并分配给输入模块一条纯选中导线和控制导线，与非逻辑电路的输出端分别与各输出模块连接。其中，各输出模块可以分别具有三态转换器，它们通过控制信号控制。
在本发明的数据总线中，也就是第一输入模块的各数据输出端，如上已述，是“选中”和“部件”型的。总线本身包括各纯选中导线和一控制导线，“单一部件”导线。由于信号传输时间的原因，这个控制导线是位于总线起始端数据位的互补导线，所以可以保证，在接收模块中控制信号在各有关数据位之后到达。于是在各接收模块中，经与非逻辑电路给各随后的数据位附加地输送由第一输入模块提供的控制信号，并在那里被分析。一旦输送给与非逻辑电路的信号之一处在“低”状态，而另一信号保持在“高”状态，那么就意味着，有关输入模块的各数据位是有效的。也就是说在总线的起始端各数据位的与非逻辑电路，仅以一个与非门的费用提前提供准备的控制信号。于是与非逻辑电路在第一数据位时位于接收模块中，并把控制信号转送给各接收模块的其它位。
因此本发明的主要之点是，无需其它辅助信号直接由总是存在的选中/部件数据产生控制信号，其中只需一与非逻辑电路的极小的电路费用，而且对信号传输时间作了考虑，即只需将与非逻辑电路串接在总线起始端的输入模块的后面。由于不会出现由时间窗造成的各时间延迟，所以可以保证高速的数据传输。
附图说明
下面借助附图进一步说明本发明，在唯一的附图中，示意地示出了本发明具有输入模块和输出模块的数据总线。
具体实施方式
该图示出一条总线，该总线包括由输入模块2、3、4通向输出模块5、6、7的各导线。当然也可以设置3个以上的输入模块和输出模块。输入模块2具有位于数据总线1的起始端处的数据位A，在该输入模块2的后面串接了两个互补导线8、9，这两根导线通向一个与非门10。如果两根导线8、9是处在“高”的状态，那么就意味着，在这些导线上没有有效数据。一旦导线8、9之一具有另一电平，就是说低电平，那么就表明，有一有效数据位。
与非门10的输出端通向各输出模块5、6、7并在那里通向有关的三态转换器11。通过这种方法在各接收模块6、7中，给每个数据位“B”或“C”另外再通过与非门10输送数据位“A”和“bA”，并且因此可以在接收模块6、7中被分析：一旦数据在导线8、9上的数据位“A”或“bA”之一是低的，那么就意味着数据位“B”或“C”必须看作是有效的。
重要的是，数据位“A”或“bA”的与非门直接加在第一输入模块的数据位“A”的输出端，以便使准备的控制信号，即与非门10的输出信号已经被提前产生。用这种方式可以保证为所有的输出模块6、7提供控制信号。
如所见到的，本发明的数据总线仅需一个与非门10，该与非门被分配给位于总线起始端的数据位“A”，并转送其它位的控制信号。
有些情况下，在与非门10的后面还可串接另一个延迟元件，例如两个串接的转换器，以便引入附加的延迟。
Claims (4)
1.数据总线，包括n+1条导线，这些导线构成n条纯选中导线，并且从n个输入模块(2，3，4)通向n个输出模块(5，6，7)，其中n≥2，其特征在于，给位于数据总线(1)起始端的第一输入模块(2)配置一条第一纯选中导线(8)和控制导线(9)，并且在第一 输入模块(2)之后，在纯选中导线(8)和控制导线(9)之间直接连接一个“与非”逻辑电路(10)，其中“与非”逻辑电路(10)的输出端分别与每个输出模块(5，6，7)连接。
2.根据权利要求1的数据总线，其特征在于，各输出模块(5、6、7)分别具有三态转换器(11)，这些转换器通过控制信号控制。
3.根据权利要求1或2的数据总线，其特征在于，在“与非”逻辑电路后面串接其它延迟元件。
4.根据权利要求3的数据总线，其特征在于，其它延迟元件由两个串联的转换器组成。
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