JPH11145194A - フリップチップの実装方法および実装構造 - Google Patents

フリップチップの実装方法および実装構造

Info

Publication number
JPH11145194A
JPH11145194A JP9310665A JP31066597A JPH11145194A JP H11145194 A JPH11145194 A JP H11145194A JP 9310665 A JP9310665 A JP 9310665A JP 31066597 A JP31066597 A JP 31066597A JP H11145194 A JPH11145194 A JP H11145194A
Authority
JP
Japan
Prior art keywords
circuit board
electronic circuit
grid
lsi
electrodes arranged
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9310665A
Other languages
English (en)
Inventor
Masayoshi Miyoshi
正義 三好
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9310665A priority Critical patent/JPH11145194A/ja
Publication of JPH11145194A publication Critical patent/JPH11145194A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305Affixing by adhesive
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 網状スペーサを有するフリップ実装構造にお
いて、封止をしない場合、洗浄液が侵入し、しかも、洗
浄液が抜けにくい構造になっているため信頼性が低下す
る。また、空気中の水分やガスなどの影響により信頼性
を低下する。 【解決手段】 エポキシ樹脂でできた熱融着性接着樹脂
の網状スペーサ6を、電子回路基板2の上にグリッド状
に配置されている電子回路基板の電極4に重ならないよ
うに目合わせして重ねる。その上に、LSIの電極3に
予めはんだバンプ5を形成したLSI1をフェイスダウ
ンで、同じく目合わせして搭載後、はんだ付けリフロー
のための加熱装置を用いて加熱を行なう。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、LSI等の集積回
路の実装方法および実装構造に関し、フリップチップ実
装やBGA実装等のバンプにより面接続する実装方法お
よび実装構造に関する。
【0002】
【従来の技術】従来、この分野の技術としては、たとえ
ば、特開平6−232203号公報「LSIの実装構
造」に記載されるものがある。図6は従来のフリップチ
ップ実装の斜視図及び断面図である。LSI1と電子回
路基板2の間には、網状スペーサ6が設けられている。
LSI1と電子回路基板2の電気的接続は、LSI1に
設けられているLSIの電極3と電子回路基板2に設け
られている電子回路基板の電極4を半田バンプ5で繋ぐ
ことにより行われる。この半田バンプ5はそれぞれひと
つずつが、網状スペーサ6により区切られ、隣り合う半
田バンプ5が互いに接触することがなくなり、半田バン
プ間の不要な電気的接続が防止される。さらに、はんだ
バンプにかかる応力が網状スペーサによって分散される
ため、はんだバンプがつぶれて変形することを防止す
る。網状スペーサ6の材料としては、例えば、アルミ
ナ,窒化アルミ,ムライト,ガラスセラミック等のセラ
ミック材料等の絶縁材が用いられている。
【0003】
【発明が解決しようとする課題】第1の問題点は、LS
Iと網状スペーサと回路基板は気密封止されていない。
そのため、同じ電子回路基板上に実装された他の部品が
洗浄を必要とした場合、洗浄液が侵入し、しかも、洗浄
液が抜けにくい構造になっているため信頼性が低下し
た。また、空気中の水分やガス等が半田バンプや端子に
影響し、信頼性が低下する。信頼性の低下を防止するた
めには、従来のフリップチップ実装と同様に金属キャッ
プや樹脂などにより気密封止をする必要があり、コスト
高や工程の煩雑化を招いていた。
【0004】第2の問題点は、応力を分散する効果は垂
直方向に押される力に対してのみ働き、LSIと電子回
路基板の熱膨張差などにより発生する水平方向の力に対
しては効果がない。このため、これらの力による半田バ
ンプの切断等が発生し信頼性が低下する。
【0005】
【課題を解決するための手段】本発明の実装方法は、格
子状に配置された電極を有する第一の電子回路基板と格
子状に配置された電極を有する第二の電子回路基板とを
前記格子状に配置された電極間にまたがるはんだバンプ
によって電気的に接続する実装方法において、絶縁性か
つ熱融着性の材質を持ち各電極を区切る形状を有する網
状スペーサを前記第一の電子回路基板と前記第二の電子
回路基板の間に前記網状スペーサを前記格子状電極と重
ならないように配置する配置工程と、前記配置工程の後
に、はんだ溶融のための加熱と同時に前記網状スペーサ
を溶融する溶融工程と、前溶融工程の後、冷却し前記接
続部を気密封止する冷却工程を施すことを特徴とする電
子回路基板の実装方法を施す。
【0006】本発明の実装構造は、格子状に配置された
電極を有する第一の電子回路基板と格子状に配置された
電極を有する第二の電子回路基板とを前記格子状に配置
された電極間にまたがるはんだバンプによって電気的に
接続される構造において、絶縁性かつ熱融着性の網状ス
ペーサにより前記第一の電子回路基板と第二の電子回路
基板を気密封止する。
【0007】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【0008】図1は、本発明の第一の実施の形態の分解
斜視図である。図1において、1はLSI、2は電子回
路基板、3はLSIの電極、4は電子回路基板の電極、
5はんだバンプ、6は、熱融着性接着樹脂の網状スペー
サである。
【0009】次に、本発明によりどのようにしてふたつ
の回路基板を接着し気密封止できるかを図2を用いて説
明する。
【0010】図2は、(A)および(B)は本発明の第
一の実施の形態の工程図及び図1のフリップ実装構造a
−a断面図である。第1ステップで、エポキシ樹脂でで
きた熱融着性接着樹脂の網状スペーサ6を、電子回路基
板2の上にグリッド状に配置されている電子回路基板の
電極4に重ならないように目合わせして重ねる。第2ス
テップで、その上に、LSIの電極3に予めはんだバン
プ5を形成したLSI1をフェイスダウンで、同じく目
合わせして搭載する。その後、第3ステップで、はんだ
付けリフローのための加熱装置を用いて加熱を行なう。
これらの加熱装置は、ホットプレート、赤外線加熱装
置、熱風炉である。第4ステップにおいて、冷却により
熱融着性接着樹脂の網状スペーサ6を凝固させる。
【0011】図3は、図2の工程により組み立てられた
フリップ実装構造の断面図である。図3において、はん
だリフロー時の熱によって、熱融着性接着樹脂の網状ス
ペーサ6が溶融し、熱融着後の網状スペーサ7に示すよ
うにLSI1及び電子回路基板2に接着され、さらに、
LSI1が電子回路基板2に実装されると同時にはんだ
バンプ5による接続部及びLSI1の回路面は気密封止
される。
【0012】次に本発明第二の実施の形態を説明する。
【0013】図4は、本発明の第二の実施の形態の工程
図である。第一の実施の形態との違いは、加熱前に雰囲
気を真空に引く第2−2ステップと、雰囲気を大気圧に
戻す第3−2ステップが追加されている。本発明の第二
の実施の形態では、ステップ3の加熱工程を真空加熱装
置を用いて真空中で加熱して行い、はんだバンプ5及び
熱融着性接着樹脂の網状スペーサ6を溶融させる。溶融
している状態の間に大気圧に戻す第3−2ステップの後
に第4ステップの冷却工程により冷却する。第4ステッ
プの冷却工程の結果、熱融着性接着樹脂の網状スペーサ
6は固まる。これらの工程により、熱融着後の網状スペ
ーサ7はLSI1と電子回路基板2を接着し気密封止さ
れる。
【0014】図5は図4の工程により組み立てられたフ
リップ実装構造の断面図である。図5のとおり、真空中
で溶融しその後大気圧もどすために、LSI1と電子回
路基板2の間は隙間なく埋められる。
【0015】なお、この工程における真空度は、内部に
残留する空隙の量や大きさが加熱時の真空度に影響され
るため、少なくとも大気圧の100分の1程度以下にす
る必要がある。
【0016】以上、LSI1と電子回路基板2の場合に
ついて説明してきたが、LSI1の代わりに接続端子が
平面配置されはんだバンプ5により接続されるBGA
(ボール・グリッド・アレイ)チップキャリア基板、C
SP(チップ・サイズ・パッケージ)に対しても、本発
明の実装方法が適用可能である。
【0017】
【発明の効果】本発明の効果は、接続端子部及びLSI
の回路面を樹脂により気密封止し保護することで信頼性
を確保した構造を、他の工程を必要とせずはんだリフロ
ーと同時に実現できる。
【0018】さらに、本発明ではLSIと電子回路基板
が樹脂により固定されているので、熱膨張差などによっ
て生じる水平方向の応力も緩和でき、はんだバンプにか
かる応力が小さくなり、応力によるはんだバンプの切断
を防ぐことが可能となり信頼性が向上する。
【図面の簡単な説明】
【図1】本発明の第一の実施の形態の分解斜視図であ
る。
【図2】(A)および(B)は本発明の第一の実施の形
態の工程図及び図1の実装構造a−a断面図である。
【図3】図2の工程により組み立てられたフリップ実装
構造の断面図である。
【図4】本発明の第二の実施の形態の工程図である。
【図5】図4の工程により組み立てられた実装構造の断
面図である。
【図6】(A)および(B)は従来の網状スペーサを用
いた実装構造の分解斜視図及びb−b断面図である。
【符号の説明】
1 LSI 2 電子回路基板 3 LSIの電極 4 電子回路基板の電極 5 はんだバンプ 6 熱融着性接着樹脂の網状スペーサ 7 熱融着後の網状スペーサ

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 格子状に配置された電極を有する第一の
    電子回路基板と格子状に配置された電極を有する第二の
    電子回路基板とを前記格子状に配置された電極間にまた
    がるはんだバンプによって電気的に接続する実装方法に
    おいて、 絶縁性かつ熱融着性の材質を持ち各電極を区切る形状を
    有する網状スペーサを前記第一の電子回路基板と前記第
    二の電子回路基板の間に前記網状スペーサを前記格子状
    電極と重ならないように配置する配置工程と、 前記配置工程の後に、はんだ溶融のための加熱と同時に
    前記網状スペーサを溶融する溶融工程と、 前溶融工程の後、冷却し前記接続部を気密封止する冷却
    工程を施すことを特徴とする電子回路基板の実装方法。
  2. 【請求項2】 第一の電子回路基板は半導体集積回路で
    あることを特徴とする請求項1記載の実装方法。
  3. 【請求項3】 前記溶融のための加熱を真空中で行う加
    熱工程と、前記加熱工程の後に大気圧中で前記網状スペ
    ーサを冷却凝固させる冷却工程を有することを特徴とす
    る請求項1または2記載の実装方法。
  4. 【請求項4】 格子状に配置された電極を有する第一の
    電子回路基板と格子状に配置された電極を有する第二の
    電子回路基板とを前記格子状に配置された電極間にまた
    がるはんだバンプによって電気的に接続される構造にお
    いて、絶縁性かつ熱融着性の網状スペーサにより前記第
    一の電子回路基板と第二の電子回路基板を気密封止した
    ことを特徴とする実装構造。
  5. 【請求項5】 第一の電子回路基板は半導体集積回路で
    あることを特徴とする請求項4記載の実装構造。
JP9310665A 1997-11-12 1997-11-12 フリップチップの実装方法および実装構造 Pending JPH11145194A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9310665A JPH11145194A (ja) 1997-11-12 1997-11-12 フリップチップの実装方法および実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9310665A JPH11145194A (ja) 1997-11-12 1997-11-12 フリップチップの実装方法および実装構造

Publications (1)

Publication Number Publication Date
JPH11145194A true JPH11145194A (ja) 1999-05-28

Family

ID=18007991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9310665A Pending JPH11145194A (ja) 1997-11-12 1997-11-12 フリップチップの実装方法および実装構造

Country Status (1)

Country Link
JP (1) JPH11145194A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240618B2 (en) 2012-08-13 2016-01-19 Samsung Sdi Co., Ltd. Rechargeable battery and battery module
US10080296B2 (en) 2015-09-22 2018-09-18 Samsung Electronics Co., Ltd. Fine interval coating member for LED display and coating method using the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240618B2 (en) 2012-08-13 2016-01-19 Samsung Sdi Co., Ltd. Rechargeable battery and battery module
US10080296B2 (en) 2015-09-22 2018-09-18 Samsung Electronics Co., Ltd. Fine interval coating member for LED display and coating method using the same
US10477696B2 (en) 2015-09-22 2019-11-12 Samsung Electronics Co., Ltd. Fine interval coating member for LED display and coating method using the same

Similar Documents

Publication Publication Date Title
US6643920B2 (en) Electronic component such as a saw device and method for producing the same
JP3726579B2 (ja) 半導体装置およびその製造方法
JPH02342A (ja) 集積回路チツプ取付けおよびパツケ−ジ組立体
JPH04233263A (ja) 成形ハイブリッド パッケージ及びこのためのリード フレーム
US20020008438A1 (en) System and method for array processing of surface acoustic wave devices
JPH08139129A (ja) 半導体装置及び半導体装置の製造方法
JPH01235261A (ja) 半導体装置及びその製造方法
JPH11145194A (ja) フリップチップの実装方法および実装構造
JP2004296724A (ja) 電子部品封止用基板およびそれを用いた電子装置の製造方法
EP0525651B1 (en) Package structure for one or more IC chips
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JP3706226B2 (ja) ボールグリッドアレイパッケージの中間体及び製造方法
JPH10247706A (ja) ボールグリッドアレイパッケージ
JP2792377B2 (ja) 半導体装置
JPH0513603A (ja) 半導体集積回路装置
EP0081419A2 (en) High lead count hermetic mass bond integrated circuit carrier
JPH0473955A (ja) 半導体装置及びその製造方法
JPS60100443A (ja) 半導体装置の実装構造
JP3279849B2 (ja) 半導体装置
JPH0196952A (ja) 気密封止チツプキヤリア
JP2669310B2 (ja) 半導体集積回路装置およびその実装方法
JP2004047897A (ja) 電子部品および電子部品の製造方法
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
JP2003174107A (ja) 密閉型電子部品組立方法及び密閉済sawフィルタ
JPS6259887B2 (ja)

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20000404