JPH11112045A - 微細パターン形成方法及びそれを利用した電子装置の製造方法 - Google Patents
微細パターン形成方法及びそれを利用した電子装置の製造方法Info
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- JPH11112045A JPH11112045A JP9266398A JP26639897A JPH11112045A JP H11112045 A JPH11112045 A JP H11112045A JP 9266398 A JP9266398 A JP 9266398A JP 26639897 A JP26639897 A JP 26639897A JP H11112045 A JPH11112045 A JP H11112045A
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Abstract
(57)【要約】
【課題】 幅０．１μｍ以下の微細パターンの形成に適
した微細パターンの形成方法を提供する。 【解決手段】 主表面を有する基板上に第１のレジスト
膜を形成する。第１のレジスト膜を部分的に露光し、現
像して微細パターンの開口を形成する。開口内を埋め込
み、かつ第１のレジスト膜を覆うように第２のレジスト
膜を形成する。第２のレジスト膜は、この膜に対して第
１のレジスト膜を選択的に除去可能なレジスト材料によ
り形成されている。開口内にのみ第２のレジスト膜の一
部を残し、他の領域の第２のレジスト膜を除去する。開
口内に残った第２のレジスト膜に対して第１のレジスト
膜を選択的に除去し、開口内に残った第２のレジスト膜
からなるレジストパターンを残す。レジストパターンを
エッチングマスクとし、基板の表面層を部分的にエッチ
ングする。
した微細パターンの形成方法を提供する。 【解決手段】 主表面を有する基板上に第１のレジスト
膜を形成する。第１のレジスト膜を部分的に露光し、現
像して微細パターンの開口を形成する。開口内を埋め込
み、かつ第１のレジスト膜を覆うように第２のレジスト
膜を形成する。第２のレジスト膜は、この膜に対して第
１のレジスト膜を選択的に除去可能なレジスト材料によ
り形成されている。開口内にのみ第２のレジスト膜の一
部を残し、他の領域の第２のレジスト膜を除去する。開
口内に残った第２のレジスト膜に対して第１のレジスト
膜を選択的に除去し、開口内に残った第２のレジスト膜
からなるレジストパターンを残す。レジストパターンを
エッチングマスクとし、基板の表面層を部分的にエッチ
ングする。
Description
【０００１】
【発明の属する技術分野】本発明は、微細パターン形成
方法及びそれを利用した電子装置の製造方法に関し、特
に０．１μｍ以下の微細パターンの形成に適した微細パ
ターン形成方法及びそれを利用した電子装置の製造方法
に関する。
方法及びそれを利用した電子装置の製造方法に関し、特
に０．１μｍ以下の微細パターンの形成に適した微細パ
ターン形成方法及びそれを利用した電子装置の製造方法
に関する。
【０００２】
【従来の技術】酸化物超伝導素子を用い、超伝導体／常
電導体／超伝導体が横方向に配列した平面型（横型）Ｓ
ＮＳ超伝導接合構造を形成するには、常電導材料の幅を
０．０５〜０．１μｍ程度以下にする必要がある。電子
ビーム露光により細線状のレジストパターンを形成する
には、通常ネガ型の電子ビーム用レジスト材料を用い
る。すなわち、レジストパターンを残すべき細線状の領
域に電子ビームを照射する。
電導体／超伝導体が横方向に配列した平面型（横型）Ｓ
ＮＳ超伝導接合構造を形成するには、常電導材料の幅を
０．０５〜０．１μｍ程度以下にする必要がある。電子
ビーム露光により細線状のレジストパターンを形成する
には、通常ネガ型の電子ビーム用レジスト材料を用い
る。すなわち、レジストパターンを残すべき細線状の領
域に電子ビームを照射する。
【０００３】このレジストパターンをエッチングマスク
として下地基板をエッチングすることにより、細線状の
凸部を形成することができる。この凸部の両側に超伝導
材料からなる領域を形成することにより横型ＳＮＳ超伝
導接合構造を形成することができる。
として下地基板をエッチングすることにより、細線状の
凸部を形成することができる。この凸部の両側に超伝導
材料からなる領域を形成することにより横型ＳＮＳ超伝
導接合構造を形成することができる。
【０００４】
【発明が解決しようとする課題】通常用いられるネガ型
の電子ビーム用レジスト材料は２次電子の影響を受けや
すいため、シャープネスに劣り、０．１μｍ以下の微細
パターンを形成することが困難である。
の電子ビーム用レジスト材料は２次電子の影響を受けや
すいため、シャープネスに劣り、０．１μｍ以下の微細
パターンを形成することが困難である。
【０００５】また、シャープネスに優れたポジ型の電子
ビーム用レジスト材料を用いる場合には、レジストパタ
ーンを残す細線状の領域以外の領域を露光する必要があ
るため、露光面積が大きくなり、露光時間が長くなる。
発明者の試算によると、数カ月〜１年程度の露光時間が
必要となる。
ビーム用レジスト材料を用いる場合には、レジストパタ
ーンを残す細線状の領域以外の領域を露光する必要があ
るため、露光面積が大きくなり、露光時間が長くなる。
発明者の試算によると、数カ月〜１年程度の露光時間が
必要となる。
【０００６】本発明の目的は、幅０．１μｍ以下の微細
パターンの形成に適した微細パターンの形成方法を提供
することである。
パターンの形成に適した微細パターンの形成方法を提供
することである。
【０００７】本発明の他の目的は、上記の微細パターン
の形成方法を用いた電子装置の製造方法を提供すること
である。
の形成方法を用いた電子装置の製造方法を提供すること
である。
【０００８】
【課題を解決するための手段】本発明の一観点による
と、主表面を有する基板上に第１のレジスト膜を形成す
る工程と、前記第１のレジスト膜を部分的に露光し、現
像して微細パターンの開口を形成する工程と、前記開口
内を埋め込み、かつ前記第１のレジスト膜を覆うように
第２のレジスト膜を形成する工程であって、該第２のレ
ジスト膜に対して前記第１のレジスト膜を選択的に除去
可能なレジスト材料からなる第２のレジスト膜を形成す
る工程と、前記開口内にのみ前記第２のレジスト膜の一
部を残し、他の領域の前記第２のレジスト膜を除去する
工程と、前記開口内に残った第２のレジスト膜に対して
前記第１のレジスト膜を選択的に除去し、前記開口内に
残った第２のレジスト膜からなるレジストパターンを残
す工程と、前記レジストパターンをエッチングマスクと
し、前記基板の表面層を部分的にエッチングする工程と
を有する微細パターンの形成方法が提供される。
と、主表面を有する基板上に第１のレジスト膜を形成す
る工程と、前記第１のレジスト膜を部分的に露光し、現
像して微細パターンの開口を形成する工程と、前記開口
内を埋め込み、かつ前記第１のレジスト膜を覆うように
第２のレジスト膜を形成する工程であって、該第２のレ
ジスト膜に対して前記第１のレジスト膜を選択的に除去
可能なレジスト材料からなる第２のレジスト膜を形成す
る工程と、前記開口内にのみ前記第２のレジスト膜の一
部を残し、他の領域の前記第２のレジスト膜を除去する
工程と、前記開口内に残った第２のレジスト膜に対して
前記第１のレジスト膜を選択的に除去し、前記開口内に
残った第２のレジスト膜からなるレジストパターンを残
す工程と、前記レジストパターンをエッチングマスクと
し、前記基板の表面層を部分的にエッチングする工程と
を有する微細パターンの形成方法が提供される。
【０００９】第１のレジスト膜に微細な開口を形成し、
開口内を第２のレジスト膜で埋め込んでいるため、微細
な領域を覆うパターンを第２のレジスト膜で形成するこ
とができる。第１のレジスト膜として微細加工に適した
材料、例えば電子ビーム露光用レジスト材料を使用し、
第２のレジスト膜としてエッチングマスクに適した材
料、例えばフォトレジスト材料等を使用することができ
る。
開口内を第２のレジスト膜で埋め込んでいるため、微細
な領域を覆うパターンを第２のレジスト膜で形成するこ
とができる。第１のレジスト膜として微細加工に適した
材料、例えば電子ビーム露光用レジスト材料を使用し、
第２のレジスト膜としてエッチングマスクに適した材
料、例えばフォトレジスト材料等を使用することができ
る。
【００１０】本発明の他の観点によると、非超伝導材料
からなる表面層を有する基板上に第１のレジスト膜を形
成する工程と、前記第１のレジスト膜を部分的に露光
し、現像して細線状の開口を形成する工程と、前記開口
内を埋め込み、かつ前記第１のレジスト膜を覆うように
第２のレジスト膜を形成する工程であって、該第２のレ
ジスト膜に対して前記第１のレジスト膜を選択的に除去
可能なレジスト材料からなる第２のレジスト膜を形成す
る工程と、前記開口内にのみ前記第２のレジスト膜の一
部を残し、他の領域の前記第２のレジスト膜を除去する
工程と、前記開口内に残った第２のレジスト膜に対して
前記第１のレジスト膜を選択的に除去し、前記開口内に
残った第２のレジスト膜からなるレジストパターンを残
す工程と、前記レジストパターンをエッチングマスクと
し、前記基板の表面層を部分的にエッチングし、レジス
トパターンに対応した凸部を形成する工程と、前記レジ
ストパターンを除去する工程と、前記凸部の上面を含む
前記基板の表面上に、超伝導材料からなる超伝導膜を堆
積する工程と、前記凸部の上面上に堆積した前記超伝導
膜を除去する工程とを有する超伝導／非超伝導／超伝導
微細構造の製造方法が提供される。
からなる表面層を有する基板上に第１のレジスト膜を形
成する工程と、前記第１のレジスト膜を部分的に露光
し、現像して細線状の開口を形成する工程と、前記開口
内を埋め込み、かつ前記第１のレジスト膜を覆うように
第２のレジスト膜を形成する工程であって、該第２のレ
ジスト膜に対して前記第１のレジスト膜を選択的に除去
可能なレジスト材料からなる第２のレジスト膜を形成す
る工程と、前記開口内にのみ前記第２のレジスト膜の一
部を残し、他の領域の前記第２のレジスト膜を除去する
工程と、前記開口内に残った第２のレジスト膜に対して
前記第１のレジスト膜を選択的に除去し、前記開口内に
残った第２のレジスト膜からなるレジストパターンを残
す工程と、前記レジストパターンをエッチングマスクと
し、前記基板の表面層を部分的にエッチングし、レジス
トパターンに対応した凸部を形成する工程と、前記レジ
ストパターンを除去する工程と、前記凸部の上面を含む
前記基板の表面上に、超伝導材料からなる超伝導膜を堆
積する工程と、前記凸部の上面上に堆積した前記超伝導
膜を除去する工程とを有する超伝導／非超伝導／超伝導
微細構造の製造方法が提供される。
【００１１】第１のレジスト膜に設ける開口の寸法によ
り、凸部の幅を制御することができる。凸部の幅を０．
０５μｍ程度とすると、凸部の両側の超伝導膜同士が、
凸部を介して超伝導結合する。
り、凸部の幅を制御することができる。凸部の幅を０．
０５μｍ程度とすると、凸部の両側の超伝導膜同士が、
凸部を介して超伝導結合する。
【００１２】本発明の他の観点によると、誘電体材料か
らなる表面層を有する基板上に第１のレジスト膜を形成
する工程と、前記第１のレジスト膜を部分的に露光し、
現像して細線状の開口を形成する工程と、前記開口内を
埋め込み、かつ前記第１のレジスト膜を覆うように第２
のレジスト膜を形成する工程であって、該第２のレジス
ト膜に対して前記第１のレジスト膜を選択的に除去可能
なレジスト材料からなる第２のレジスト膜を形成する工
程と、前記開口内にのみ前記第２のレジスト膜の一部を
残し、他の領域の前記第２のレジスト膜を除去する工程
と、前記開口内に残った第２のレジスト膜に対して前記
第１のレジスト膜を選択的に除去し、前記開口内に残っ
た第２のレジスト膜からなるレジストパターンを残す工
程と、前記レジストパターンをエッチングマスクとし、
前記基板の表面層を部分的にエッチングし、レジストパ
ターンに対応した凸部を形成する工程と、前記レジスト
パターンを除去する工程と、前記凸部の側面上に、前記
基板の表面層よりも小さい誘電率の誘電体膜を形成する
工程と、前記基板の表面のうち前記凸部の両側の領域上
に導電体膜を形成する工程とを有する誘電体ベーストラ
ンジスタの作製方法が提供される。
らなる表面層を有する基板上に第１のレジスト膜を形成
する工程と、前記第１のレジスト膜を部分的に露光し、
現像して細線状の開口を形成する工程と、前記開口内を
埋め込み、かつ前記第１のレジスト膜を覆うように第２
のレジスト膜を形成する工程であって、該第２のレジス
ト膜に対して前記第１のレジスト膜を選択的に除去可能
なレジスト材料からなる第２のレジスト膜を形成する工
程と、前記開口内にのみ前記第２のレジスト膜の一部を
残し、他の領域の前記第２のレジスト膜を除去する工程
と、前記開口内に残った第２のレジスト膜に対して前記
第１のレジスト膜を選択的に除去し、前記開口内に残っ
た第２のレジスト膜からなるレジストパターンを残す工
程と、前記レジストパターンをエッチングマスクとし、
前記基板の表面層を部分的にエッチングし、レジストパ
ターンに対応した凸部を形成する工程と、前記レジスト
パターンを除去する工程と、前記凸部の側面上に、前記
基板の表面層よりも小さい誘電率の誘電体膜を形成する
工程と、前記基板の表面のうち前記凸部の両側の領域上
に導電体膜を形成する工程とを有する誘電体ベーストラ
ンジスタの作製方法が提供される。
【００１３】導電体膜、低誘電率の誘電体膜、高誘電率
の凸部、低誘電率の誘電体膜、導電体膜が、基板表面に
沿ってこの順番に配列した平面状の構造が得られる。凸
部の両側に高誘電率の誘電体膜が配置されているため、
外部から凸部に電圧を印加することによって凸部の電位
を容易に変化させることができる。すなわち、２つの導
電体膜間の電位障壁の高さを変化させることができる。
これによりトランジスタ動作が可能になる。
の凸部、低誘電率の誘電体膜、導電体膜が、基板表面に
沿ってこの順番に配列した平面状の構造が得られる。凸
部の両側に高誘電率の誘電体膜が配置されているため、
外部から凸部に電圧を印加することによって凸部の電位
を容易に変化させることができる。すなわち、２つの導
電体膜間の電位障壁の高さを変化させることができる。
これによりトランジスタ動作が可能になる。
【００１４】
【発明の実施の形態】図１を参照して、第１の実施例に
よる超伝導体／常電導体（絶縁体を含む）／超伝導体が
基板の面内方向に配列した横型ＳＮＳ構造の作製方法に
ついて説明する。
よる超伝導体／常電導体（絶縁体を含む）／超伝導体が
基板の面内方向に配列した横型ＳＮＳ構造の作製方法に
ついて説明する。
【００１５】図１（Ａ）に示すように、ＳｒＴｉＯ
3 （ＳＴＯ）からなる誘電体基板１の表面上に、ポリメ
チルメタクリレート（ＰＭＭＡ）系のポジ型電子ビーム
露光用レジスト材料を塗布し、厚さ約５００ｎｍの第１
のレジスト膜２を形成する。レジスト膜２の材料とし
て、例えば東京応化（株）製のＯＥＢＲレジスト材料を
用いることができる。
3 （ＳＴＯ）からなる誘電体基板１の表面上に、ポリメ
チルメタクリレート（ＰＭＭＡ）系のポジ型電子ビーム
露光用レジスト材料を塗布し、厚さ約５００ｎｍの第１
のレジスト膜２を形成する。レジスト膜２の材料とし
て、例えば東京応化（株）製のＯＥＢＲレジスト材料を
用いることができる。
【００１６】図１（Ｂ）に示すように、第１のレジスト
膜２を部分的に電子ビーム露光して現像し、幅約０．１
μｍの開口２Ａを形成する。電子ビーム露光は、例えば
ドーズ量２００〜３５０μＣ／ｃｍ2 、加速電圧５０ｋ
Ｖの条件で行う。開口２Ａ内を埋め込み、かつ第１のレ
ジスト膜２を覆うように、ポジ型のフォトレジスト材料
を塗布し、厚さ約２５０ｎｍの第２のレジスト膜３を形
成する。第２のレジスト膜３の材料として、例えばシプ
レー社製のＡＺ−１４００−２７レジスト材料を用いる
ことができる。
膜２を部分的に電子ビーム露光して現像し、幅約０．１
μｍの開口２Ａを形成する。電子ビーム露光は、例えば
ドーズ量２００〜３５０μＣ／ｃｍ2 、加速電圧５０ｋ
Ｖの条件で行う。開口２Ａ内を埋め込み、かつ第１のレ
ジスト膜２を覆うように、ポジ型のフォトレジスト材料
を塗布し、厚さ約２５０ｎｍの第２のレジスト膜３を形
成する。第２のレジスト膜３の材料として、例えばシプ
レー社製のＡＺ−１４００−２７レジスト材料を用いる
ことができる。
【００１７】図１（Ｃ）に示すように、酸素プラズマ中
で第２のレジスト膜３をアッシングし、開口２Ａ内にの
み第２のレジスト膜の一部からなるレジストパターン３
ａを残す。第２のレジスト膜３のアッシングは、例えば
酸素圧力１００ｍＴｏｒｒ、プラズマ発生用の高周波電
力３０Ｗの条件で行う。この条件でアッシング処理を行
う場合、基板１に約７０〜１００Ｖのセルフバイアス電
圧が発生する。
で第２のレジスト膜３をアッシングし、開口２Ａ内にの
み第２のレジスト膜の一部からなるレジストパターン３
ａを残す。第２のレジスト膜３のアッシングは、例えば
酸素圧力１００ｍＴｏｒｒ、プラズマ発生用の高周波電
力３０Ｗの条件で行う。この条件でアッシング処理を行
う場合、基板１に約７０〜１００Ｖのセルフバイアス電
圧が発生する。
【００１８】この条件で約１２分間のアッシング処理を
行うことにより、厚さ約２５０ｎｍの第２のレジスト膜
３を除去することができる。なお、基板１に発生する７
０〜１００Ｖ程度のセルフバイアス電圧により、基板面
に対して法線方向のアッシング速度が支配的となり、基
板面内に関してほぼ均一の速度でアッシングすることが
できる。
行うことにより、厚さ約２５０ｎｍの第２のレジスト膜
３を除去することができる。なお、基板１に発生する７
０〜１００Ｖ程度のセルフバイアス電圧により、基板面
に対して法線方向のアッシング速度が支配的となり、基
板面内に関してほぼ均一の速度でアッシングすることが
できる。
【００１９】図１（Ｄ）に示すように、第１のレジスト
膜２とレジストパターン３ａを深紫外光で露光し、メチ
ルイソブチルケトン（ＭＩＢＫ）とイソプロピルアルコ
ール（ＩＰＡ）とを重量比で約１：１に混合した現像液
で現像し、第１のレジスト膜２を除去する。レジストパ
ターン３ａはこの現像液で現像されない。このため、誘
電体基板１の表面上に、幅約０．１μｍのレジストパタ
ーン３ａが残る。
膜２とレジストパターン３ａを深紫外光で露光し、メチ
ルイソブチルケトン（ＭＩＢＫ）とイソプロピルアルコ
ール（ＩＰＡ）とを重量比で約１：１に混合した現像液
で現像し、第１のレジスト膜２を除去する。レジストパ
ターン３ａはこの現像液で現像されない。このため、誘
電体基板１の表面上に、幅約０．１μｍのレジストパタ
ーン３ａが残る。
【００２０】図１（Ｅ）に示すように、レジストパター
ン３ａの表面部分を酸素プラズマ中でアッシングして横
方向から削り、レジストパターン３ａの幅を約０．０５
μｍまで細くする。このアッシング処理は、例えば酸素
圧力２００ｍＴｏｒｒ、プラズマ発生用の高周波電力３
０Ｗの条件で行う。この条件でアッシング処理を行う場
合、基板１に約１５〜２０Ｖのセルフバイアス電圧が発
生する。
ン３ａの表面部分を酸素プラズマ中でアッシングして横
方向から削り、レジストパターン３ａの幅を約０．０５
μｍまで細くする。このアッシング処理は、例えば酸素
圧力２００ｍＴｏｒｒ、プラズマ発生用の高周波電力３
０Ｗの条件で行う。この条件でアッシング処理を行う場
合、基板１に約１５〜２０Ｖのセルフバイアス電圧が発
生する。
【００２１】図１（Ｃ）における第２のレジスト膜３の
アッシングの場合に比べてセルフバイアス電圧が小さい
ため、基板面に平行な方向と基板面に対する法線方向と
のアッシング速度がほぼ等しくなる。このため、レジス
トパターン３ａの側面から横方向にもアッシングが進
み、レジストパターン３ａが細くなる。上記条件で約７
分間のアッシング処理を行うことにより、レジストパタ
ーン３ａの幅を約０．０５μｍまで細くすることができ
る。
アッシングの場合に比べてセルフバイアス電圧が小さい
ため、基板面に平行な方向と基板面に対する法線方向と
のアッシング速度がほぼ等しくなる。このため、レジス
トパターン３ａの側面から横方向にもアッシングが進
み、レジストパターン３ａが細くなる。上記条件で約７
分間のアッシング処理を行うことにより、レジストパタ
ーン３ａの幅を約０．０５μｍまで細くすることができ
る。
【００２２】図１（Ｆ）に示すように、レジストパター
ン３ａをマスクとして、Ａｒイオンを用いたミリングに
より、誘電体基板１の表面層を部分的に除去する。この
ミリング処理は、例えばＡｒ圧力１×１０-4Ｔｏｒｒ、
加速電圧３００Ｖ、イオン電流２０ｍＡの条件で行う。
この条件でＳＴＯ基板のミリング速度は約１５ｎｍ／分
である。レジストパターン３ａに対応した領域に凸部１
Ａが形成される。凸部１Ａの形成後、レジストパターン
３ａを除去する。
ン３ａをマスクとして、Ａｒイオンを用いたミリングに
より、誘電体基板１の表面層を部分的に除去する。この
ミリング処理は、例えばＡｒ圧力１×１０-4Ｔｏｒｒ、
加速電圧３００Ｖ、イオン電流２０ｍＡの条件で行う。
この条件でＳＴＯ基板のミリング速度は約１５ｎｍ／分
である。レジストパターン３ａに対応した領域に凸部１
Ａが形成される。凸部１Ａの形成後、レジストパターン
３ａを除去する。
【００２３】図１（Ｇ）に示すように、凸部１Ａの上面
を含む誘電体基板１の上面上に、ＹＢａ2 Ｃｕ3 Ｏ7-x
（ＹＢＣＯ）からなる超伝導膜４を堆積する。超伝導膜
４の堆積は、例えばＹＢＣＯのターゲットを、酸素ガス
圧１０〜１００ｍＴｏｒｒの雰囲気中でレーザアブレー
ションすることにより行う。
を含む誘電体基板１の上面上に、ＹＢａ2 Ｃｕ3 Ｏ7-x
（ＹＢＣＯ）からなる超伝導膜４を堆積する。超伝導膜
４の堆積は、例えばＹＢＣＯのターゲットを、酸素ガス
圧１０〜１００ｍＴｏｒｒの雰囲気中でレーザアブレー
ションすることにより行う。
【００２４】図１（Ｈ）に示すように、アルミナもしく
はダイヤモンドを含むポリッシュ液で化学機械研磨（Ｃ
ＭＰ）を行うことにより、凸部１Ａの上面上に堆積した
超伝導膜４及び凸部１Ａの頂上近傍を除去して基板表面
を平坦化する。誘電体からなる凸部１Ａの両側に、超伝
導膜４が配置された横型ＳＮＳ構造が得られる。超伝導
膜４の２つの領域の間に配置された凸部１Ａの幅は約
０．０５μｍであるため、超伝導膜４が超伝導状態にな
ると、超伝導膜４の２つの領域が凸部１Ａを介して超伝
導結合する。
はダイヤモンドを含むポリッシュ液で化学機械研磨（Ｃ
ＭＰ）を行うことにより、凸部１Ａの上面上に堆積した
超伝導膜４及び凸部１Ａの頂上近傍を除去して基板表面
を平坦化する。誘電体からなる凸部１Ａの両側に、超伝
導膜４が配置された横型ＳＮＳ構造が得られる。超伝導
膜４の２つの領域の間に配置された凸部１Ａの幅は約
０．０５μｍであるため、超伝導膜４が超伝導状態にな
ると、超伝導膜４の２つの領域が凸部１Ａを介して超伝
導結合する。
【００２５】上記実施例では、第１のレジスト膜２とし
てポジ型の電子ビーム露光用レジスト材料を用いている
ため、０．０５〜０．１μｍ程度の幅の細線状の開口を
再現性良く形成することができる。この開口部にフォト
レジスト材料を埋め込んでレジストパターン３ａを形成
するため、線幅０．０５〜０．１μｍ程度の細線状レジ
ストパターン３ａを再現性良く形成することができる。
てポジ型の電子ビーム露光用レジスト材料を用いている
ため、０．０５〜０．１μｍ程度の幅の細線状の開口を
再現性良く形成することができる。この開口部にフォト
レジスト材料を埋め込んでレジストパターン３ａを形成
するため、線幅０．０５〜０．１μｍ程度の細線状レジ
ストパターン３ａを再現性良く形成することができる。
【００２６】また、図１（Ｅ）に示した工程でレジスト
パターン３ａを細線化するため、幅０．０３〜０．０５
μｍ程度まで細くすることもできる。なお、細線化を行
わなくても十分な細さのレジストパターンを得られる場
合には、図１（Ｅ）に示すアッシングによる細線化処理
を行わなくてもよい。
パターン３ａを細線化するため、幅０．０３〜０．０５
μｍ程度まで細くすることもできる。なお、細線化を行
わなくても十分な細さのレジストパターンを得られる場
合には、図１（Ｅ）に示すアッシングによる細線化処理
を行わなくてもよい。
【００２７】フォトレジスト材料は、一般に電子ビーム
露光用レジスト材料よりも固い。図１（Ｆ）に示したＡ
ｒイオンによるミリング時に、フォトレジスト材料から
なるレジストパターン３ａをマスクとして使用するた
め、電子ビーム露光用レジスト材料を使用する場合に比
べて、より安定したミリング処理が可能になる。
露光用レジスト材料よりも固い。図１（Ｆ）に示したＡ
ｒイオンによるミリング時に、フォトレジスト材料から
なるレジストパターン３ａをマスクとして使用するた
め、電子ビーム露光用レジスト材料を使用する場合に比
べて、より安定したミリング処理が可能になる。
【００２８】上記実施例では、１回のＹＢＣＯ膜の堆積
で、ＳＮＳ超伝導接合構造を形成することができる。こ
れに対し、ＹＢＣＯ膜、常電導膜、ＹＢＣＯ膜を順番に
積層した縦型のＳＮＳ構造の場合には、ＹＢＣＯ膜の堆
積を２回行う必要がある。ＹＢＣＯ膜の堆積を１回で行
うことができるため、製造工程数を削減することができ
る。
で、ＳＮＳ超伝導接合構造を形成することができる。こ
れに対し、ＹＢＣＯ膜、常電導膜、ＹＢＣＯ膜を順番に
積層した縦型のＳＮＳ構造の場合には、ＹＢＣＯ膜の堆
積を２回行う必要がある。ＹＢＣＯ膜の堆積を１回で行
うことができるため、製造工程数を削減することができ
る。
【００２９】また、縦型ＳＮＳ構造では、基板側の超伝
導膜から電極を取り出すために、構造が複雑になる。横
型ＳＮＳ構造では、常電導体の両側の超伝導膜が共に同
一層内に配置されるため、電極の取り出しが容易であ
る。このため、ＳＮＳ構造表面の平坦化が容易であり、
集積化にも有利である。
導膜から電極を取り出すために、構造が複雑になる。横
型ＳＮＳ構造では、常電導体の両側の超伝導膜が共に同
一層内に配置されるため、電極の取り出しが容易であ
る。このため、ＳＮＳ構造表面の平坦化が容易であり、
集積化にも有利である。
【００３０】上記実施例では、第１のレジスト膜２とし
てポジ型の電子ビーム露光用レジスト材料を用い、第２
のレジスト膜３としてポジ型のフォトレジスト材料を用
いた場合を示したが、その他のレジスト材料を用いても
よい。ただし、図１（Ｄ）の工程で、レジストパターン
３ａを残し、レジスト膜２のみを除去する必要があるた
め、第１のレジスト膜２及び第２のレジスト膜３とし
て、相互に現像処理耐性の異なるレジスト材料を用いる
必要がある。また、第１のレジスト膜２として、微細加
工に有利な電子ビーム露光用レジスト材料を用いること
が好ましい。例えば第１のレジスト膜２として、日本ゼ
オン（株）製のＺＣＭＲレジスト、ＺＥＰレジスト等を
用いることができる。
てポジ型の電子ビーム露光用レジスト材料を用い、第２
のレジスト膜３としてポジ型のフォトレジスト材料を用
いた場合を示したが、その他のレジスト材料を用いても
よい。ただし、図１（Ｄ）の工程で、レジストパターン
３ａを残し、レジスト膜２のみを除去する必要があるた
め、第１のレジスト膜２及び第２のレジスト膜３とし
て、相互に現像処理耐性の異なるレジスト材料を用いる
必要がある。また、第１のレジスト膜２として、微細加
工に有利な電子ビーム露光用レジスト材料を用いること
が好ましい。例えば第１のレジスト膜２として、日本ゼ
オン（株）製のＺＣＭＲレジスト、ＺＥＰレジスト等を
用いることができる。
【００３１】また、第２のレジスト膜３に対してはパタ
ーニング処理を行わないため、必ずしも感光性のレジス
ト材料である必要はない。第２のレジスト膜に対して第
１のレジスト膜を選択的に除去できる材料であればよ
い。
ーニング処理を行わないため、必ずしも感光性のレジス
ト材料である必要はない。第２のレジスト膜に対して第
１のレジスト膜を選択的に除去できる材料であればよ
い。
【００３２】また、上記実施例では、ＳＴＯからなる誘
電体基板の表面層を微細加工する場合を説明したが、そ
の他の材料からなる基板を用いた場合にも、同様の微細
加工を行うことが可能である。
電体基板の表面層を微細加工する場合を説明したが、そ
の他の材料からなる基板を用いた場合にも、同様の微細
加工を行うことが可能である。
【００３３】上記第１の実施例では、ＹＢＣＯ／ＳＴＯ
／ＹＢＣＯからなる超伝導結合構造を作製する場合を説
明した。次に、図２を参照して、ＹＢＣＯ／インジウム
錫オキサイド（ＩＴＯ）／ＹＢＣＯからなる超伝導結合
構造を作製する場合を例に、第２の実施例について説明
する。
／ＹＢＣＯからなる超伝導結合構造を作製する場合を説
明した。次に、図２を参照して、ＹＢＣＯ／インジウム
錫オキサイド（ＩＴＯ）／ＹＢＣＯからなる超伝導結合
構造を作製する場合を例に、第２の実施例について説明
する。
【００３４】図２（Ａ）に示すように、ＳＴＯからなる
誘電体基板１の表面上に、例えば厚さ約１０ｎｍのＩＴ
Ｏ膜１０を堆積する。ＩＴＯ膜１０の堆積は、例えばＩ
ＴＯのターゲットを酸素雰囲気中でレーザアブレーショ
ンして行う。または、ＩＴＯのターゲットをＡｒとＯ2
が９：１の体積比で混合された雰囲気中でスパッタリン
グすることに行う。
誘電体基板１の表面上に、例えば厚さ約１０ｎｍのＩＴ
Ｏ膜１０を堆積する。ＩＴＯ膜１０の堆積は、例えばＩ
ＴＯのターゲットを酸素雰囲気中でレーザアブレーショ
ンして行う。または、ＩＴＯのターゲットをＡｒとＯ2
が９：１の体積比で混合された雰囲気中でスパッタリン
グすることに行う。
【００３５】この積層基板の表面上に、第１の実施例の
図１（Ａ）に示す場合と同様に、ＰＭＭＡ系の第１のレ
ジスト膜２を形成する。第１の実施例の図１（Ｂ）から
図１（Ｅ）までの工程と同様の工程を経て、レジストパ
ターン３ａを形成する。
図１（Ａ）に示す場合と同様に、ＰＭＭＡ系の第１のレ
ジスト膜２を形成する。第１の実施例の図１（Ｂ）から
図１（Ｅ）までの工程と同様の工程を経て、レジストパ
ターン３ａを形成する。
【００３６】図２（Ｂ）は、ＩＴＯ膜１０の表面上にレ
ジストパターン３ａを形成した状態を示す。
ジストパターン３ａを形成した状態を示す。
【００３７】図２（Ｃ）に示すように、レジストパター
ン３ａをマスクとして、Ａｒイオンを用いたミリングに
より、ＩＴＯ膜１０を部分的に除去する。このミリング
処理は、例えばＡｒ圧力１×１０-4Ｔｏｒｒ、加速電圧
２００Ｖ、イオン電流２０ｍＡの条件で行う。この条件
でＩＴＯ膜１０のミリング速度は約２０ｎｍ／分であ
る。レジストパターン３ａに対応した領域にＩＴＯの微
細パターン１０ａが形成される。
ン３ａをマスクとして、Ａｒイオンを用いたミリングに
より、ＩＴＯ膜１０を部分的に除去する。このミリング
処理は、例えばＡｒ圧力１×１０-4Ｔｏｒｒ、加速電圧
２００Ｖ、イオン電流２０ｍＡの条件で行う。この条件
でＩＴＯ膜１０のミリング速度は約２０ｎｍ／分であ
る。レジストパターン３ａに対応した領域にＩＴＯの微
細パターン１０ａが形成される。
【００３８】図２（Ｄ）に示すように、微細パターン１
０ａの上面及び誘電体基板１の上面上に、第１の実施例
における図１（Ｇ）の工程と同様の方法でＹＢＣＯから
なる超伝導膜４を堆積する。
０ａの上面及び誘電体基板１の上面上に、第１の実施例
における図１（Ｇ）の工程と同様の方法でＹＢＣＯから
なる超伝導膜４を堆積する。
【００３９】図２（Ｅ）に示すように、化学機械研磨を
行うことにより、微細パターン１０ａの上面上に堆積し
た超伝導膜４及び微細パターン１０ａの頂上近傍を除去
して基板表面を平坦化する。ＩＴＯからなる微細パター
ン１０ａの両側に超伝導膜４が配置された横型ＳＮＳ超
伝導接合構造が得られる。超伝導膜４の２つの領域の間
に配置された微細パターン１０ａの幅は約０．０５μｍ
であるため、超伝導膜４が超伝導状態になると、超伝導
膜４の２つの領域が微細パターン１０ａを介して超伝導
結合する。また、ＩＴＯのＳｎの組成比を変化させるこ
とでＩＴＯ内のキャリア濃度を制御することができる。
このため、異なる特性を有するＳＮＳ超伝導接合構造を
容易に作製することができる。
行うことにより、微細パターン１０ａの上面上に堆積し
た超伝導膜４及び微細パターン１０ａの頂上近傍を除去
して基板表面を平坦化する。ＩＴＯからなる微細パター
ン１０ａの両側に超伝導膜４が配置された横型ＳＮＳ超
伝導接合構造が得られる。超伝導膜４の２つの領域の間
に配置された微細パターン１０ａの幅は約０．０５μｍ
であるため、超伝導膜４が超伝導状態になると、超伝導
膜４の２つの領域が微細パターン１０ａを介して超伝導
結合する。また、ＩＴＯのＳｎの組成比を変化させるこ
とでＩＴＯ内のキャリア濃度を制御することができる。
このため、異なる特性を有するＳＮＳ超伝導接合構造を
容易に作製することができる。
【００４０】図３は、上記第２の実施例による横型ＳＮ
Ｓ構造の形成方法を用いて作製したフラックスフロート
ランジスタの平面図を示す。
Ｓ構造の形成方法を用いて作製したフラックスフロート
ランジスタの平面図を示す。
【００４１】ＳＴＯ基板２０の表面上に、横置きＴ字形
のＩＴＯパターン２１が形成されている。ＩＴＯパター
ン２１の横方向に延在する部分（水平部分）２１Ａの幅
は約０．０３μｍであり、縦方向に延在する部分（垂直
部分）２１Ｂの幅は約０．０７μｍである。ＩＴＯパタ
ーン２１の水平部分２１Ａの両側に、それぞれＹＢＣＯ
膜２３及び２４が配置されている。ＩＴＯパターンの水
平部分２１Ａは、ＹＢＣＯ膜２３及び２４の上面からＳ
ＴＯ基板２０まで達する３つの凹部２５により、４つの
部分に分離されている。
のＩＴＯパターン２１が形成されている。ＩＴＯパター
ン２１の横方向に延在する部分（水平部分）２１Ａの幅
は約０．０３μｍであり、縦方向に延在する部分（垂直
部分）２１Ｂの幅は約０．０７μｍである。ＩＴＯパタ
ーン２１の水平部分２１Ａの両側に、それぞれＹＢＣＯ
膜２３及び２４が配置されている。ＩＴＯパターンの水
平部分２１Ａは、ＹＢＣＯ膜２３及び２４の上面からＳ
ＴＯ基板２０まで達する３つの凹部２５により、４つの
部分に分離されている。
【００４２】図３の一点鎖線Ａ１−Ａ１における断面図
が図２（Ｅ）に相当する。すなわち、各凹部２５の両側
にＹＢＣＯ膜２３、ＩＴＯパターンの水平部分２１Ａ、
及びＹＢＣＯ膜２４からなる横型ＳＮＳ超伝導接合構造
が形成される。ＩＴＯパターンの垂直部分２１Ｂの右側
に隣接してＹＢＣＯからなる制御線２２が配置されてい
る。
が図２（Ｅ）に相当する。すなわち、各凹部２５の両側
にＹＢＣＯ膜２３、ＩＴＯパターンの水平部分２１Ａ、
及びＹＢＣＯ膜２４からなる横型ＳＮＳ超伝導接合構造
が形成される。ＩＴＯパターンの垂直部分２１Ｂの右側
に隣接してＹＢＣＯからなる制御線２２が配置されてい
る。
【００４３】このような構造は、以下の方法で作製され
る。すなわち、図２（Ｂ）に示すレジストパターン３ａ
の平面形状を、図３のＩＴＯパターン２１の形状とす
る。図２（Ｃ）から図２（Ｅ）までの工程を経て、横置
きＴ字形のＩＴＯパターン２１とＹＢＣＯ膜が表出した
基板が得られる。なお、図２（Ｄ）の工程において、メ
タルマスクを用いてレーザアブレーションを行うことに
より、図３のＹＢＣＯ膜を形成することができる。凹部
２５の領域のＹＢＣＯ膜及びＩＴＯパターンを、Ａｒイ
オンを用いたミリングにより除去する。このようにし
て、図３に示す構造のフラックスフロートランジスタが
得られる。
る。すなわち、図２（Ｂ）に示すレジストパターン３ａ
の平面形状を、図３のＩＴＯパターン２１の形状とす
る。図２（Ｃ）から図２（Ｅ）までの工程を経て、横置
きＴ字形のＩＴＯパターン２１とＹＢＣＯ膜が表出した
基板が得られる。なお、図２（Ｄ）の工程において、メ
タルマスクを用いてレーザアブレーションを行うことに
より、図３のＹＢＣＯ膜を形成することができる。凹部
２５の領域のＹＢＣＯ膜及びＩＴＯパターンを、Ａｒイ
オンを用いたミリングにより除去する。このようにし
て、図３に示す構造のフラックスフロートランジスタが
得られる。
【００４４】制御線２２に、端子Ｔ3 とＴ4 から図の縦
方向の電流が供給される。制御線２２に流れる電流を制
御することにより、各ＳＮＳ超伝導接合構造の位置に発
生する磁場を変化させることができる。この磁場の変化
により、各ＳＮＳ超伝導接合構造の伝導状態を、超伝導
状態または常電導状態とすることができる。すなわち、
制御線２２を流れる電流により、ＹＢＣＯ膜２３に接続
された端子Ｔ1 とＹＢＣＯ膜２４に接続された端子Ｔ2
との間の伝導状態を変化させることができる。
方向の電流が供給される。制御線２２に流れる電流を制
御することにより、各ＳＮＳ超伝導接合構造の位置に発
生する磁場を変化させることができる。この磁場の変化
により、各ＳＮＳ超伝導接合構造の伝導状態を、超伝導
状態または常電導状態とすることができる。すなわち、
制御線２２を流れる電流により、ＹＢＣＯ膜２３に接続
された端子Ｔ1 とＹＢＣＯ膜２４に接続された端子Ｔ2
との間の伝導状態を変化させることができる。
【００４５】このフラックスフロートランジスタは、例
えば超伝導回路と半導体回路とのインタフェース等に使
用される。
えば超伝導回路と半導体回路とのインタフェース等に使
用される。
【００４６】図４（Ａ）は、上記第１の実施例による横
型ＳＮＳ構造の形成方法と類似した微細パターンの形成
方法を用いて作製した誘電体ベーストランジスタの平面
図を示す。ＳＴＯ基板３０の表面上に図の縦方向に延在
する細線状のＳＴＯからなる凸部により構成されたチャ
ネル領域３０Ｂが配置されている。チャネル領域３０Ｂ
の左右に隣接した細長い領域に、Ｉｎ2 Ｏ3 からなる中
間領域３２Ａが配置されている。チャネル領域３０Ｂと
その両側の２つの中間領域３２Ａからなるベース領域の
左右に、それぞれＩＴＯからなるコレクタ領域３３Ｃ及
びエミッタ領域３３Ｅが配置されている。
型ＳＮＳ構造の形成方法と類似した微細パターンの形成
方法を用いて作製した誘電体ベーストランジスタの平面
図を示す。ＳＴＯ基板３０の表面上に図の縦方向に延在
する細線状のＳＴＯからなる凸部により構成されたチャ
ネル領域３０Ｂが配置されている。チャネル領域３０Ｂ
の左右に隣接した細長い領域に、Ｉｎ2 Ｏ3 からなる中
間領域３２Ａが配置されている。チャネル領域３０Ｂと
その両側の２つの中間領域３２Ａからなるベース領域の
左右に、それぞれＩＴＯからなるコレクタ領域３３Ｃ及
びエミッタ領域３３Ｅが配置されている。
【００４７】チャネル領域３０Ｂを図の縦方向に挟む上
下の一部の領域に、ＩＴＯからなるベース電極３４が配
置されている。ベース電極３４に印加される電圧によ
り、チャネル領域３０Ｂの電位が制御される。
下の一部の領域に、ＩＴＯからなるベース電極３４が配
置されている。ベース電極３４に印加される電圧によ
り、チャネル領域３０Ｂの電位が制御される。
【００４８】ＳＴＯの比誘電率は約３００、ＩＴＯの比
誘電率は約２０である。従って、コレクタ領域３３Ｃと
エミッタ領域３３Ｅとの間に印加された電圧の大部分
は、中間領域３２Ａに加わり、チャネル領域３０Ｂには
ほとんど加わらない。このため、ベース電極３４に印加
する電圧により、コレクタ領域３３Ｃとエミッタ領域３
３Ｅとの間のチャネル領域３０Ｂによる電位障壁の高さ
を比較的容易に変化させることができる。
誘電率は約２０である。従って、コレクタ領域３３Ｃと
エミッタ領域３３Ｅとの間に印加された電圧の大部分
は、中間領域３２Ａに加わり、チャネル領域３０Ｂには
ほとんど加わらない。このため、ベース電極３４に印加
する電圧により、コレクタ領域３３Ｃとエミッタ領域３
３Ｅとの間のチャネル領域３０Ｂによる電位障壁の高さ
を比較的容易に変化させることができる。
【００４９】ベース電極３４に印加する電圧により、コ
レクタ領域３３Ｃとエミッタ領域３３Ｅ間を流れる電流
を制御することができる。また、ＳＴＯ、ＩＴＯ、Ｉｎ
2 Ｏ 3 は可視光に対して透明であるため、透明なトラン
ジスタが実現される。このトランジスタをＴＦＴ型液晶
表示パネルのＴＦＴの代わりに使用すると、開口率を向
上させることができる。
レクタ領域３３Ｃとエミッタ領域３３Ｅ間を流れる電流
を制御することができる。また、ＳＴＯ、ＩＴＯ、Ｉｎ
2 Ｏ 3 は可視光に対して透明であるため、透明なトラン
ジスタが実現される。このトランジスタをＴＦＴ型液晶
表示パネルのＴＦＴの代わりに使用すると、開口率を向
上させることができる。
【００５０】次に、図４（Ｂ）〜４（Ｄ）を使用して、
図４（Ａ）に示す誘電体ベーストランジスタの製造方法
について説明する。図４（Ｂ）〜４（Ｄ）は、図４
（Ａ）の一点鎖線Ｂ４−Ｂ４における断面に相当する。
図４（Ａ）に示す誘電体ベーストランジスタの製造方法
について説明する。図４（Ｂ）〜４（Ｄ）は、図４
（Ａ）の一点鎖線Ｂ４−Ｂ４における断面に相当する。
【００５１】図４（Ｂ）までの工程は、第１の実施例に
おける図１（Ａ）から図１（Ｆ）までの工程と同様であ
る。図４（Ｂ）のＳＴＯ基板３０、凸部３０Ｂ、及びレ
ジストパターン３１が、それぞれ図１（Ｆ）の誘電体基
板１、凸部１Ａ、及びレジストパターン３ａに相当す
る。
おける図１（Ａ）から図１（Ｆ）までの工程と同様であ
る。図４（Ｂ）のＳＴＯ基板３０、凸部３０Ｂ、及びレ
ジストパターン３１が、それぞれ図１（Ｆ）の誘電体基
板１、凸部１Ａ、及びレジストパターン３ａに相当す
る。
【００５２】図４（Ｃ）までの工程について説明する。
図４（Ｂ）に示すレジストパターン３１を除去し、ＳＴ
Ｏ基板３０の全表面上にＩｎ2 Ｏ3 からなる厚さ５〜１
０ｎｍの中間層３２を堆積する。中間層３２の堆積は、
例えばＩｎのターゲットをＡｒとＯ2 が９：１の雰囲気
中で反応性スパッタリングすることにより行う。スパッ
タリングにより堆積した膜は、凸部３０Ｂの側面上に
も、ＳＴＯ基板３０の上面上とほぼ同程度の厚さ堆積す
る。
図４（Ｂ）に示すレジストパターン３１を除去し、ＳＴ
Ｏ基板３０の全表面上にＩｎ2 Ｏ3 からなる厚さ５〜１
０ｎｍの中間層３２を堆積する。中間層３２の堆積は、
例えばＩｎのターゲットをＡｒとＯ2 が９：１の雰囲気
中で反応性スパッタリングすることにより行う。スパッ
タリングにより堆積した膜は、凸部３０Ｂの側面上に
も、ＳＴＯ基板３０の上面上とほぼ同程度の厚さ堆積す
る。
【００５３】中間層３２の上面上に、ＩＴＯ膜３３を堆
積する。ＩＴＯ膜３３の堆積は、例えば図２（Ａ）のＩ
ＴＯ膜１０の堆積と同様の方法で行う。レーザアブレー
ションによる堆積は高い指向性を有するため、中間層３
２の表面のうち基板面に対して垂直な側面上にはほとん
ど堆積しない。
積する。ＩＴＯ膜３３の堆積は、例えば図２（Ａ）のＩ
ＴＯ膜１０の堆積と同様の方法で行う。レーザアブレー
ションによる堆積は高い指向性を有するため、中間層３
２の表面のうち基板面に対して垂直な側面上にはほとん
ど堆積しない。
【００５４】図４（Ｄ）に示すように、ＣＭＰにより基
板表面を平坦化する。基板の平坦化は、第１の実施例に
おける図１（Ｈ）の工程と同様の方法で行う。基板の表
面層に、図４（Ｄ）の左から順番に、ＩＴＯからなるコ
レクタ領域３３Ｃ、Ｉｎ2 Ｏ 3 からなる中間領域３２
Ａ、ＳＴＯの凸部からなるチャネル領域３０Ｂ、Ｉｎ2
Ｏ3 からなる中間領域３２Ａ、及びＩＴＯからなるエミ
ッタ領域３３Ｅが配置された平面構造が得られる。
板表面を平坦化する。基板の平坦化は、第１の実施例に
おける図１（Ｈ）の工程と同様の方法で行う。基板の表
面層に、図４（Ｄ）の左から順番に、ＩＴＯからなるコ
レクタ領域３３Ｃ、Ｉｎ2 Ｏ 3 からなる中間領域３２
Ａ、ＳＴＯの凸部からなるチャネル領域３０Ｂ、Ｉｎ2
Ｏ3 からなる中間領域３２Ａ、及びＩＴＯからなるエミ
ッタ領域３３Ｅが配置された平面構造が得られる。
【００５５】図４（Ａ）に示すＳＴＯ基板３０が表出し
た領域のＩＴＯ膜３３、中間層３２を除去することによ
り、図４（Ａ）に示す誘電体ベーストランジスタが得ら
れる。なお、ベース電極３４が中間層３２の上に配置さ
れるが、中間層３２は約１０ｎｍ程度と非常に薄いた
め、チャネル領域３０Ｂに電界を印加することは可能で
ある。
た領域のＩＴＯ膜３３、中間層３２を除去することによ
り、図４（Ａ）に示す誘電体ベーストランジスタが得ら
れる。なお、ベース電極３４が中間層３２の上に配置さ
れるが、中間層３２は約１０ｎｍ程度と非常に薄いた
め、チャネル領域３０Ｂに電界を印加することは可能で
ある。
【００５６】図５は誘電体ベーストランジスタの他の構
成例を示す。図５（Ａ）は、図４（Ａ）に示す誘電体ベ
ーストランジスタの製造工程の図４（Ｂ）に相当する断
面図である。凸部３０Ｂの上にセリウムオキサイド（Ｃ
ｅＯ 2 ）からなる絶縁領域４０が形成されている点が、
図４（Ｂ）と異なる。このような構成は、第１の実施例
の図１（Ａ）の工程において、第１のレジスト膜２を形
成する前に、誘電体基板１の表面上にＣｅＯ2 膜を堆積
しておくことにより形成される。ＣｅＯ2 膜の堆積は、
例えばＣｅのターゲットをＡｒとＯ2 の混合雰囲気中で
反応性スパッタリングすることにより行う。この場合、
図１（Ｆ）の工程において、レジストパターン３ａをマ
スクとして、このＣｅＯ2 膜を部分的にエッチングす
る。
成例を示す。図５（Ａ）は、図４（Ａ）に示す誘電体ベ
ーストランジスタの製造工程の図４（Ｂ）に相当する断
面図である。凸部３０Ｂの上にセリウムオキサイド（Ｃ
ｅＯ 2 ）からなる絶縁領域４０が形成されている点が、
図４（Ｂ）と異なる。このような構成は、第１の実施例
の図１（Ａ）の工程において、第１のレジスト膜２を形
成する前に、誘電体基板１の表面上にＣｅＯ2 膜を堆積
しておくことにより形成される。ＣｅＯ2 膜の堆積は、
例えばＣｅのターゲットをＡｒとＯ2 の混合雰囲気中で
反応性スパッタリングすることにより行う。この場合、
図１（Ｆ）の工程において、レジストパターン３ａをマ
スクとして、このＣｅＯ2 膜を部分的にエッチングす
る。
【００５７】図５（Ｂ）に示すように、ＳＴＯ基板３０
及び絶縁領域４０を覆うように、Ｉｎ2 Ｏ3 からなる中
間層３２を堆積する。中間層３２の堆積は、図４（Ｃ）
の中間層３２と同様の方法で行う。
及び絶縁領域４０を覆うように、Ｉｎ2 Ｏ3 からなる中
間層３２を堆積する。中間層３２の堆積は、図４（Ｃ）
の中間層３２と同様の方法で行う。
【００５８】図５（Ｃ）に示すように、Ａｒイオンを用
いた異方性のミリングにより、平坦面上の中間層３２を
除去し、凸部３０Ｂ及び絶縁領域４０の側面上に中間層
３２の一部からなる中間領域３２Ａを残す。
いた異方性のミリングにより、平坦面上の中間層３２を
除去し、凸部３０Ｂ及び絶縁領域４０の側面上に中間層
３２の一部からなる中間領域３２Ａを残す。
【００５９】図５（Ｄ）に示すように、ＳＴＯ基板３０
の上面、絶縁領域４０の上面、及び中間領域３２Ａの上
面上に、ＩＴＯ膜３３を堆積する。ＩＴＯ膜３３の堆積
は、図４（Ｃ）のＩＴＯ膜３３の堆積と同様の方法で行
う。
の上面、絶縁領域４０の上面、及び中間領域３２Ａの上
面上に、ＩＴＯ膜３３を堆積する。ＩＴＯ膜３３の堆積
は、図４（Ｃ）のＩＴＯ膜３３の堆積と同様の方法で行
う。
【００６０】このようにして、ＳＴＯ基板の表面層に、
図５（Ｄ）の左から順番にＩＴＯからなるコレクタ領域
３３Ｃ、Ｉｎ2 Ｏ3 からなる中間領域３２Ａ、ＳＴＯの
凸部からなるチャネル領域３０Ｂ、Ｉｎ2 Ｏ3 からなる
中間領域３２Ａ、及びＩＴＯからなるエミッタ領域３３
Ｅが配置された誘電体ベーストランジスタが得られる。
図５（Ｄ）の左から順番にＩＴＯからなるコレクタ領域
３３Ｃ、Ｉｎ2 Ｏ3 からなる中間領域３２Ａ、ＳＴＯの
凸部からなるチャネル領域３０Ｂ、Ｉｎ2 Ｏ3 からなる
中間領域３２Ａ、及びＩＴＯからなるエミッタ領域３３
Ｅが配置された誘電体ベーストランジスタが得られる。
【００６１】図５（Ｄ）に示す構造では、絶縁領域４０
と中間領域３２Ａの上面上に堆積したＩＴＯ膜３３Ａに
電圧を印加することにより、チャネル領域３０Ｂの電位
を制御することができる。すなわち、ＩＴＯ膜３３Ａが
ベース電極の役割を果たす。このため、図４（Ａ）に示
すベース電極３４は不要である。絶縁領域４０を配置す
ることにより、ＩＴＯ膜３３Ａとコレクタ領域３３Ｃと
を空間的に遠ざけ、両者間のリーク電流を少なくするこ
とができる。同様に、ＩＴＯ膜３３Ａとエミッタ領域３
３Ｅ間のリーク電流を少なくすることができる。また、
絶縁領域４０としてＣｅＯ2 を使用すると、Ｉｎ2 Ｏ3
を用いた場合に比べてポテンシャル障壁を高くすること
ができ、リーク電流の低減に有効である。なお、ＣｅＯ
2 の外にＬａＧａＯ3 やＰｒＧａＯ3 等を用いてもよ
い。
と中間領域３２Ａの上面上に堆積したＩＴＯ膜３３Ａに
電圧を印加することにより、チャネル領域３０Ｂの電位
を制御することができる。すなわち、ＩＴＯ膜３３Ａが
ベース電極の役割を果たす。このため、図４（Ａ）に示
すベース電極３４は不要である。絶縁領域４０を配置す
ることにより、ＩＴＯ膜３３Ａとコレクタ領域３３Ｃと
を空間的に遠ざけ、両者間のリーク電流を少なくするこ
とができる。同様に、ＩＴＯ膜３３Ａとエミッタ領域３
３Ｅ間のリーク電流を少なくすることができる。また、
絶縁領域４０としてＣｅＯ2 を使用すると、Ｉｎ2 Ｏ3
を用いた場合に比べてポテンシャル障壁を高くすること
ができ、リーク電流の低減に有効である。なお、ＣｅＯ
2 の外にＬａＧａＯ3 やＰｒＧａＯ3 等を用いてもよ
い。
【００６２】図５（Ｄ）の誘電体ベーストランジスタに
おいては、図４（Ａ）のものに比べてベース電極３３Ａ
とチャネル領域３０Ｂとが接近している。このため、チ
ャネル領域３０Ｂの電位を制御しやすくなる。
おいては、図４（Ａ）のものに比べてベース電極３３Ａ
とチャネル領域３０Ｂとが接近している。このため、チ
ャネル領域３０Ｂの電位を制御しやすくなる。
【００６３】なお、絶縁領域４０を、ＢａＴｉＯ3 、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 、Ｙ１等の強誘電体材料で形成す
ると、強誘電体材料の自発分極の向きにより、しきい値
電圧を変化させることができる。しきい値電圧の変化を
利用して、不揮発性メモリを構成することができる。
ｂ（Ｚｒ，Ｔｉ）Ｏ3 、Ｙ１等の強誘電体材料で形成す
ると、強誘電体材料の自発分極の向きにより、しきい値
電圧を変化させることができる。しきい値電圧の変化を
利用して、不揮発性メモリを構成することができる。
【００６４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
幅０．１μｍ以下の微細なパターンを再現性良く形成す
ることができる。この形成方法を用いて、横型ＳＮＳ超
伝導接合構造、誘電体ベーストランジスタ等を作製する
ことができる。
幅０．１μｍ以下の微細なパターンを再現性良く形成す
ることができる。この形成方法を用いて、横型ＳＮＳ超
伝導接合構造、誘電体ベーストランジスタ等を作製する
ことができる。
【図１】本発明の第１の実施例による微細パターンの製
造方法を説明するための基板の断面図である。
造方法を説明するための基板の断面図である。
【図２】本発明の第２の実施例による微細パターンの製
造方法を説明するための基板の断面図である。
造方法を説明するための基板の断面図である。
【図３】フラックスフロートランジスタの平面図であ
る。
る。
【図４】誘電体ベーストランジスタの平面図、及びその
製造方法を説明するための基板の断面図である。
製造方法を説明するための基板の断面図である。
【図５】誘電体ベーストランジスタの他の構成例の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
１ 誘電体基板 ２ 第１のレジスト膜 ３ 第２のレジスト膜 ３ａ レジストパターン ４ 超伝導膜 １０ ＩＴＯ膜 ２０ ＳＴＯ基板 ２１ ＩＴＯパターン ２２、２３、２４ ＹＢＣＯ膜 ２５ 凹部 ３０ ＳＴＯ基板 ３０Ｂ ＳＴＯチャネル領域 ３１ レジストパターン ３２ Ｉｎ2 Ｏ3 中間層 ３２Ａ Ｉｎ2 Ｏ3 中間領域 ３３ ＹＢＣＯ超伝導膜 ３３Ｃ コレクタ領域 ３３Ｅ エミッタ領域 ３４ ベース電極 ４０ ＣｅＯ2 絶縁領域
Claims (8)
- 【請求項１】 主表面を有する基板上に第１のレジスト
膜を形成する工程と、 前記第１のレジスト膜を部分的に露光し、現像して微細
パターンの開口を形成する工程と、 前記開口内を埋め込み、かつ前記第１のレジスト膜を覆
うように第２のレジスト膜を形成する工程であって、該
第２のレジスト膜に対して前記第１のレジスト膜を選択
的に除去可能なレジスト材料からなる第２のレジスト膜
を形成する工程と、 前記開口内にのみ前記第２のレジスト膜の一部を残し、
他の領域の前記第２のレジスト膜を除去する工程と、 前記開口内に残った第２のレジスト膜に対して前記第１
のレジスト膜を選択的に除去し、前記開口内に残った第
２のレジスト膜からなるレジストパターンを残す工程
と、 前記レジストパターンをエッチングマスクとし、前記基
板の表面層を部分的にエッチングする工程とを有する微
細パターンの形成方法。 - 【請求項２】 前記レジストパターンを残す工程の後、
前記基板の表面層を部分的にエッチングする工程の前
に、さらに、前記レジストパターンを横方向から削り、
微細化する工程を含む請求項１に記載の微細パターンの
形成方法。 - 【請求項３】 前記第１のレジスト膜が、ポジ型の電子
ビーム露光用レジスト材料からなり、 前記微細パターンの開口を形成する工程において、前記
第１のレジスト膜の前記開口を形成する領域を電子ビー
ム露光する請求項１または２に記載の微細パターンの形
成方法。 - 【請求項４】 非超伝導材料からなる表面層を有する基
板上に第１のレジスト膜を形成する工程と、 前記第１のレジスト膜を部分的に露光し、現像して細線
状の開口を形成する工程と、 前記開口内を埋め込み、かつ前記第１のレジスト膜を覆
うように第２のレジスト膜を形成する工程であって、該
第２のレジスト膜に対して前記第１のレジスト膜を選択
的に除去可能なレジスト材料からなる第２のレジスト膜
を形成する工程と、 前記開口内にのみ前記第２のレジスト膜の一部を残し、
他の領域の前記第２のレジスト膜を除去する工程と、 前記開口内に残った第２のレジスト膜に対して前記第１
のレジスト膜を選択的に除去し、前記開口内に残った第
２のレジスト膜からなるレジストパターンを残す工程
と、 前記レジストパターンをエッチングマスクとし、前記基
板の表面層を部分的にエッチングし、レジストパターン
に対応した凸部を形成する工程と、 前記レジストパターンを除去する工程と、 前記凸部の上面を含む前記基板の表面上に、超伝導材料
からなる超伝導膜を堆積する工程と、 前記凸部の上面上に堆積した前記超伝導膜を除去する工
程とを有する超伝導／非超伝導／超伝導微細構造の製造
方法。 - 【請求項５】 前記レジストパターンを残す工程の後、
前記凸部を形成する工程の前に、さらに、前記レジスト
パターンを横方向から削り、微細化する工程を含む請求
項４に記載の超伝導／非超伝導／超伝導微細構造の製造
方法。 - 【請求項６】 誘電体材料からなる表面層を有する基板
上に第１のレジスト膜を形成する工程と、 前記第１のレジスト膜を部分的に露光し、現像して細線
状の開口を形成する工程と、 前記開口内を埋め込み、かつ前記第１のレジスト膜を覆
うように第２のレジスト膜を形成する工程であって、該
第２のレジスト膜に対して前記第１のレジスト膜を選択
的に除去可能なレジスト材料からなる第２のレジスト膜
を形成する工程と、 前記開口内にのみ前記第２のレジスト膜の一部を残し、
他の領域の前記第２のレジスト膜を除去する工程と、 前記開口内に残った第２のレジスト膜に対して前記第１
のレジスト膜を選択的に除去し、前記開口内に残った第
２のレジスト膜からなるレジストパターンを残す工程
と、 前記レジストパターンをエッチングマスクとし、前記基
板の表面層を部分的にエッチングし、レジストパターン
に対応した凸部を形成する工程と、 前記レジストパターンを除去する工程と、 前記凸部の側面上に、前記基板の表面層よりも小さい誘
電率の誘電体膜を形成する工程と、 前記基板の表面のうち前記凸部の両側の領域上に導電体
膜を形成する工程とを有する誘電体ベーストランジスタ
の作製方法。 - 【請求項７】 前記レジストパターンを残す工程の後、
前記凸部を形成する工程の前に、さらに、前記レジスト
パターンを横方向から削り、微細化する工程を含む請求
項６に記載の誘電体ベーストランジスタの作製方法。 - 【請求項８】 前記第１のレジスト膜を形成する工程の
前に、さらに、前記基板の表面上に、絶縁材料からなる
絶縁体膜を堆積する工程を含み、 前記凸部を形成する工程が、さらに、前記レジストパタ
ーンをエッチングマスクとして前記絶縁体膜を部分的に
エッチングする工程を含み、前記基板の誘電体材料から
なる表面層と前記絶縁体膜とが積み重なった前記凸部を
形成し、 前記導電体膜を形成する工程において、前記凸部の上面
上にも前記導電体膜を形成する請求項６または７に記載
の誘電体ベーストランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266398A JPH11112045A (ja) | 1997-09-30 | 1997-09-30 | 微細パターン形成方法及びそれを利用した電子装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266398A JPH11112045A (ja) | 1997-09-30 | 1997-09-30 | 微細パターン形成方法及びそれを利用した電子装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112045A true JPH11112045A (ja) | 1999-04-23 |
Family
ID=17430386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9266398A Withdrawn JPH11112045A (ja) | 1997-09-30 | 1997-09-30 | 微細パターン形成方法及びそれを利用した電子装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005539379A (ja) * | 2002-09-12 | 2005-12-22 | オリベッティ・アイ−ジェット・ソチエタ・ペル・アツィオーニ | 微細加工表面を選択的に覆うための方法 |
| WO2006121297A1 (en) * | 2005-05-12 | 2006-11-16 | Lg Chem, Ltd. | Method for forming high-resolution pattern and substrate having prepattern formed thereby |
| WO2006121298A1 (en) | 2005-05-12 | 2006-11-16 | Lg Chem, Ltd. | Method for forming high-resolution pattern with direct writing means |
-
1997
- 1997-09-30 JP JP9266398A patent/JPH11112045A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005539379A (ja) * | 2002-09-12 | 2005-12-22 | オリベッティ・アイ−ジェット・ソチエタ・ペル・アツィオーニ | 微細加工表面を選択的に覆うための方法 |
| WO2006121297A1 (en) * | 2005-05-12 | 2006-11-16 | Lg Chem, Ltd. | Method for forming high-resolution pattern and substrate having prepattern formed thereby |
| WO2006121298A1 (en) | 2005-05-12 | 2006-11-16 | Lg Chem, Ltd. | Method for forming high-resolution pattern with direct writing means |
| KR100809842B1 (ko) | 2005-05-12 | 2008-03-04 | 주식회사 엘지화학 | 고해상도 패턴형성방법 및 상기 방법에 따라 프리패턴이형성된 기판 |
| GB2443342A (en) * | 2005-05-12 | 2008-04-30 | Lg Chemical Ltd | Method for forming high-resolution pattern and substrate having prepattern formed thereby |
| KR100833017B1 (ko) | 2005-05-12 | 2008-05-27 | 주식회사 엘지화학 | 직접 패턴법을 이용한 고해상도 패턴형성방법 |
| JP2008544478A (ja) * | 2005-05-12 | 2008-12-04 | エルジー・ケム・リミテッド | 高解像度パターン形成方法及び前記方法によりプレパターンが形成された基板 |
| US7462570B2 (en) | 2005-05-12 | 2008-12-09 | Lg Chem, Ltd. | Method for forming high-resolution pattern and substrate having prepattern formed thereby |
| US7510951B2 (en) | 2005-05-12 | 2009-03-31 | Lg Chem, Ltd. | Method for forming high-resolution pattern with direct writing means |
| GB2443342B (en) * | 2005-05-12 | 2011-07-13 | Lg Chemical Ltd | Method for forming high-resolution pattern and substrate having prepattern formed thereby |
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