JPH11109418A - 液晶表示装置用薄膜トランジスタアレイおよびその製造方法 - Google Patents
液晶表示装置用薄膜トランジスタアレイおよびその製造方法Info
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- JPH11109418A JPH11109418A JP27550797A JP27550797A JPH11109418A JP H11109418 A JPH11109418 A JP H11109418A JP 27550797 A JP27550797 A JP 27550797A JP 27550797 A JP27550797 A JP 27550797A JP H11109418 A JPH11109418 A JP H11109418A
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Abstract
(57)【要約】
【課題】 パターニング工程数を増やすことなく、ゲー
トバスラインとドレインバスラインとの交差上の段差に
よるドレインバスラインの断線を抑制し、液晶表示装置
として致命的なライン欠陥不良を防止した液晶表示装置
用薄膜トランジスタアレイを提供する。 【解決手段】 液晶表示装置用薄膜トランジスタアレイ
のゲートバスラインとドレインバスラインとの交差部を
含む領域において、ドレインバスライン上に積層された
絶縁膜に、ドレインバスラインと電気的に接続するため
のコンタクトホールを開口し、前記絶縁膜上に前記コン
タクトホールを覆うように画素電極と同層の透明導電膜
からなる配線冗長膜を設けた。
トバスラインとドレインバスラインとの交差上の段差に
よるドレインバスラインの断線を抑制し、液晶表示装置
として致命的なライン欠陥不良を防止した液晶表示装置
用薄膜トランジスタアレイを提供する。 【解決手段】 液晶表示装置用薄膜トランジスタアレイ
のゲートバスラインとドレインバスラインとの交差部を
含む領域において、ドレインバスライン上に積層された
絶縁膜に、ドレインバスラインと電気的に接続するため
のコンタクトホールを開口し、前記絶縁膜上に前記コン
タクトホールを覆うように画素電極と同層の透明導電膜
からなる配線冗長膜を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置用薄膜
トランジスタアレイおよびその製造方法に関し、特にバ
スラインの断線を防止でき、かつ従来の製造工程数を増
加させずに製造可能なアクティブマトリクス型液晶表示
装置用薄膜トランジスタアレイの構造およびその製造方
法に関する。
トランジスタアレイおよびその製造方法に関し、特にバ
スラインの断線を防止でき、かつ従来の製造工程数を増
加させずに製造可能なアクティブマトリクス型液晶表示
装置用薄膜トランジスタアレイの構造およびその製造方
法に関する。
【０００２】
【従来技術】今日、社会の情報化が急速に進んでいる中
で、コンピュータや種々の情報端末から人間へのインタ
ーフェースとしてＣＲＴ(Cathode Ray Tube)に代わる薄
型のフラットディスプレイが、マルチメディアの市場を
広げるための重要なデバイスとなっている。フラットデ
ィスプレイとしては、液晶表示装置、プラズマディスプ
レイなどが有力である。特に、液晶表示装置はノートブ
ック型パーソナルコンピュータおよび小型情報端末の流
行とともに大きく市場を広げている。液晶表示装置の中
で、アクティブマトリクス型液晶表示装置は、ＳＴＮ型
などの単純マトリクス型液晶表示装置に比べて、クロス
トークがないので画面全体のコントラストがはっきりし
ていて表示品位に優れている。このため、アクティブマ
トリクス型液晶表示装置は、小型パーソナルコンピュー
タのディスプレイだけでなく、ビデオのビューファイン
ダ、プロジェクタ、薄型テレビジョンとしても注目され
ている。
で、コンピュータや種々の情報端末から人間へのインタ
ーフェースとしてＣＲＴ(Cathode Ray Tube)に代わる薄
型のフラットディスプレイが、マルチメディアの市場を
広げるための重要なデバイスとなっている。フラットデ
ィスプレイとしては、液晶表示装置、プラズマディスプ
レイなどが有力である。特に、液晶表示装置はノートブ
ック型パーソナルコンピュータおよび小型情報端末の流
行とともに大きく市場を広げている。液晶表示装置の中
で、アクティブマトリクス型液晶表示装置は、ＳＴＮ型
などの単純マトリクス型液晶表示装置に比べて、クロス
トークがないので画面全体のコントラストがはっきりし
ていて表示品位に優れている。このため、アクティブマ
トリクス型液晶表示装置は、小型パーソナルコンピュー
タのディスプレイだけでなく、ビデオのビューファイン
ダ、プロジェクタ、薄型テレビジョンとしても注目され
ている。
【０００３】液晶表示装置は、表面に配向処理を行った
二枚の電極で液晶材料を挟み込み、これらの電極に電圧
を印加して液晶に電界を与え、この電界により液晶分子
の向きを制御して光の偏向方向を変調することにより光
のオン、オフを制御するものである。この液晶材料とし
ては、ＴＮ（ねじれたネマティック）液晶がよく使われ
ている。
二枚の電極で液晶材料を挟み込み、これらの電極に電圧
を印加して液晶に電界を与え、この電界により液晶分子
の向きを制御して光の偏向方向を変調することにより光
のオン、オフを制御するものである。この液晶材料とし
ては、ＴＮ（ねじれたネマティック）液晶がよく使われ
ている。
【０００４】近年のアクティブマトリクス型液晶表示装
置は、二枚の電極間に電界を印加しないときは、光を透
過させ白表示にし、電界を印加するときは、光が透過し
ないようにして黒表示とするノーマリーホワイトモード
が大半である。また、液晶を駆動するための素子として
は、応答速度が早く、表示品位において優れている薄膜
トランジスタ（以下ＴＦＴと称す）が一般的に使用され
ている。
置は、二枚の電極間に電界を印加しないときは、光を透
過させ白表示にし、電界を印加するときは、光が透過し
ないようにして黒表示とするノーマリーホワイトモード
が大半である。また、液晶を駆動するための素子として
は、応答速度が早く、表示品位において優れている薄膜
トランジスタ（以下ＴＦＴと称す）が一般的に使用され
ている。
【０００５】以下、図１１および図１２を用いて従来よ
り用いられているアクティブマトリクス型液晶表示装置
の構成の概略を説明する。
り用いられているアクティブマトリクス型液晶表示装置
の構成の概略を説明する。
【０００６】図１１は従来のアクティブマトリクス型液
晶表示装置のＴＦＴアレイの基本構成を示しており、Ｔ
ＦＴ基板（図示せず）上にゲートバスライン（走査線）
Ａ１、Ａ２、・・・・Ａｍと、ドレインバスライン（信
号線）Ｓ１、Ｓ２、・・・・Ｓｎとがマトリクス状に配
置されている。そして、このゲートバスラインとドレイ
ンバスラインの各交点の位置にＴＦＴ Ｃ１１、Ｃ１
２、・・・・Ｃｍｎが設けられている。図１２は図１１
に示したアクティブマトリクス型液晶表示装置のＴＦＴ
アレイの一画素分の等価回路を示している。図１２に示
すように、各ＴＦＴ Ｃｍｎのゲートはゲートバスライ
ンＡｍに接続され、各ＴＦＴ Ｃｍｎのドレインはドレ
インバスラインＳｎに接続されている。また、各ＴＦＴ
の第３の電極であるソースは画素電極１１６に接続され
ている。各ＴＦＴがゲートバスラインおよびドレインバ
スラインにより選択されて表示画素に画像信号電圧が書
き込まれ、所望の画像表示が実現される。
晶表示装置のＴＦＴアレイの基本構成を示しており、Ｔ
ＦＴ基板（図示せず）上にゲートバスライン（走査線）
Ａ１、Ａ２、・・・・Ａｍと、ドレインバスライン（信
号線）Ｓ１、Ｓ２、・・・・Ｓｎとがマトリクス状に配
置されている。そして、このゲートバスラインとドレイ
ンバスラインの各交点の位置にＴＦＴ Ｃ１１、Ｃ１
２、・・・・Ｃｍｎが設けられている。図１２は図１１
に示したアクティブマトリクス型液晶表示装置のＴＦＴ
アレイの一画素分の等価回路を示している。図１２に示
すように、各ＴＦＴ Ｃｍｎのゲートはゲートバスライ
ンＡｍに接続され、各ＴＦＴ Ｃｍｎのドレインはドレ
インバスラインＳｎに接続されている。また、各ＴＦＴ
の第３の電極であるソースは画素電極１１６に接続され
ている。各ＴＦＴがゲートバスラインおよびドレインバ
スラインにより選択されて表示画素に画像信号電圧が書
き込まれ、所望の画像表示が実現される。
【０００７】次に、一般的なアクティブマトリクス型Ｔ
ＦＴアレイの構造の一例として、特公平４−５２９２５
号公報に開示されている構造およびその製造方法を図５
および図６を用いて説明する。図５はこの従来のＴＦＴ
アレイ内の一素子の電極および配線の配置状態を示す平
面図であり、図６（イ−ａ）〜（イ−ｆ）および図６
（ロ−ａ）〜（ロ−ｆ）はそれぞれ図５に示すＡ−Ａ線
およびＢ−Ｂ線断面の製造工程を工程順に示した図であ
る。
ＦＴアレイの構造の一例として、特公平４−５２９２５
号公報に開示されている構造およびその製造方法を図５
および図６を用いて説明する。図５はこの従来のＴＦＴ
アレイ内の一素子の電極および配線の配置状態を示す平
面図であり、図６（イ−ａ）〜（イ−ｆ）および図６
（ロ−ａ）〜（ロ−ｆ）はそれぞれ図５に示すＡ−Ａ線
およびＢ−Ｂ線断面の製造工程を工程順に示した図であ
る。
【０００８】図５および図６を用いてこの従来のＴＦＴ
アレイの製造工程を説明する。まず図６（イ−ａ）、
（ロ−ａ）に示すように、ガラスのような透明絶縁基板
１００上にＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜からなる
ゲートバスライン１０１およびゲート電極１０２を所定
の形状にパターニングする。次に、その上に図６（イ−
ｂ）、（ロ−ｂ）に示すように、シリコン酸化膜、シリ
コン窒化膜等の材料からなる絶縁層ａ（ゲート酸化膜）
１０３を形成する。さらに、その上に真性半導体非晶質
シリコン（以下「ａ−Ｓｉ（Ｉ）」と称する）からなる
チャネル層１０４、ｎ型半導体非晶質シリコン（以下
「ａ−Ｓｉ（ｎ+ ）」と称する）からなるコンタクト層
１０５を順次形成する。次に図６（イ−ｃ）に示すよう
に、チャネル層１０４とコンタクト層１０５をパターニ
ングする。その後、外部の駆動回路からゲートバスライ
ン１０１と後に形成するドレインバスライン１０６に信
号を入力するために外部駆動回路を実装する周辺端子部
（図示せず）のＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜表面
上の絶縁層ａ１０３をパターニングにより除去する（図
示せず）。次に、図６（イ−ｄ）に示すように、ＩＴＯ
等の透明導電材料により画素電極１１０を所定の形状に
パターニングする。さらにその上に、図６（イ−ｅ）、
（ロ−ｅ）に示すように、ドレインバスライン１０６と
ドレイン電極１０７およびソース電極１０８を、ゲート
バスライン１０１およびゲート電極１０２と同様にＣ
ｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜にて所定の形状にパタ
ーニングする。このとき、ソース電極１０８は画素電極
１１０に電気的に接続されるように形成する。さらに、
ドレイン電極１０７とソース電極１０８を分割するため
にチャネル層１０４上の不要なコンタクト層１０５をエ
ッチング除去する。
アレイの製造工程を説明する。まず図６（イ−ａ）、
（ロ−ａ）に示すように、ガラスのような透明絶縁基板
１００上にＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜からなる
ゲートバスライン１０１およびゲート電極１０２を所定
の形状にパターニングする。次に、その上に図６（イ−
ｂ）、（ロ−ｂ）に示すように、シリコン酸化膜、シリ
コン窒化膜等の材料からなる絶縁層ａ（ゲート酸化膜）
１０３を形成する。さらに、その上に真性半導体非晶質
シリコン（以下「ａ−Ｓｉ（Ｉ）」と称する）からなる
チャネル層１０４、ｎ型半導体非晶質シリコン（以下
「ａ−Ｓｉ（ｎ+ ）」と称する）からなるコンタクト層
１０５を順次形成する。次に図６（イ−ｃ）に示すよう
に、チャネル層１０４とコンタクト層１０５をパターニ
ングする。その後、外部の駆動回路からゲートバスライ
ン１０１と後に形成するドレインバスライン１０６に信
号を入力するために外部駆動回路を実装する周辺端子部
（図示せず）のＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜表面
上の絶縁層ａ１０３をパターニングにより除去する（図
示せず）。次に、図６（イ−ｄ）に示すように、ＩＴＯ
等の透明導電材料により画素電極１１０を所定の形状に
パターニングする。さらにその上に、図６（イ−ｅ）、
（ロ−ｅ）に示すように、ドレインバスライン１０６と
ドレイン電極１０７およびソース電極１０８を、ゲート
バスライン１０１およびゲート電極１０２と同様にＣ
ｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜にて所定の形状にパタ
ーニングする。このとき、ソース電極１０８は画素電極
１１０に電気的に接続されるように形成する。さらに、
ドレイン電極１０７とソース電極１０８を分割するため
にチャネル層１０４上の不要なコンタクト層１０５をエ
ッチング除去する。
【０００９】その後、図６（イ−ｆ）、（ロ−ｆ）に示
すように、シリコン窒化膜等の材料からなる絶縁層ｂ
（層間絶縁膜）１０９を形成し、外部の駆動回路からゲ
ートバスライン１０１とドレインバスライン１０６に信
号を入力するために外部駆動回路を実装する周辺端子部
等（図示せず）のＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜表
面上の絶縁層ｂ１０９をパターニングにより除去してＴ
ＦＴアレイ基板となる。このとき、ゲートバスライン１
０１とドレインバスライン１０６は、絶縁層ａ１０３に
よりそれぞれ絶縁されている。
すように、シリコン窒化膜等の材料からなる絶縁層ｂ
（層間絶縁膜）１０９を形成し、外部の駆動回路からゲ
ートバスライン１０１とドレインバスライン１０６に信
号を入力するために外部駆動回路を実装する周辺端子部
等（図示せず）のＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜表
面上の絶縁層ｂ１０９をパターニングにより除去してＴ
ＦＴアレイ基板となる。このとき、ゲートバスライン１
０１とドレインバスライン１０６は、絶縁層ａ１０３に
よりそれぞれ絶縁されている。
【００１０】以上のようにして得られた従来のＴＦＴア
レイ基板では、ドレインバスライン１０６と画素電極１
１０が同層上に形成されるため、ドレインバスライン１
０６と画素電極１１０とを短絡防止のため近づけること
ができず、開口率（液晶表示装置の表示面積に対する光
が透過する面積の割合）を高くすることができないとい
う問題があった。さらに、金属異物またはドレインバス
ライン１０６や画素電極１１０のパターニング時のパタ
ーン残りによりドレインバスライン１０６と画素電極１
１０が短絡し点欠陥不良となる問題があった。
レイ基板では、ドレインバスライン１０６と画素電極１
１０が同層上に形成されるため、ドレインバスライン１
０６と画素電極１１０とを短絡防止のため近づけること
ができず、開口率（液晶表示装置の表示面積に対する光
が透過する面積の割合）を高くすることができないとい
う問題があった。さらに、金属異物またはドレインバス
ライン１０６や画素電極１１０のパターニング時のパタ
ーン残りによりドレインバスライン１０６と画素電極１
１０が短絡し点欠陥不良となる問題があった。
【００１１】なお、上記従来例では図示しなかったが、
ドレインバスライン１０６の断線対策として、画素電極
１１０形成時に画素電極１１０と同一材料で透明導電膜
をドレインバスライン１０６の下にパターニングしドレ
インバスライン１０６を２層配線とする従来例が良く知
られている。しかし、この従来例についてもドレインバ
スライン１０６と画素電極１１０が同層上にあるため、
開口率が高くできず点欠陥が発生しやすいという問題を
持っていた。
ドレインバスライン１０６の断線対策として、画素電極
１１０形成時に画素電極１１０と同一材料で透明導電膜
をドレインバスライン１０６の下にパターニングしドレ
インバスライン１０６を２層配線とする従来例が良く知
られている。しかし、この従来例についてもドレインバ
スライン１０６と画素電極１１０が同層上にあるため、
開口率が高くできず点欠陥が発生しやすいという問題を
持っていた。
【００１２】この図５および図６を用いて説明した従来
例の問題を改善するためのアクティブマトリクス型ＴＦ
Ｔアレイの構造の一例が特開平６−１３０４１６号公報
に開示されている。特開平６−１３０４１６号公報で開
示されている構造は、蓄積容量電極が独立形成される構
造で示されているが、後述する本発明の説明では蓄積容
量電極をゲートバスライン１０１上に形成する構造とし
て説明しているので、以下、説明を統一するために、特
開平６−１３０４１６号公報で開示されている構造の図
面を若干変更した上、図７および図８を用いてこの従来
例の構造およびその製造方法を説明する。図７はこの従
来のＴＦＴアレイ内の一素子の電極および配線の配置状
態を示す平面図であり、図８（イ−ａ）〜（イ−ｆ）お
よび図８（ロ−ａ）〜（ロ−ｆ）はそれぞれ図７に示す
Ａ−Ａ線およびＢ−Ｂ線断面の製造工程を工程順に示し
た図である。
例の問題を改善するためのアクティブマトリクス型ＴＦ
Ｔアレイの構造の一例が特開平６−１３０４１６号公報
に開示されている。特開平６−１３０４１６号公報で開
示されている構造は、蓄積容量電極が独立形成される構
造で示されているが、後述する本発明の説明では蓄積容
量電極をゲートバスライン１０１上に形成する構造とし
て説明しているので、以下、説明を統一するために、特
開平６−１３０４１６号公報で開示されている構造の図
面を若干変更した上、図７および図８を用いてこの従来
例の構造およびその製造方法を説明する。図７はこの従
来のＴＦＴアレイ内の一素子の電極および配線の配置状
態を示す平面図であり、図８（イ−ａ）〜（イ−ｆ）お
よび図８（ロ−ａ）〜（ロ−ｆ）はそれぞれ図７に示す
Ａ−Ａ線およびＢ−Ｂ線断面の製造工程を工程順に示し
た図である。
【００１３】図７および図８に示す従来のＴＦＴアレイ
は、外部の駆動回路からゲートバスライン１０１と後に
形成するドレインバスライン１０６に信号を入力するた
めに外部駆動回路を実装する周辺端子部（図示せず）の
Ｃｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜表面上の絶縁層ａ１
０３をパターニングにより除去する（図示せず）を形成
する工程まで、すなわち図８（イ−ｃ）、（ロ−ｃ）ま
では、図５および図６を用いて説明した工程と同様であ
るので、説明を省略する。
は、外部の駆動回路からゲートバスライン１０１と後に
形成するドレインバスライン１０６に信号を入力するた
めに外部駆動回路を実装する周辺端子部（図示せず）の
Ｃｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜表面上の絶縁層ａ１
０３をパターニングにより除去する（図示せず）を形成
する工程まで、すなわち図８（イ−ｃ）、（ロ−ｃ）ま
では、図５および図６を用いて説明した工程と同様であ
るので、説明を省略する。
【００１４】次に、図８（イ−ｄ）、（ロ−ｄ）に示す
ように、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜を膜厚１０
０〜３００ｎｍにスパッタ成膜し、その後所定の形状に
パターニングしてドレインバスライン１０６とドレイン
電極１０７およびソース電極１０８を形成する。さら
に、コンタクト層１０５をドレイン電極１０７側とソー
ス電極１０８側に分割するためにチャネル層１０４上の
不要なコンタクト層１０５をエッチング除去する。
ように、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ等の金属膜を膜厚１０
０〜３００ｎｍにスパッタ成膜し、その後所定の形状に
パターニングしてドレインバスライン１０６とドレイン
電極１０７およびソース電極１０８を形成する。さら
に、コンタクト層１０５をドレイン電極１０７側とソー
ス電極１０８側に分割するためにチャネル層１０４上の
不要なコンタクト層１０５をエッチング除去する。
【００１５】その後、図８（イ−ｅ），（ロ−ｅ）に示
すように、ドレインバスライン１０６と後に形成する画
素電極１１０とを分離するための絶縁層ｂ（層間絶縁
膜）１０９を形成するためシランとアンモニアガスを主
成分とするプラズマＣＶＤ法によりシリコン窒化膜を膜
厚１００〜４００ｎｍで成膜し、その後、ソース電極１
０６と画素電極１１０とを電気的に接続するためのコン
タクトホールａ１１３を所定の形状にパターニングす
る。次に、図８（イ−ｆ）に示すように、ＩＴＯ等の透
明導電材料をスパッタ成膜し、所定の形状にパターニン
グした後、エッチング加工し画素電極１１０を形成しＴ
ＦＴアレイ基板とする。このとき、ゲートバスライン１
０１、ドレインバスライン１０６および画素電極１１０
は、絶縁層ａ１０３、絶縁層ｂ１０９によりそれぞれ絶
縁されている。
すように、ドレインバスライン１０６と後に形成する画
素電極１１０とを分離するための絶縁層ｂ（層間絶縁
膜）１０９を形成するためシランとアンモニアガスを主
成分とするプラズマＣＶＤ法によりシリコン窒化膜を膜
厚１００〜４００ｎｍで成膜し、その後、ソース電極１
０６と画素電極１１０とを電気的に接続するためのコン
タクトホールａ１１３を所定の形状にパターニングす
る。次に、図８（イ−ｆ）に示すように、ＩＴＯ等の透
明導電材料をスパッタ成膜し、所定の形状にパターニン
グした後、エッチング加工し画素電極１１０を形成しＴ
ＦＴアレイ基板とする。このとき、ゲートバスライン１
０１、ドレインバスライン１０６および画素電極１１０
は、絶縁層ａ１０３、絶縁層ｂ１０９によりそれぞれ絶
縁されている。
【００１６】以上のようにして得られたＴＦＴアレイ基
板は、図５および図６で示した従来例に比べ、画素電極
１１０をドレインバスライン１０６上まで広げることが
可能なため、開口率が向上する点と、ドレインバスライ
ン１０６と画素電極１１０が絶縁層ｂ１０９により分離
されるためにドレインバスライン１０６と画素電極１１
０との短絡による点欠陥不良が改善される点で優れてい
る。しかし、図７および図８で示す従来例では、ドレイ
ンバスライン１０６が単層構造のためドレインバスライ
ン１０６の断線が発生しやすいという問題を有してい
る。ゲートバスライン１０１とドレインバスライン１０
６との交差部のドレインバスライン１０６は単層になっ
ているため、ドレインバスライン１０６をエッチング加
工するとき硝酸第二セリウムアンモニウム等の溶液が段
差部から染み込みＣｒ等の金属パタ−ンをエッチングし
たり、ドレインバスライン１０６が段差によりクラック
を起こしてしまい、液晶表示装置としては致命的なライ
ン欠陥不良となる。
板は、図５および図６で示した従来例に比べ、画素電極
１１０をドレインバスライン１０６上まで広げることが
可能なため、開口率が向上する点と、ドレインバスライ
ン１０６と画素電極１１０が絶縁層ｂ１０９により分離
されるためにドレインバスライン１０６と画素電極１１
０との短絡による点欠陥不良が改善される点で優れてい
る。しかし、図７および図８で示す従来例では、ドレイ
ンバスライン１０６が単層構造のためドレインバスライ
ン１０６の断線が発生しやすいという問題を有してい
る。ゲートバスライン１０１とドレインバスライン１０
６との交差部のドレインバスライン１０６は単層になっ
ているため、ドレインバスライン１０６をエッチング加
工するとき硝酸第二セリウムアンモニウム等の溶液が段
差部から染み込みＣｒ等の金属パタ−ンをエッチングし
たり、ドレインバスライン１０６が段差によりクラック
を起こしてしまい、液晶表示装置としては致命的なライ
ン欠陥不良となる。
【００１７】この図７および図８を用いて説明した従来
例の問題点であるドレインライン欠陥についての対策の
一例として、特開平１−１０５５７５号に開示されてい
るＴＦＴアレイの構造がある。そこで、次に、この一般
的なアクティブマトリクス型ＴＦＴアレイの構造の一例
として、特開平１−１０５５７５号に開示されている構
造およびその製造方法を図９および図１０を用いて説明
する。図９はこの従来のＴＦＴアレイ内の一素子の電極
および配線の配置状態を示す平面図であり、図１０（イ
−ａ）〜（イ−ｇ）および図１０（ロ−ａ）〜（ロ−
ｇ）はそれぞれ図９に示すＡ−Ａ線およびＢ−Ｂ線断面
の製造工程を工程順に示した図である。
例の問題点であるドレインライン欠陥についての対策の
一例として、特開平１−１０５５７５号に開示されてい
るＴＦＴアレイの構造がある。そこで、次に、この一般
的なアクティブマトリクス型ＴＦＴアレイの構造の一例
として、特開平１−１０５５７５号に開示されている構
造およびその製造方法を図９および図１０を用いて説明
する。図９はこの従来のＴＦＴアレイ内の一素子の電極
および配線の配置状態を示す平面図であり、図１０（イ
−ａ）〜（イ−ｇ）および図１０（ロ−ａ）〜（ロ−
ｇ）はそれぞれ図９に示すＡ−Ａ線およびＢ−Ｂ線断面
の製造工程を工程順に示した図である。
【００１８】図９および図１０を用いてこの従来のＴＦ
Ｔアレイの製造工程を説明する。まず図１０（イ−
ａ）、（ロ−ａ）に示すように、ガラスのような透明絶
縁基板１００上にＴｉ層からなるゲートバスライン１０
１およびゲート電極１０２を形成する。次に、その上に
図１０（イ−ｂ）、（ロ−ｂ）に示すように、シリコン
窒化膜の材料からなる絶縁層ａ１０３を形成する。さら
に、図１０（イ−ｃ）、（ロ−ｃ）に示すように、その
上に真性半導体非晶質シリコン（以下「ａ−Ｓｉ
（Ｉ）」と称する）からなるチャネル層１０４、保護膜
であるシリコン酸化膜（図示せず）、密着層（図示せ
ず）を化学気相成長（Ｐ−ＣＶＤ）法により形成し、次
いで、自己整合型トランジスタを形成するためのレジス
トパターンを形成し、これをマスクとしてチャネル層１
０４とシリコン酸化膜層をエッチングする。
Ｔアレイの製造工程を説明する。まず図１０（イ−
ａ）、（ロ−ａ）に示すように、ガラスのような透明絶
縁基板１００上にＴｉ層からなるゲートバスライン１０
１およびゲート電極１０２を形成する。次に、その上に
図１０（イ−ｂ）、（ロ−ｂ）に示すように、シリコン
窒化膜の材料からなる絶縁層ａ１０３を形成する。さら
に、図１０（イ−ｃ）、（ロ−ｃ）に示すように、その
上に真性半導体非晶質シリコン（以下「ａ−Ｓｉ
（Ｉ）」と称する）からなるチャネル層１０４、保護膜
であるシリコン酸化膜（図示せず）、密着層（図示せ
ず）を化学気相成長（Ｐ−ＣＶＤ）法により形成し、次
いで、自己整合型トランジスタを形成するためのレジス
トパターンを形成し、これをマスクとしてチャネル層１
０４とシリコン酸化膜層をエッチングする。
【００１９】その後、図１０（イ−ｄ）、（ロ−ｄ）に
示すように、ａ−Ｓｉ（ｎ+ ）からなるコンタクト層１
０５、ドレイン電極およびソース電極を形成するための
金属膜であるＴｉ層およびＡｌ層を形成し、次いで、ド
レイン電極１０７、ソース電極１０８を形成するための
パターンを有するレジスト膜を形成し、これをマスクと
して上記Ａｌ層、Ｔｉ層、コンタクト層１０５をエッチ
ング加工する。次いで、図１０（イ−ｅ）、（ロ−ｅ）
に示すように、上記レジストを除去した後、層間絶縁膜
ｂ１０９のポリイミドを形成し、その上にドレイン電極
１０７およびソース電極１０８のコンタクトホールｂ１
１４が露出するパターンのレジスト膜を形成し、これを
マスクとしてガスプラズマエッチングを行い、層間絶縁
膜ｂ１０９のパターニングを行う。
示すように、ａ−Ｓｉ（ｎ+ ）からなるコンタクト層１
０５、ドレイン電極およびソース電極を形成するための
金属膜であるＴｉ層およびＡｌ層を形成し、次いで、ド
レイン電極１０７、ソース電極１０８を形成するための
パターンを有するレジスト膜を形成し、これをマスクと
して上記Ａｌ層、Ｔｉ層、コンタクト層１０５をエッチ
ング加工する。次いで、図１０（イ−ｅ）、（ロ−ｅ）
に示すように、上記レジストを除去した後、層間絶縁膜
ｂ１０９のポリイミドを形成し、その上にドレイン電極
１０７およびソース電極１０８のコンタクトホールｂ１
１４が露出するパターンのレジスト膜を形成し、これを
マスクとしてガスプラズマエッチングを行い、層間絶縁
膜ｂ１０９のパターニングを行う。
【００２０】次いで、図１０（イ−ｆ）、（ロ−ｆ）に
示すように、透明導電材料であるＩＴＯ層を形成し、リ
フトオフ法によりこのＩＴＯ層の不要部を除去して、画
素電極１１０およびドレイン電極１０７間を橋絡するＩ
ＴＯ層１１２を形成する。その後、図１０（イ−ｇ）、
（ロ−ｇ）に示すように、その上にＣｒ層とＡｌ層を形
成して、ドレインバスライン１０６を構成する金属層を
形成し、パターニングを行う。その結果、ドレインバス
ライン１０６がゲートバスライン１０１と交差する箇所
以外では、ドレインバスライン１０６とドレイン電極１
０７とで、あるいはゲートバスラインと交差する箇所で
はＩＴＯ層１１２とで、全域にわたりドレインバスライ
ンが二層構造となる。
示すように、透明導電材料であるＩＴＯ層を形成し、リ
フトオフ法によりこのＩＴＯ層の不要部を除去して、画
素電極１１０およびドレイン電極１０７間を橋絡するＩ
ＴＯ層１１２を形成する。その後、図１０（イ−ｇ）、
（ロ−ｇ）に示すように、その上にＣｒ層とＡｌ層を形
成して、ドレインバスライン１０６を構成する金属層を
形成し、パターニングを行う。その結果、ドレインバス
ライン１０６がゲートバスライン１０１と交差する箇所
以外では、ドレインバスライン１０６とドレイン電極１
０７とで、あるいはゲートバスラインと交差する箇所で
はＩＴＯ層１１２とで、全域にわたりドレインバスライ
ンが二層構造となる。
【００２１】しかし、この従来例では、ドレイン電極１
０７用とドレインバスライン１０６用と２回の金属成膜
とパターニングが必要であり工程が煩雑になるという問
題や、コンタクトホールｂ１１４を介してドレインバス
ライン１０６とドレイン電極１０７とが電気的に接続さ
れるため、ドレインバスライン１０６とドレイン電極１
０７の接続界面の接続抵抗が製造工程のばらつきにより
大きくなったときにＴＦＴが正常動作しなくなり、点欠
陥等の不良が増加するという問題がある。また、さらに
ドレインバスライン１０６と画素電極１１０が同層上に
形成されるため開口率を高くすることができないという
問題と、点欠陥不良が発生しやすいという問題を依然有
している。
０７用とドレインバスライン１０６用と２回の金属成膜
とパターニングが必要であり工程が煩雑になるという問
題や、コンタクトホールｂ１１４を介してドレインバス
ライン１０６とドレイン電極１０７とが電気的に接続さ
れるため、ドレインバスライン１０６とドレイン電極１
０７の接続界面の接続抵抗が製造工程のばらつきにより
大きくなったときにＴＦＴが正常動作しなくなり、点欠
陥等の不良が増加するという問題がある。また、さらに
ドレインバスライン１０６と画素電極１１０が同層上に
形成されるため開口率を高くすることができないという
問題と、点欠陥不良が発生しやすいという問題を依然有
している。
【００２２】
【発明が解決しようとする課題】図５および図６で示し
た特公平４−５２９２５号のＴＦＴ構造は、ドレインバ
スライン１０６と画素電極１１０が同層上に形成される
ためドレインバスライン１０６と画素電極１１０を近づ
けることができず、開口率を高くすることができないと
いう問題と、金属異物またはドレインバスライン１０６
や画素電極１１０のパターニング時のパターン残りによ
りドレインバスライン１０６と画素電極１１０が短絡し
点欠陥不良となる問題がある。また、特公平４−５２９
２５号の問題点を解決するために図７および図８で示し
た特開平６−１３０４１６号のＴＦＴ構造は、ドレイン
バスライン１０６が単層構造のため、ゲートバスライン
１０１とドレインバスライン１０６の交差部のドレイン
バスライン１０６をエッチング加工するとき硝酸第二セ
リウムアンモニウム等の溶液が段差部から染み込みＣｒ
等の金属パターンをエッチングしたり、ドレインバスラ
イン１０６が段差によりクラックを起こしてしまい、液
晶表示装置としては致命的なライン欠陥不良となる問題
を有している。さらに上記の２つの従来例の問題点を解
決するための図９および図１０で示した特開平１−１０
５５７５号のＴＦＴ構造も、ドレイン電極１０７用とド
レインバスライン１０６用と２回の金属成膜とパターニ
ングが必要であり工程が煩雑になるという問題、コンタ
クトホールｂ１１４を介しドレインバスライン１０６と
ドレイン電極１０７が電気的に接続されるため、ドレイ
ンバスライン１０６とドレイン電極１０７の接続界面の
接続抵抗が製造工程のばらつきにより大きくなったとき
にＴＦＴが正常動作しなくなり点欠陥等の不良が増加す
るという問題がある。さらに、特公平４−５２９２５号
と同様にドレインバスライン１０６と画素電極１１０が
同層上に形成されるため開口率を高くすることができな
いという問題と、点欠陥不良が発生しやすいという問題
を依然有している。
た特公平４−５２９２５号のＴＦＴ構造は、ドレインバ
スライン１０６と画素電極１１０が同層上に形成される
ためドレインバスライン１０６と画素電極１１０を近づ
けることができず、開口率を高くすることができないと
いう問題と、金属異物またはドレインバスライン１０６
や画素電極１１０のパターニング時のパターン残りによ
りドレインバスライン１０６と画素電極１１０が短絡し
点欠陥不良となる問題がある。また、特公平４−５２９
２５号の問題点を解決するために図７および図８で示し
た特開平６−１３０４１６号のＴＦＴ構造は、ドレイン
バスライン１０６が単層構造のため、ゲートバスライン
１０１とドレインバスライン１０６の交差部のドレイン
バスライン１０６をエッチング加工するとき硝酸第二セ
リウムアンモニウム等の溶液が段差部から染み込みＣｒ
等の金属パターンをエッチングしたり、ドレインバスラ
イン１０６が段差によりクラックを起こしてしまい、液
晶表示装置としては致命的なライン欠陥不良となる問題
を有している。さらに上記の２つの従来例の問題点を解
決するための図９および図１０で示した特開平１−１０
５５７５号のＴＦＴ構造も、ドレイン電極１０７用とド
レインバスライン１０６用と２回の金属成膜とパターニ
ングが必要であり工程が煩雑になるという問題、コンタ
クトホールｂ１１４を介しドレインバスライン１０６と
ドレイン電極１０７が電気的に接続されるため、ドレイ
ンバスライン１０６とドレイン電極１０７の接続界面の
接続抵抗が製造工程のばらつきにより大きくなったとき
にＴＦＴが正常動作しなくなり点欠陥等の不良が増加す
るという問題がある。さらに、特公平４−５２９２５号
と同様にドレインバスライン１０６と画素電極１１０が
同層上に形成されるため開口率を高くすることができな
いという問題と、点欠陥不良が発生しやすいという問題
を依然有している。
【００２３】本発明は上記した問題点にかんがみてなさ
れたものであり、その目的は、パターニング工程数を増
やすことなく、ゲートバスラインとドレインバスライン
との交差上の段差によるドレインバスラインの断線を抑
制し、液晶表示装置として致命的なライン欠陥不良を防
止した液晶表示装置用薄膜トランジスタアレイを提供す
ることにある。
れたものであり、その目的は、パターニング工程数を増
やすことなく、ゲートバスラインとドレインバスライン
との交差上の段差によるドレインバスラインの断線を抑
制し、液晶表示装置として致命的なライン欠陥不良を防
止した液晶表示装置用薄膜トランジスタアレイを提供す
ることにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明による液晶表示装置用薄膜トランジスタアレ
イは、透明絶縁基板上に平行に配列された複数のゲート
バスラインと、前記ゲートバスラインと直行して配列さ
れ、第１の絶縁膜により前記ゲートバスラインと電気的
に分離された複数のドレインバスラインと、前記ゲート
バスラインとドレインバスラインとの交点の近傍に配置
された薄膜トランジスタと、前記ゲートバスラインと前
記ドレインバスラインとで囲まれた領域に配置された透
明導電膜からなる画素電極とを有し、前記薄膜トランジ
スタは、前記透明絶縁基板上に形成され前記ゲートバス
ラインと電気的に接続するゲート電極と、前記第１の絶
縁膜およびチャネル層とコンタクト層を介して形成され
前記ドレインバスラインと電気的に接続するドレイン電
極と、前記第１の絶縁膜およびチャネル層とコンタクト
層を介して形成され前記画素電極と電気的に接続するソ
ース電極とで構成され、前記画素電極が第２の絶縁膜に
より前記ドレイン電極および前記ドレインバスラインと
電気的に分離された、液晶表示装置用薄膜トランジスタ
アレイにおいて、前記ゲートバスラインと前記ドレイン
バスラインとの交差部を含む領域の、前記ドレインバス
ライン上に積層された前記第２の絶縁膜に、前記ドレイ
ンバスラインと電気的に接続するためのコンタクトホー
ルを開口し、前記第２の絶縁膜上に前記コンタクトホー
ルを覆うように前記画素電極と同層の透明導電膜からな
る配線冗長膜を設けたことを特徴とする。
に、本発明による液晶表示装置用薄膜トランジスタアレ
イは、透明絶縁基板上に平行に配列された複数のゲート
バスラインと、前記ゲートバスラインと直行して配列さ
れ、第１の絶縁膜により前記ゲートバスラインと電気的
に分離された複数のドレインバスラインと、前記ゲート
バスラインとドレインバスラインとの交点の近傍に配置
された薄膜トランジスタと、前記ゲートバスラインと前
記ドレインバスラインとで囲まれた領域に配置された透
明導電膜からなる画素電極とを有し、前記薄膜トランジ
スタは、前記透明絶縁基板上に形成され前記ゲートバス
ラインと電気的に接続するゲート電極と、前記第１の絶
縁膜およびチャネル層とコンタクト層を介して形成され
前記ドレインバスラインと電気的に接続するドレイン電
極と、前記第１の絶縁膜およびチャネル層とコンタクト
層を介して形成され前記画素電極と電気的に接続するソ
ース電極とで構成され、前記画素電極が第２の絶縁膜に
より前記ドレイン電極および前記ドレインバスラインと
電気的に分離された、液晶表示装置用薄膜トランジスタ
アレイにおいて、前記ゲートバスラインと前記ドレイン
バスラインとの交差部を含む領域の、前記ドレインバス
ライン上に積層された前記第２の絶縁膜に、前記ドレイ
ンバスラインと電気的に接続するためのコンタクトホー
ルを開口し、前記第２の絶縁膜上に前記コンタクトホー
ルを覆うように前記画素電極と同層の透明導電膜からな
る配線冗長膜を設けたことを特徴とする。
【００２５】かかる構成により、ドレインバスラインの
断線が発生しやすいゲートバスラインとドレインバスラ
インとの交差部において、ドレインバスラインが配線冗
長膜との二層構造となるので、ドレインバスラインの断
線によるライン欠陥を防止することができる。
断線が発生しやすいゲートバスラインとドレインバスラ
インとの交差部において、ドレインバスラインが配線冗
長膜との二層構造となるので、ドレインバスラインの断
線によるライン欠陥を防止することができる。
【００２６】また、上記の液晶表示装置用薄膜トランジ
スタアレイにおいて、前記コンタクトホールを、前記ゲ
ートバスラインと前記ドレインバスラインとの交差部を
含む領域の、前記第２の絶縁膜の前記ゲートバスライン
の両側に対応する位置にそれぞれ開口すれば、液晶表示
装置の開口率の減少を極力抑えることができる。
スタアレイにおいて、前記コンタクトホールを、前記ゲ
ートバスラインと前記ドレインバスラインとの交差部を
含む領域の、前記第２の絶縁膜の前記ゲートバスライン
の両側に対応する位置にそれぞれ開口すれば、液晶表示
装置の開口率の減少を極力抑えることができる。
【００２７】また、前記コンタクトホールを、前記ゲー
トバスラインと前記ドレインバスラインとの交差部を含
む領域において、前記ゲートバスラインを跨ぐように前
記第２の絶縁膜に開口すれば、配線冗長膜の面積を小さ
くすることができ、画素電極との距離を十分確保できる
ので、画素電極と配線冗長膜との短絡による明点欠陥を
抑えることができる。さらに、ドレインバスラインとの
コンタクトが１回ですむため、冗長部の抵抗を下げるこ
とができる。
トバスラインと前記ドレインバスラインとの交差部を含
む領域において、前記ゲートバスラインを跨ぐように前
記第２の絶縁膜に開口すれば、配線冗長膜の面積を小さ
くすることができ、画素電極との距離を十分確保できる
ので、画素電極と配線冗長膜との短絡による明点欠陥を
抑えることができる。さらに、ドレインバスラインとの
コンタクトが１回ですむため、冗長部の抵抗を下げるこ
とができる。
【００２８】さらに、本発明による液晶表示装置用薄膜
トランジスタアレイの製造方法は、透明絶縁基板上にゲ
ートバスラインとゲート電極とをパターニングした後、
第１の絶縁膜と真性半導体非晶質シリコンからなるチャ
ネル層とｎ型半導体非晶質シリコン層からなるコンタク
ト層とを順次形成し、前記チャネル層と前記コンタクト
層を島状にパターニングする工程と、前記ゲートバスラ
インと前記ゲート電極を形成している第１の金属膜と後
に形成する第２の金属膜とを導通するためのスルーホー
ルを第１の絶縁膜に形成した後にドレインバスラインと
ドレイン電極とソース電極を形成する工程と、前記ドレ
インバスラインおよび前記ドレイン電極と後に形成する
画素電極とを電気的に分離する第２の絶縁膜を形成する
工程と、前記ソース電極と前記画素電極を導通させるた
めのコンタクトホールを前記第２の絶縁膜に形成した後
に透明導電膜からなる画素電極を形成する工程とを有す
る液晶表示装置用薄膜トランジスタアレイの製造方法に
おいて、前記ソース電極と前記画素電極を導通させるた
めのコンタクトホールを形成するパターニング工程と同
一の工程において、前記ゲートバスラインと前記ドレイ
ンバスラインとが前記第１の絶縁膜を挟んで交差する領
域の前記ドレインバスライン上の前記第２の絶縁膜にコ
ンタクトホールを形成し、前記画素電極を形成するパタ
ーニング工程と同一の工程において、前記第２の絶縁膜
に形成したコンタクトホールを覆う透明導電膜を形成す
ることを特徴とする。このような方法によれば、配線冗
長膜とコンタクトホールを設けるための新たな工程を追
加する必要がないので、パターニング工程の数は従来の
薄膜トランジスタアレイの工程数と同じであり、工程が
繁雑化することがなく、製造コストを増加させない。
トランジスタアレイの製造方法は、透明絶縁基板上にゲ
ートバスラインとゲート電極とをパターニングした後、
第１の絶縁膜と真性半導体非晶質シリコンからなるチャ
ネル層とｎ型半導体非晶質シリコン層からなるコンタク
ト層とを順次形成し、前記チャネル層と前記コンタクト
層を島状にパターニングする工程と、前記ゲートバスラ
インと前記ゲート電極を形成している第１の金属膜と後
に形成する第２の金属膜とを導通するためのスルーホー
ルを第１の絶縁膜に形成した後にドレインバスラインと
ドレイン電極とソース電極を形成する工程と、前記ドレ
インバスラインおよび前記ドレイン電極と後に形成する
画素電極とを電気的に分離する第２の絶縁膜を形成する
工程と、前記ソース電極と前記画素電極を導通させるた
めのコンタクトホールを前記第２の絶縁膜に形成した後
に透明導電膜からなる画素電極を形成する工程とを有す
る液晶表示装置用薄膜トランジスタアレイの製造方法に
おいて、前記ソース電極と前記画素電極を導通させるた
めのコンタクトホールを形成するパターニング工程と同
一の工程において、前記ゲートバスラインと前記ドレイ
ンバスラインとが前記第１の絶縁膜を挟んで交差する領
域の前記ドレインバスライン上の前記第２の絶縁膜にコ
ンタクトホールを形成し、前記画素電極を形成するパタ
ーニング工程と同一の工程において、前記第２の絶縁膜
に形成したコンタクトホールを覆う透明導電膜を形成す
ることを特徴とする。このような方法によれば、配線冗
長膜とコンタクトホールを設けるための新たな工程を追
加する必要がないので、パターニング工程の数は従来の
薄膜トランジスタアレイの工程数と同じであり、工程が
繁雑化することがなく、製造コストを増加させない。
【００２９】
【発明の実施の形態】以下、本発明による実施の形態に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００３０】まず図１および図２を用いて、本発明によ
るアクティブマトリクス型液晶表示装置用ＴＦＴアレイ
の第１の実施の形態について説明する。図１はこのＴＦ
Ｔアレイ内の一素子の電極および配線の配置状態を示す
平面図であり、図２（イ−ａ）〜（イ−ｆ）および図２
（ロ−ａ）〜（ロ−ｆ）はそれぞれ図１に示すＡ−Ａ線
およびＢ−Ｂ線断面の製造工程を工程順に示した図であ
る。
るアクティブマトリクス型液晶表示装置用ＴＦＴアレイ
の第１の実施の形態について説明する。図１はこのＴＦ
Ｔアレイ内の一素子の電極および配線の配置状態を示す
平面図であり、図２（イ−ａ）〜（イ−ｆ）および図２
（ロ−ａ）〜（ロ−ｆ）はそれぞれ図１に示すＡ−Ａ線
およびＢ−Ｂ線断面の製造工程を工程順に示した図であ
る。
【００３１】図１および図２を用いて第１の実施の形態
によるＴＦＴアレイの製造工程を説明する。まず図２
（イ−ａ）、（ロ−ａ）に示すように、ガラスのような
透明絶縁基板１００上にＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金
属膜をスパッタ法により１００〜３００ｎｍの膜厚に成
膜し、その後ゲートバスライン１０１およびゲート電極
１０２を形成するためのパターンを有するレジスト膜を
形成し、これをマスクとして上記Ｃｒ、Ａｌ、Ｔａ、Ｍ
ｏ等の金属膜をエッチング加工してゲートバスライン１
０１およびゲート電極１０２を形成する。次に、上記レ
ジスト膜を除去した後、図２（イ−ｂ）、（ロ−ｂ）に
示すように、シランとアンモニアガスを主成分とするプ
ラズマＣＶＤ法により絶縁層ａ（ゲート酸化膜）１０３
となるシリコン窒化膜を膜厚２００〜６００ｎｍに堆積
させる。さらに、シランを主成分とするプラズマＣＶＤ
法によりチャネル層１０４となるａ−Ｓｉ（Ｉ）を膜厚
５０〜３００ｎｍ、そしてシランとホスフィンガスを主
成分とするプラズマＣＶＤ法によりチャネル層１０４と
この後に形成するドレイン電極１０７およびソース電極
１０８とを電気的に接続させるためのコンタクト層１０
５となるａ−Ｓｉ（ｎ+ ）を膜厚３０〜１００ｎｍにそ
れぞれ堆積させる。そして、図２（イ−ｃ）に示すよう
に、チャネル層１０４とコンタクト層１０５を形成する
ためのパターンを有するレジスト膜を形成し、これをマ
スクとして所定の形状にエッチング加工する。
によるＴＦＴアレイの製造工程を説明する。まず図２
（イ−ａ）、（ロ−ａ）に示すように、ガラスのような
透明絶縁基板１００上にＣｒ、Ａｌ、Ｔａ、Ｍｏ等の金
属膜をスパッタ法により１００〜３００ｎｍの膜厚に成
膜し、その後ゲートバスライン１０１およびゲート電極
１０２を形成するためのパターンを有するレジスト膜を
形成し、これをマスクとして上記Ｃｒ、Ａｌ、Ｔａ、Ｍ
ｏ等の金属膜をエッチング加工してゲートバスライン１
０１およびゲート電極１０２を形成する。次に、上記レ
ジスト膜を除去した後、図２（イ−ｂ）、（ロ−ｂ）に
示すように、シランとアンモニアガスを主成分とするプ
ラズマＣＶＤ法により絶縁層ａ（ゲート酸化膜）１０３
となるシリコン窒化膜を膜厚２００〜６００ｎｍに堆積
させる。さらに、シランを主成分とするプラズマＣＶＤ
法によりチャネル層１０４となるａ−Ｓｉ（Ｉ）を膜厚
５０〜３００ｎｍ、そしてシランとホスフィンガスを主
成分とするプラズマＣＶＤ法によりチャネル層１０４と
この後に形成するドレイン電極１０７およびソース電極
１０８とを電気的に接続させるためのコンタクト層１０
５となるａ−Ｓｉ（ｎ+ ）を膜厚３０〜１００ｎｍにそ
れぞれ堆積させる。そして、図２（イ−ｃ）に示すよう
に、チャネル層１０４とコンタクト層１０５を形成する
ためのパターンを有するレジスト膜を形成し、これをマ
スクとして所定の形状にエッチング加工する。
【００３２】その後レジスト膜を除去し、外部の駆動回
路からゲートバスライン１０１と後に形成するドレイン
バスライン１０６に信号を入力するために外部駆動回路
を実装する周辺端子部（図示せず）のＣｒ、Ａｌ、Ｔ
ａ、Ｍｏ等の金属膜表面上の絶縁層ａ１０３をエッチン
グ除去するためのパターンを有するレジスト膜を形成
し、これをマスクとして所定の形状に絶縁層ａ１０３を
除去してスルーホールを形成する（図示せず）。次に、
レジスト膜を除去した後にＣｒ、Ａｌ、Ｔａ、Ｍｏ等の
金属膜を膜厚１００〜３００ｎｍにスパッタ成膜し、そ
の後、所定の形状に形成するためのパターンを有するレ
ジスト膜を形成しエッチング加工してドレインバスライ
ン１０６、ドレイン電極１０７、ソース電極１０８を形
成する。
路からゲートバスライン１０１と後に形成するドレイン
バスライン１０６に信号を入力するために外部駆動回路
を実装する周辺端子部（図示せず）のＣｒ、Ａｌ、Ｔ
ａ、Ｍｏ等の金属膜表面上の絶縁層ａ１０３をエッチン
グ除去するためのパターンを有するレジスト膜を形成
し、これをマスクとして所定の形状に絶縁層ａ１０３を
除去してスルーホールを形成する（図示せず）。次に、
レジスト膜を除去した後にＣｒ、Ａｌ、Ｔａ、Ｍｏ等の
金属膜を膜厚１００〜３００ｎｍにスパッタ成膜し、そ
の後、所定の形状に形成するためのパターンを有するレ
ジスト膜を形成しエッチング加工してドレインバスライ
ン１０６、ドレイン電極１０７、ソース電極１０８を形
成する。
【００３３】次に、レジスト膜を除去した後、図２（イ
−ｄ）、（ロ−ｄ）に示すように、ドレイン電極１０７
とソース電極１０８をマスクとしてコンタクト層１０５
をドレイン電極１０７側とソース電極１０８側に分割す
るためチャネル層１０４上の不要なコンタクト層１０５
をエッチング除去する。
−ｄ）、（ロ−ｄ）に示すように、ドレイン電極１０７
とソース電極１０８をマスクとしてコンタクト層１０５
をドレイン電極１０７側とソース電極１０８側に分割す
るためチャネル層１０４上の不要なコンタクト層１０５
をエッチング除去する。
【００３４】次に、ドレインバスライン１０６と後に形
成する画素電極１１０とを分離するための絶縁層ｂ１０
９を形成するためにシランとアンモニアガスを主成分と
するプラズマＣＶＤ法によりシリコン窒化膜を膜厚１０
０〜４００ｎｍで成膜する。その後、図２（イ−ｅ）、
（ロ−ｅ）に示すように、ソース電極１０８と画素電極
１１０とを電気的に接続するためのコンタクトホールａ
１１３および画素電極１１０と同一材料で形成する配線
冗長膜１１１（図２（ロ−ｆ）参照）とドレインバスラ
イン１０６を電気的に接続するためのコンタクトホール
ｂ１１４を所定の形状に形成するためのパターンを有す
るレジスト膜を形成した後エッチング加工する。
成する画素電極１１０とを分離するための絶縁層ｂ１０
９を形成するためにシランとアンモニアガスを主成分と
するプラズマＣＶＤ法によりシリコン窒化膜を膜厚１０
０〜４００ｎｍで成膜する。その後、図２（イ−ｅ）、
（ロ−ｅ）に示すように、ソース電極１０８と画素電極
１１０とを電気的に接続するためのコンタクトホールａ
１１３および画素電極１１０と同一材料で形成する配線
冗長膜１１１（図２（ロ−ｆ）参照）とドレインバスラ
イン１０６を電気的に接続するためのコンタクトホール
ｂ１１４を所定の形状に形成するためのパターンを有す
るレジスト膜を形成した後エッチング加工する。
【００３５】次に、レジスト膜を除去した後ＩＴＯ等の
透明導電材料をスパッタ成膜し、所定の形状に形成する
ためのパターンを有するレジスト膜を形成し、これをマ
スクとしてエッチング加工し、図２（イ−ｆ），（ロ−
ｆ）に示すような画素電極１１０と配線冗長膜１１１を
形成してＴＦＴアレイ基板とする。
透明導電材料をスパッタ成膜し、所定の形状に形成する
ためのパターンを有するレジスト膜を形成し、これをマ
スクとしてエッチング加工し、図２（イ−ｆ），（ロ−
ｆ）に示すような画素電極１１０と配線冗長膜１１１を
形成してＴＦＴアレイ基板とする。
【００３６】以上のようにして得られた本実施の形態に
よるＴＦＴアレイ基板は、図１に示すように、ドレイン
バスライン１０６の断線が発生しやすいゲートバスライ
ン１０１とドレインバスライン１０６との交差部の絶縁
層ｂ１０９上に配線冗長膜１１１を形成し、ゲートバス
ライン１０１の両側に対応する部分に開けたコンタクト
ホールｂ１１４を介してドレインバスライン１０６と配
線冗長膜１１１とを電気的に接続し、交差部のドレイン
バスライン１０６が二層構造となるような構成となって
いる。
よるＴＦＴアレイ基板は、図１に示すように、ドレイン
バスライン１０６の断線が発生しやすいゲートバスライ
ン１０１とドレインバスライン１０６との交差部の絶縁
層ｂ１０９上に配線冗長膜１１１を形成し、ゲートバス
ライン１０１の両側に対応する部分に開けたコンタクト
ホールｂ１１４を介してドレインバスライン１０６と配
線冗長膜１１１とを電気的に接続し、交差部のドレイン
バスライン１０６が二層構造となるような構成となって
いる。
【００３７】配線冗長膜１１１をドレインバスライン１
０６と二層構造にするために配線冗長膜１１１の両端に
開けたコンタクトホールｂ１１４のサイズは、ドレイン
バスライン１０６との接触を確実にとるために４〜５μ
ｍ角以上とするが、ドレインバスライン１０６の幅方向
に対しては、絶縁層ｂ１０９をエッチング加工するとき
に下層の絶縁層ａ１０３まで加工されないようドレイン
バスライン１０６の端面よりも１μｍ程度内側に加工す
るようにパターニングする。
０６と二層構造にするために配線冗長膜１１１の両端に
開けたコンタクトホールｂ１１４のサイズは、ドレイン
バスライン１０６との接触を確実にとるために４〜５μ
ｍ角以上とするが、ドレインバスライン１０６の幅方向
に対しては、絶縁層ｂ１０９をエッチング加工するとき
に下層の絶縁層ａ１０３まで加工されないようドレイン
バスライン１０６の端面よりも１μｍ程度内側に加工す
るようにパターニングする。
【００３８】配線冗長膜１１１のサイズは、ゲートバス
ライン１０１とドレインバスライン１０６との交差部と
ゲートバスライン１０１の両端に開けたコンタクトホー
ルｂ１１４とを十分に覆うことができるサイズとする。
一般的にコンタクトホールｂ１１４および配線冗長膜１
１１を形成するときのパターニング精度は１μｍ以内、
またコンタクトホールｂ１１４と配線冗長膜１１１との
重ね合わせ精度は１μｍ程度と知られている。そこで、
本実施の形態による配線冗長膜１１１の大きさは、前記
のような精度によるずれが生じても配線冗長膜１１１が
コンタクトホールｂ１１４を覆うことができるように、
コンタクトホールｂ１１４の端部から３〜４μｍ離れた
位置に配線冗長膜１１１の端部が形成されるような大き
さとした。
ライン１０１とドレインバスライン１０６との交差部と
ゲートバスライン１０１の両端に開けたコンタクトホー
ルｂ１１４とを十分に覆うことができるサイズとする。
一般的にコンタクトホールｂ１１４および配線冗長膜１
１１を形成するときのパターニング精度は１μｍ以内、
またコンタクトホールｂ１１４と配線冗長膜１１１との
重ね合わせ精度は１μｍ程度と知られている。そこで、
本実施の形態による配線冗長膜１１１の大きさは、前記
のような精度によるずれが生じても配線冗長膜１１１が
コンタクトホールｂ１１４を覆うことができるように、
コンタクトホールｂ１１４の端部から３〜４μｍ離れた
位置に配線冗長膜１１１の端部が形成されるような大き
さとした。
【００３９】本実施の形態による配線冗長膜１１１を形
成することにより、ドレインバスライン１０６をエッチ
ング加工するとき、硝酸第二セリウムアンモニウム等の
溶液が段差部から染み込みＣｒ等の金属パターンをエッ
チングしたり、ドレインバスライン１０６が段差により
クラックを起こしていても、配線冗長膜１１が冗長構造
で段差部に形成されるため断線によるライン欠陥を防ぐ
ことができる。
成することにより、ドレインバスライン１０６をエッチ
ング加工するとき、硝酸第二セリウムアンモニウム等の
溶液が段差部から染み込みＣｒ等の金属パターンをエッ
チングしたり、ドレインバスライン１０６が段差により
クラックを起こしていても、配線冗長膜１１が冗長構造
で段差部に形成されるため断線によるライン欠陥を防ぐ
ことができる。
【００４０】さらに、配線冗長膜１１１の冗長構造がゲ
ートバスライン１０１とドレインバスライン１０６との
交差部だけに形成されるため、開口率の減少を極力抑え
ることができる。
ートバスライン１０１とドレインバスライン１０６との
交差部だけに形成されるため、開口率の減少を極力抑え
ることができる。
【００４１】また、本実施の形態によれば、画素電極１
１０を形成するパターニング工程と同じパターニング工
程を用いて配線冗長膜１１１を同時に形成していること
と、ゲートバスライン１０１とドレインバスライン１０
６とが絶縁層ａ１０３を挟んで交差する部分のドレイン
バスライン１０６を配線冗長膜１１１と電気的に接続し
て２層構造とするために、絶縁層ｂ１０９にコンタクト
ホールｂ１１４を形成するパターニング工程を、ソース
電極１０８と画素電極１１０とを導通させるためのコン
タクトホール１１３ａを絶縁層ｂ１０９に形成するパタ
ーニング工程と同一の工程によって形成することによ
り、パターニング工程の数は従来のＴＦＴと同じであ
り、工程が煩雑化するおそれはない。
１０を形成するパターニング工程と同じパターニング工
程を用いて配線冗長膜１１１を同時に形成していること
と、ゲートバスライン１０１とドレインバスライン１０
６とが絶縁層ａ１０３を挟んで交差する部分のドレイン
バスライン１０６を配線冗長膜１１１と電気的に接続し
て２層構造とするために、絶縁層ｂ１０９にコンタクト
ホールｂ１１４を形成するパターニング工程を、ソース
電極１０８と画素電極１１０とを導通させるためのコン
タクトホール１１３ａを絶縁層ｂ１０９に形成するパタ
ーニング工程と同一の工程によって形成することによ
り、パターニング工程の数は従来のＴＦＴと同じであ
り、工程が煩雑化するおそれはない。
【００４２】次に、図３および図４を用いて、本発明に
よるアクティブマトリクス型液晶表示装置用ＴＦＴアレ
イの第２の実施の形態について説明する。図３はこのＴ
ＦＴアレイ内の一素子の電極および配線の配置状態を示
す平面図であり、図４（イ−ａ）〜（イ−ｆ）および図
４（ロ−ａ）〜（ロ−ｆ）はそれぞれ図１に示すＡ−Ａ
線およびＢ−Ｂ線断面の製造工程を工程順に示した図で
ある。
よるアクティブマトリクス型液晶表示装置用ＴＦＴアレ
イの第２の実施の形態について説明する。図３はこのＴ
ＦＴアレイ内の一素子の電極および配線の配置状態を示
す平面図であり、図４（イ−ａ）〜（イ−ｆ）および図
４（ロ−ａ）〜（ロ−ｆ）はそれぞれ図１に示すＡ−Ａ
線およびＢ−Ｂ線断面の製造工程を工程順に示した図で
ある。
【００４３】なお、図３および図４に示したＴＦＴアレ
イの製造工程の順番は図１および図２で示した第１の実
施の形態と同様であるので重複する部分は省略する。第
１の実施の形態と異なる部分は、図４（ロ−ｅ）に示す
ように、画素電極１１０と同一材料で形成する配線冗長
膜１１１（図４（ロ−ｆ）参照）とドレインバスライン
１０６とを電気的に接続するためのコンタクトホールｂ
１１４を、ドレインバスライン１０６の断線が発生しや
すいゲートバスライン１０１とドレインバスライン１０
６の交差部の絶縁層ｂ１０９をエッチング加工により取
り去ることにより形成している点である。そして、図３
および図４（ローｆ）に示すように、コンタクトホール
ｂ１１４により剥き出しになったドレインバスライン１
０６上に配線冗長膜１１１を被覆形成することにより、
ゲートバスライン１０１とドレインバスライン１０６と
の交差部のドレインバスライン１０６を二層構造とし
た。
イの製造工程の順番は図１および図２で示した第１の実
施の形態と同様であるので重複する部分は省略する。第
１の実施の形態と異なる部分は、図４（ロ−ｅ）に示す
ように、画素電極１１０と同一材料で形成する配線冗長
膜１１１（図４（ロ−ｆ）参照）とドレインバスライン
１０６とを電気的に接続するためのコンタクトホールｂ
１１４を、ドレインバスライン１０６の断線が発生しや
すいゲートバスライン１０１とドレインバスライン１０
６の交差部の絶縁層ｂ１０９をエッチング加工により取
り去ることにより形成している点である。そして、図３
および図４（ローｆ）に示すように、コンタクトホール
ｂ１１４により剥き出しになったドレインバスライン１
０６上に配線冗長膜１１１を被覆形成することにより、
ゲートバスライン１０１とドレインバスライン１０６と
の交差部のドレインバスライン１０６を二層構造とし
た。
【００４４】配線冗長膜１１１をドレインバスライン１
０６と２層構造にするために開けたコンタクトホールｂ
１１４のサイズは、ドレインバスライン１０６の幅方向
に対しては絶縁層ｂ１１９をエッチング加工するときに
下層の絶縁層ａ１０３が加工されないようにドレインバ
スライン１０６の端面よりも１μｍ程度内側に加工する
ようにパターニングする。また、ドレインバスライン１
０６とゲートバスライン１０１の交差部のゲートバスラ
イン１０１の端面から４〜５μｍ外側に加工するように
パターニングする。
０６と２層構造にするために開けたコンタクトホールｂ
１１４のサイズは、ドレインバスライン１０６の幅方向
に対しては絶縁層ｂ１１９をエッチング加工するときに
下層の絶縁層ａ１０３が加工されないようにドレインバ
スライン１０６の端面よりも１μｍ程度内側に加工する
ようにパターニングする。また、ドレインバスライン１
０６とゲートバスライン１０１の交差部のゲートバスラ
イン１０１の端面から４〜５μｍ外側に加工するように
パターニングする。
【００４５】配線冗長膜１１１のサイズは、ゲートバス
ライン１０１とドレインバスライン１０６との交差部と
コンタクトホールｂ１１４を充分に覆うことができるサ
イズとする。一般的にはコンタクトホールｂ１１４およ
び配線冗長膜１１１を形成するときのパターニング精度
は１μｍ以内、またコンタクトホールｂ１１４と配線冗
長膜１１１との重ね合わせ精度は１μｍ程度と知られて
いる。そこで、本実施の形態による配線冗長膜１１１の
大きさは、前記のような精度によるずれが生じても配線
冗長膜１１１がコンタクトホールｂ１１４を覆うことが
できるようにコンタクトホールｂ１１４の端部から３〜
４μｍ離れた位置に配線冗長膜１１１の端部が形成され
るような大きさとした。
ライン１０１とドレインバスライン１０６との交差部と
コンタクトホールｂ１１４を充分に覆うことができるサ
イズとする。一般的にはコンタクトホールｂ１１４およ
び配線冗長膜１１１を形成するときのパターニング精度
は１μｍ以内、またコンタクトホールｂ１１４と配線冗
長膜１１１との重ね合わせ精度は１μｍ程度と知られて
いる。そこで、本実施の形態による配線冗長膜１１１の
大きさは、前記のような精度によるずれが生じても配線
冗長膜１１１がコンタクトホールｂ１１４を覆うことが
できるようにコンタクトホールｂ１１４の端部から３〜
４μｍ離れた位置に配線冗長膜１１１の端部が形成され
るような大きさとした。
【００４６】本実施の形態による配線冗長膜１１１を形
成することにより、ドレインバスライン１０６をエッチ
ング加工するとき、硝酸第二セリウムアンモニウム等の
溶液が段差部から染み込みＣｒ等の金属パターンをエッ
チングしたり、ドレインバスライン１０６が段差により
クラックを起こしていても配線冗長膜１１１が冗長構造
で段差部に形成されるため断線によるライン欠陥を防ぐ
ことができる。
成することにより、ドレインバスライン１０６をエッチ
ング加工するとき、硝酸第二セリウムアンモニウム等の
溶液が段差部から染み込みＣｒ等の金属パターンをエッ
チングしたり、ドレインバスライン１０６が段差により
クラックを起こしていても配線冗長膜１１１が冗長構造
で段差部に形成されるため断線によるライン欠陥を防ぐ
ことができる。
【００４７】第２の実施の形態は第１の実施の形態に比
較して、コンタクトホールｂ１１４がゲートバスライン
１０１とドレインバスライン１０６との交差部上にのみ
形成されるため配線冗長膜１１１の面積を比較的小さく
形成することができる。配線冗長膜１１１を小さくでき
ることで、配線冗長膜２と同層に形成されている画素電
極１１０との距離を充分に確保でき、画素電極１１０と
配線冗長膜１１１との短絡による明点欠陥を抑えること
ができる。
較して、コンタクトホールｂ１１４がゲートバスライン
１０１とドレインバスライン１０６との交差部上にのみ
形成されるため配線冗長膜１１１の面積を比較的小さく
形成することができる。配線冗長膜１１１を小さくでき
ることで、配線冗長膜２と同層に形成されている画素電
極１１０との距離を充分に確保でき、画素電極１１０と
配線冗長膜１１１との短絡による明点欠陥を抑えること
ができる。
【００４８】また、絶縁層ｂ１０９が感光性のアクリル
樹脂のように膜厚の厚い（２〜３μｍ程度）もので形成
されていても、第２の実施の形態によれば配線冗長膜１
１１が直接ゲートバスライン１０１とドレインバスライ
ン１０６との交差部のドレインバスライン１０６上を被
覆しているため、絶縁層ｂ１０９の段差による配線冗長
膜１１１自体のクラックを防ぎ、交差部のドレインバス
ライン１０６の冗長性を高めることができる。さらに、
ドレインバスライン１０６とのコンタクトが１回で済む
ため、冗長部の抵抗が下がるという利点もある。
樹脂のように膜厚の厚い（２〜３μｍ程度）もので形成
されていても、第２の実施の形態によれば配線冗長膜１
１１が直接ゲートバスライン１０１とドレインバスライ
ン１０６との交差部のドレインバスライン１０６上を被
覆しているため、絶縁層ｂ１０９の段差による配線冗長
膜１１１自体のクラックを防ぎ、交差部のドレインバス
ライン１０６の冗長性を高めることができる。さらに、
ドレインバスライン１０６とのコンタクトが１回で済む
ため、冗長部の抵抗が下がるという利点もある。
【００４９】また、第２の実施の形態においても、画素
電極１１０を形成するパターニング工程と同じパターニ
ング工程を用いて配線冗長膜１１１を同時に形成してい
ることと、ゲートバスライン１０１とドレインバスライ
ン１０６とが絶縁層ａ１０３を挟んで交差する部分のド
レインバスライン１０６を配線冗長膜１１１と２層構造
とするために、絶縁層ｂ１０９にコンタクトホールｂ１
１４を形成する工程を、ソース電極１０８と画素電極１
１０とを導通させるためのコンタクトホールａ１１３を
絶縁層ｂ１０９に形成するパターニング工程と同一の工
程によって形成することにより、パターニング工程の数
は従来のＴＦＴと同じであり、工程が煩雑化するおそれ
はない。
電極１１０を形成するパターニング工程と同じパターニ
ング工程を用いて配線冗長膜１１１を同時に形成してい
ることと、ゲートバスライン１０１とドレインバスライ
ン１０６とが絶縁層ａ１０３を挟んで交差する部分のド
レインバスライン１０６を配線冗長膜１１１と２層構造
とするために、絶縁層ｂ１０９にコンタクトホールｂ１
１４を形成する工程を、ソース電極１０８と画素電極１
１０とを導通させるためのコンタクトホールａ１１３を
絶縁層ｂ１０９に形成するパターニング工程と同一の工
程によって形成することにより、パターニング工程の数
は従来のＴＦＴと同じであり、工程が煩雑化するおそれ
はない。
【００５０】以上、好ましい実施の形態について説明し
たが、本発明はこれらの実施の形態に限定されるもので
はなく、特許請求の範囲に記載された発明の範囲内にお
いて各種の変更が可能である。例えば、ゲートバスライ
ン、ゲート電極、ドレインバスライン、ドレイン電極、
ソース電極、画素電極、配線冗長膜等を他の金属や複合
膜で形成することができ、絶縁層ａ，絶縁層ｂを種々の
絶縁膜や複合膜によって形成することが可能である。
たが、本発明はこれらの実施の形態に限定されるもので
はなく、特許請求の範囲に記載された発明の範囲内にお
いて各種の変更が可能である。例えば、ゲートバスライ
ン、ゲート電極、ドレインバスライン、ドレイン電極、
ソース電極、画素電極、配線冗長膜等を他の金属や複合
膜で形成することができ、絶縁層ａ，絶縁層ｂを種々の
絶縁膜や複合膜によって形成することが可能である。
【００５１】
【発明の効果】以上説明したように、本発明による液晶
表示装置用薄膜トランジスタアレイによれば、ゲートバ
スラインとドレインバスラインの交差部のドレインバス
ライン上に設けられた配線冗長膜が冗長構造で段差部に
形成されるため、ドレインバスライン形成時に溶液が段
差部から染み込みＣｒ等の金属パターンをエッチングし
たり、ドレインバスラインが段差によるクラックを起こ
していてもドレインバスラインの断線を抑制することが
でき、液晶表示装置の致命的欠陥となるライン欠陥を防
ぐことができる。
表示装置用薄膜トランジスタアレイによれば、ゲートバ
スラインとドレインバスラインの交差部のドレインバス
ライン上に設けられた配線冗長膜が冗長構造で段差部に
形成されるため、ドレインバスライン形成時に溶液が段
差部から染み込みＣｒ等の金属パターンをエッチングし
たり、ドレインバスラインが段差によるクラックを起こ
していてもドレインバスラインの断線を抑制することが
でき、液晶表示装置の致命的欠陥となるライン欠陥を防
ぐことができる。
【００５２】また、本発明による液晶表示装置用薄膜ト
ランジスタアレイの製造方法によれば、配線冗長膜を画
素電極を形成するパターニング工程を用いて形成してい
ることと、ゲートバスラインとドレインバスラインとが
絶縁層ａを挟んで交差する部分のドレインバスラインを
配線冗長膜と２層構造にするためのコンタクトホールｂ
を形成するパターニング工程を、ソース電極と画素電極
とを導通させるためのコンタクトホールａを絶縁層ｂに
形成するパターニング工程と同一の工程によって形成し
ていることにより、パターニング工程の数は従来のＴＦ
Ｔと同じ数であり、工程の煩雑化が防げる。
ランジスタアレイの製造方法によれば、配線冗長膜を画
素電極を形成するパターニング工程を用いて形成してい
ることと、ゲートバスラインとドレインバスラインとが
絶縁層ａを挟んで交差する部分のドレインバスラインを
配線冗長膜と２層構造にするためのコンタクトホールｂ
を形成するパターニング工程を、ソース電極と画素電極
とを導通させるためのコンタクトホールａを絶縁層ｂに
形成するパターニング工程と同一の工程によって形成し
ていることにより、パターニング工程の数は従来のＴＦ
Ｔと同じ数であり、工程の煩雑化が防げる。
【図１】本発明の第１の実施の形態による液晶表示装置
用薄膜トランジスタアレイの一素子の電極および配線の
配置状態を示す平面図である。
用薄膜トランジスタアレイの一素子の電極および配線の
配置状態を示す平面図である。
【図２】（イ−ａ）〜（イ−ｆ）および（ロ−ａ）〜
（ロ−ｆ）は、図１中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
（ロ−ｆ）は、図１中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
【図３】本発明の第２の実施の形態による液晶表示装置
用薄膜トランジスタアレイの一素子の電極および配線の
配置状態を示す平面図である。
用薄膜トランジスタアレイの一素子の電極および配線の
配置状態を示す平面図である。
【図４】（イ−ａ）〜（イ−ｆ）および（ロ−ａ）〜
（ロ−ｆ）は、図３中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
（ロ−ｆ）は、図３中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
【図５】従来の液晶表示装置用薄膜トランジスタアレイ
の一素子の電極および配線の配置状態を示す平面図であ
る。
の一素子の電極および配線の配置状態を示す平面図であ
る。
【図６】（イ−ａ）〜（イ−ｆ）および（ロ−ａ）〜
（ロ−ｆ）は、図５中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
（ロ−ｆ）は、図５中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
【図７】特開平６−１３０４１６号に開示された液晶表
示装置用薄膜トランジスタアレイの一素子の電極および
配線の配置状態を示す平面図である。
示装置用薄膜トランジスタアレイの一素子の電極および
配線の配置状態を示す平面図である。
【図８】（イ−ａ）〜（イ−ｆ）および（ロ−ａ）〜
（ロ−ｆ）は、図７中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
（ロ−ｆ）は、図７中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
【図９】特開平１−１０５５７５号に開示された液晶表
示装置用薄膜トランジスタアレイの一素子の電極および
配線の配置状態を示す平面図である。
示装置用薄膜トランジスタアレイの一素子の電極および
配線の配置状態を示す平面図である。
【図１０】（イ−ａ）〜（イ−ｆ）および（ロ−ａ）〜
（ロ−ｆ）は、図９中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
（ロ−ｆ）は、図９中のＡ−Ａ線およびＢ−Ｂ線断面の
製造工程をそれぞれ工程順に示した図である。
【図１１】従来のアクティブマトリクス型液晶表示装置
用薄膜トランジスタアレイの回路の基本構成を示す図で
ある。
用薄膜トランジスタアレイの回路の基本構成を示す図で
ある。
【図１２】図１１に示した薄膜トランジスタアレイの一
画素分の等価回路を示した図である。
画素分の等価回路を示した図である。
１００ 透明絶縁基板 １０１ ゲートバスライン １０２ ゲート電極 １０３ 絶縁層ａ １０４ チャネル層 １０５ コンタクト層 １０６ ドレインバスライン １０７ ドレイン電極 １０８ ソース電極 １０９ 絶縁層ｂ １１０ 画素電極 １１１ 配線冗長膜
Claims (8)
- 【請求項１】 透明絶縁基板上に平行に配列された複数
のゲートバスラインと、 前記ゲートバスラインと直行して配列され、第１の絶縁
膜により前記ゲートバスラインと電気的に分離された複
数のドレインバスラインと、 前記ゲートバスラインとドレインバスラインとの交点の
近傍に配置された薄膜トランジスタと、 前記ゲートバスラインと前記ドレインバスラインとで囲
まれた領域に配置された透明導電膜からなる画素電極と
を有し、 前記薄膜トランジスタは、前記透明絶縁基板上に形成さ
れ前記ゲートバスラインと電気的に接続するゲート電極
と、前記第１の絶縁膜およびチャネル層とコンタクト層
を介して形成され前記ドレインバスラインと電気的に接
続するドレイン電極と、前記第１の絶縁膜およびチャネ
ル層とコンタクト層を介して形成され前記画素電極と電
気的に接続するソース電極とで構成され、前記画素電極
が第２の絶縁膜により前記ドレイン電極および前記ドレ
インバスラインと電気的に分離された、液晶表示装置用
薄膜トランジスタアレイにおいて、 前記ゲートバスラインと前記ドレインバスラインとの交
差部を含む領域の、前記ドレインバスライン上に積層さ
れた前記第２の絶縁膜に、前記ドレインバスラインと電
気的に接続するためのコンタクトホールを開口し、前記
第２の絶縁膜上に前記コンタクトホールを覆うように前
記画素電極と同層の透明導電膜からなる配線冗長膜を設
けたことを特徴とする液晶表示装置用薄膜トランジスタ
アレイ。 - 【請求項２】 前記コンタクトホールを、前記ゲートバ
スラインと前記ドレインバスラインとの交差部を含む領
域の、前記第２の絶縁膜の前記ゲートバスラインの両側
に対応する位置にそれぞれ開口したことを特徴とする、
請求項１に記載の液晶表示装置用薄膜トランジスタアレ
イ。 - 【請求項３】 前記コンタクトホールを、前記ゲートバ
スラインと前記ドレインバスラインとの交差部を含む領
域において、前記ゲートバスラインを跨ぐように前記第
２の絶縁膜に開口したことを特徴とする、請求項１に記
載の液晶表示装置用薄膜トランジスタアレイ。 - 【請求項４】 前記コンタクトホールは少なくとも一辺
が４μｍ以上で、かつ前記ドレインバスラインの端面よ
り１μｍ以上内側に形成するようにした、請求項２に記
載の液晶表示装置用薄膜トランジスタアレイ。 - 【請求項５】 前記配線冗長膜の端部を前記コンタクト
ホールの端部から３〜４μｍ離れた位置に形成した請求
項４に記載の液晶表示装置用薄膜トランジスタアレイ。 - 【請求項６】 前記コンタクトホールは前記ドレインバ
スラインの端面より１μｍ以上内側で、前記ゲートバス
ラインの端面から４〜５μｍ外側に形成するようにし
た、請求項３に記載の液晶表示装置用薄膜トランジスタ
アレイ。 - 【請求項７】 前記配線冗長膜の端部を前記コンタクト
ホールの端部から３〜４μｍ離れた位置に形成した請求
項６に記載の液晶表示装置用薄膜トランジスタアレイ。 - 【請求項８】 透明絶縁基板上にゲートバスラインとゲ
ート電極とをパターニングした後、第１の絶縁膜と真性
半導体非晶質シリコンからなるチャネル層とｎ型半導体
非晶質シリコン層からなるコンタクト層とを順次形成
し、前記チャネル層と前記コンタクト層を島状にパター
ニングする工程と、 前記ゲートバスラインと前記ゲート電極を形成している
第１の金属膜と後に形成する第２の金属膜とを導通する
ためのスルーホールを第１の絶縁膜に形成した後にドレ
インバスラインとドレイン電極とソース電極を形成する
工程と、 前記ドレインバスラインおよび前記ドレイン電極と後に
形成する画素電極とを電気的に分離する第２の絶縁膜を
形成する工程と、 前記ソース電極と前記画素電極を導通させるためのコン
タクトホールを前記第２の絶縁膜に形成した後に透明導
電膜からなる画素電極を形成する工程とを有する液晶表
示装置用薄膜トランジスタアレイの製造方法において、 前記ソース電極と前記画素電極を導通させるためのコン
タクトホールを形成するパターニング工程と同一の工程
において、前記ゲートバスラインと前記ドレインバスラ
インとが前記第１の絶縁膜を挟んで交差する領域の前記
ドレインバスライン上の前記第２の絶縁膜にコンタクト
ホールを形成し、 前記画素電極を形成するパターニング工程と同一の工程
において、前記第２の絶縁膜に形成したコンタクトホー
ルを覆う透明導電膜を形成することを特徴とする、液晶
表示装置用薄膜トランジスタアレイの製造方法。
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|---|---|---|---|
| JP27550797A JP3235540B2 (ja) | 1997-10-08 | 1997-10-08 | 液晶表示装置用薄膜トランジスタアレイおよびその製造方法 |
| TW087116368A TW473640B (en) | 1997-10-08 | 1998-10-01 | Liquid crystal display thin film transistor array and method of fabricating the same |
| US09/168,085 US5929947A (en) | 1997-10-08 | 1998-10-08 | Liquid crystal display thin film transistor array with redundant film formed over a contact hole and method of fabricating the same |
| KR1019980041995A KR100307987B1 (ko) | 1997-10-08 | 1998-10-08 | 액정표시장치용박막트랜지스터어레이및그제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27550797A JP3235540B2 (ja) | 1997-10-08 | 1997-10-08 | 液晶表示装置用薄膜トランジスタアレイおよびその製造方法 |
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- 1998-10-08 KR KR1019980041995A patent/KR100307987B1/ko not_active IP Right Cessation
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