JPH1084271A - Ｃｍｏｓ型入力バッファ回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 通常の入力バッファ回路とシュミットトリガ
付きの入力バッファ回路との選択を、状況に応じて容易
に実現する。 【解決手段】 入力端子ＩＮに入力された信号は、通常
の入力バッファ回路ＩＡ及びシュミットトリガ付きの入
力バッファ回路ＩＢを介して、セレクタ回路ＩＣに供給
される。セレクタ回路ＩＣは、コントロール端子Ｃの信
号が所定のレベル（例えば”Ｌ”レベル）の時、通常の
入力バッファ回路ＩＡの出力信号を選択して出力端子Ｏ
ＵＴに出力する。他方、コントロール端子Ｃの信号が所
定のレベルとは逆のレベル（例えば”Ｈ”レベル）の時
には、同回路ＩＣはシュミットトリガ付きの入力バッフ
ァ回路ＩＢの出力信号を選択して出力端子ＯＵＴに出力
する。従って、コントロール端子Ｃより供給される信号
を利用することによって、マスク作成後においても状況
に応じた両入力バッファ回路ＩＡ，ＩＢの使い分けが可
能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置のＣＭＯＳ型入力バッファ回路装置に関するもので
ある。

【０００２】

【従来の技術】従来のＣＭＯＳ型入力バッファ回路に
は、通常のＣＭＯＳ型入力バッファ回路と、シュミ
ットトリガ付きの入力バッファ回路とがある。そのよう
な２種類の従来のＣＭＯＳ型入力バッファ回路とそれら
の直流伝達特性を図１０に示す。即ち、図１０（ａ）は
通常のＣＭＯＳ型入力バッファ回路を示す図であり、
図１０（ｂ）は通常のＣＭＯＳ型入力バッファ回路の
直流伝達特性を示す図である。又、図１０（ｃ）はシ
ュミットトリガ付きの入力バッファ回路を示す図であ
り、図１０（ｄ）はシュミットトリガ付きの入力バッ
ファ回路の直流伝達特性を示す図である。

【０００３】の「通常のＣＭＯＳ型入力バッファ回
路」は、図１０（ｂ）に示すように、入力電圧ＶＩＮ
が”Ｌ”レベルから”Ｈ”レベルに変化する場合でも、
逆に”Ｈ”レベルから”Ｌ”レベルに変化する場合で
も、ゲートしきい値電圧Ｖinvが一定である直流伝達特
性を持つ。他方、の「シュミットトリガ付きＣＭＯＳ
型入力バッファ回路」は、図１０（ｄ）に示すように、
入力電圧ＶＩＮが”Ｌ”レベルから”Ｈ”レベルに変化
する場合と”Ｈ”レベルから”Ｌ”レベルに変化する場
合とでは、異なったゲートしきい値電圧Ｖinvを有し、
そのため直流伝達特性にヒステリシス幅を有する。な
お、ＣＭＯＳ型インバータの直流伝達特性の動作につい
ては、例えば「富沢孝，松山泰男監訳”ＣＭＯＳ ＶＬ
ＳＩ設計の原理−システムの視点から”丸善 １９８
８」のｐ.ｐ.３７〜４２に示されており、ゲートしきい
値電圧Ｖinvは、ＰチャネルＭＯＳトランジスタの利得
係数であるβｐとＮチャネルＭＯＳトランジスタの利得
係数であるβｎとの比（βｎ／βｐ）によって決まる。

【０００４】のシュミットトリガ付きの入力バッファ
回路は、の通常の入力バッファ回路よりも、入力端子
ＩＮが”Ｌ”レベルの場合にはゲートしきい値電圧Ｖin
vが高いので、”Ｌ”ノイズマージンの範囲が広いとい
う利点を有する。更に、のシュミットトリガ付きの入
力バッファ回路は、の通常の入力バッファ回路より
も、入力端子ＩＮが”Ｈ”レベルの場合にはゲートしき
い値電圧Ｖinvが低いので、”Ｈ”ノイズマージンの範
囲が広いという利点を有する。

【０００５】このため、のシュミットトリガ付きの入
力バッファ回路は、の通常の入力バッファ回路と比較
して、入力端子ＩＮにのるノイズに強く、ノイズによる
入力バッファ回路自体の誤動作を起こしずらいという利
点を有する。しかし、その反面、シュミットトリガ付き
の入力バッファ回路は、その伝達速度が通常の入力バッ
ファ回路のそれに比べて遅いという欠点をも有してい
る。

【０００６】

【発明が解決しようとする課題】従来のＣＭＯＳ型入力
バッファ回路は上記のように構成されているので、次の
ような問題点を内包している。

【０００７】第一に、従来技術では、マスク作成時に
通常の入力バッファ回路とシュミットトリガ付きの入
力バッファ回路とのいずれか一方を選ぶ必要があり、マ
スク作成後に入力バッファ回路を変更することはできな
い。そのため、チップ上で、あらかじめノイズが発生し
やすいところを予測して、その場所にのシュミットト
リガ付きの入力バッファ回路を配置しなければならず、
仮にそのようにの回路を配置した場所以外で、そこに
配置されているの通常の入力バッファ回路がノイズに
よる誤動作を起こしたとしても、容易に入力バッファ回
路を変更することはできず、回路のノイズによる誤動作
を適切に防止することができないという問題点がある。

【０００８】第二に、例えばウェハテスト時において
は、テスタのプローブカードのインダクタンスによるノ
イズの影響が気になるため、のシュミットトリガ付き
の入力バッファ回路を使用するのが好ましいが、反対
に、実際のチップとしてボードに実装する場合には、動
作速度を高めるために、の通常の入力バッファ回路を
使用するのが望ましいという場合がある。しかし、上述
の通り、マスク作成時にはどちらか一方を選ぶ必要があ
るため、状況に応じて入力バッファ回路を使い分けるこ
とができないという問題点も生じている。

【０００９】この発明は、上記の問題点を解決するため
になされたものであり、マスク作成後でも、シュミット
トリガ付きの入力バッファ回路と通常の入力バッファ回
路とを個々の状況に応じて使い分けることができ、且
つ、通常の入力バッファ回路とシュミットトリガ付きの
入力バッファ回路とを容易に選択できることを目的とし
ている。

【００１０】

【課題を解決するための手段】第１の発明に係るＣＭＯ
Ｓ型入力バッファ回路装置は、ＣＭＯＳ型インバータの
直流伝達特性において、入力電圧のレベル変化に対して
常にゲートしきい値電圧が一定である第１の入力バッフ
ァ手段と、ＣＭＯＳ型インバータの直流伝達特性におい
て、前記入力電圧が”Ｌ”レベルから”Ｈ”レベルに変
化する場合及び”Ｈ”レベルから”Ｌ”レベルに変化す
る場合では互いに異なるゲートしきい値電圧を有する第
２の入力バッファ手段と、コントロール信号を出力する
コントロール手段と、前記第１及び第２入力バッファ手
段の出力端、前記コントロール手段に第１、第２及び第
３入力端が各々接続されており、前記コントロール信号
のレベルに応じて前記第１及び前記第２の入力バッファ
手段の出力信号を選択して出力端子へ出力するセレクタ
手段とを備えている。

【００１１】第２の発明に係るＣＭＯＳ型入力バッファ
回路装置では、第１の発明のＣＭＯＳ型入力バッファ回
路装置において、前記セレクタ手段は、前記第１の入力
バッファ手段の出力端と前記コントロール手段と前記出
力端子とに接続され、前記コントロール信号が”Ｌ”レ
ベルにあるときにのみ前記第１の入力バッファ手段の出
力信号を出力する第１スイッチング手段と、前記第２の
入力バッファ手段の出力端と前記コントロール手段と、
前記出力端子とに接続され、前記コントロール信号が”
Ｈ”レベルにあるときにのみ前記第２の入力バッファ手
段の出力信号を出力する第２スイッチング手段とを備え
ている。

【００１２】第３の発明に係るＣＭＯＳ型入力バッファ
回路装置では、第２の発明のＣＭＯＳ型入力バッファ回
路装置において、前記第１及び第２スイッチング手段は
それぞれ第１及び第２トランスミッションゲートから成
り、前記コントロール手段は、前記コントロール信号が
印加されるコントロール端子と、前記コントロール端子
に接続された第１インバータ回路と、前記第１インバー
タ回路の出力端に接続された第２インバータ回路とを備
え、前記第１及び第２トランスミッションゲートの制御
端は、共に前記第１及び第２インバータ回路の各出力端
に接続されている。

【００１３】第４の発明に係るＣＭＯＳ型入力バッファ
回路装置では、第３の発明のＣＭＯＳ型入力バッファ回
路装置において、前記第１及び第２トランスミッション
ゲートを、共にトランスミッションゲートとしての機能
を備えた第１及び第２ＣＭＯＳインバータにそれぞれ置
き換えている。

【００１４】第５の発明に係るＣＭＯＳ型入力バッファ
回路装置では、第３の発明のＣＭＯＳ型入力バッファ回
路装置において、前記第１及び第２トランスミッション
ゲートを複合ゲート回路に置き換えている。

【００１５】第６の発明に係るＣＭＯＳ型入力バッファ
回路装置は、入力端子に接続された第１ＣＭＯＳインバ
ータと、前記第１のＣＭＯＳインバータの出力端に接続
された第２ＣＭＯＳインバータと、コントロール信号を
出力するコントロール手段と、前記コントロール手段の
出力端に接続された第３ＣＭＯＳインバータと、前記第
２及び第１ＣＭＯＳインバータの出力端にその入力端及
び出力端がそれぞれ接続された第４ＣＭＯＳインバータ
とを備え、前記第４ＣＭＯＳインバータのＰ型ＭＯＳト
ランジスタと第１電源電位との間に第１ＭＯＳトランジ
スタが、前記第４ＣＭＯＳインバータのＮ型ＭＯＳトラ
ンジスタと第２電源電位との間に第２ＭＯＳトランジス
タがそれぞれ設けられており、前記第１及び第２ＭＯＳ
トランジスタのゲートの内の一方が前記コントロール手
段の出力端に接続され、他方が前記第３ＣＭＯＳインバ
ータの出力端に接続されている。

【００１６】

【発明の実施の形態】

（実施の形態１）図１は、この発明の実施の形態１に係
る半導体集積回路のＣＭＯＳ型入力バッファ回路装置の
構成を示すブロック図である。同図に示す通り、ＣＭＯ
Ｓ型入力バッファ回路装置は、（ａ）外部からの入力信
号を受ける入力端子ＩＮにその入力端が接続された通常
の入力バッファ回路（第１の入力バッファ回路）ＩＡ
と、（ｂ）同じくその入力端が入力端子ＩＮに接続され
たシュミットトリガ付きの入力バッファ回路（第２の入
力バッファ回路）ＩＢと、（ｃ）上記２種類の入力バッ
ファ回路ＩＡ，ＩＢの各出力端子に第１及び第２入力端
が、制御電圧が印加されるコントロール端子（コントロ
ール手段）Ｃにその第３入力端が、それぞれ接続された
セレクタ回路（セレクタ手段）ＩＣとを有している。

【００１７】尚、通常の入力バッファ回路ＩＡとシュミ
ットトリガ付きの入力バッファ回路ＩＢの定義は、共に
［従来の技術］で述べたものと同一である。

【００１８】このセレクタ回路ＩＣは、コントロール端
子Ｃの制御電圧のレベルに応じて、入力バッファ回路Ｉ
Ａ，ＩＢの出力信号の内で対応する一方を選択してそれ
を出力端子ＯＵＴへ出力する。

【００１９】これにより、本ＣＭＯＳ型入力バッファ回
路装置においては、従来品ではマスク作成前に必要であ
った入力バッファ回路の選択をマスク作成後でも行うこ
とが可能となり、状況に応じて上記２種類の入力バッフ
ァ回路を使い分けることができるという効果が得られ
る。

【００２０】以下、図１で述べたＣＭＯＳ型入力バッフ
ァ回路装置の具体的構成を述べることとする。

【００２１】（実施の形態２）図２は、実施の形態１で
説明したＣＭＯＳ型入力バッファ回路装置を具体化した
回路構成を示す図である。

【００２２】同図において、各符号１〜６は、それぞれ
Ｐチャネル型ＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ
３，ＰＭ４，ＰＭ５及びＰＭ６、並びにＮチャネル型Ｍ
ＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，Ｎ
Ｍ５及びＮＭ６からなるＣＭＯＳインバータを示す。こ
こで、ＣＭＯＳインバータ１，２，６，４は、それぞれ
「第１、第２、第３及び第４ＣＭＯＳインバータ」を形
成する。

【００２３】又、コントロール端子ＣとＣＭＯＳインバ
ータ５とは、第１コントロール信号を出力する「コント
ロール手段」に該当しており、（第３）ＣＭＯＳインバ
ータ６の出力端の信号は第１コントロール信号とは逆の
レベルを示す第２コントロール信号である。

【００２４】更に、ノードＤ２からノードＤ１へのフィ
ードバック線上の（第４）ＣＭＯＳインバータ４を制御
するゲートとして、Ｐチャネル型ＭＯＳトランジスタＰ
Ｍ１ａ（第１ＭＯＳトランジスタ）をＣＭＯＳインバー
タ４のＰチャネル型ＭＯＳトランジスタＰＭ４と電源電
位ＶＤＤ（第１電源電位）との間に設け、且つＮチャネ
ル型ＭＯＳトランジスタＮＭ１ａ（第２ＭＯＳトランジ
スタ）をＣＭＯＳインバータ４のＮチャネル型ＭＯＳト
ランジスタＮＭ４と接地電位ＧＮＤ（第２電源電位）と
の間に設けている。

【００２５】ここでＣＭＯＳインバータ２，３は、ＣＭ
ＯＳインバータ１のゲートしきい値電圧Ｖinv1をそのま
まシフトするように設計されている。このため、本回路
のゲートしきい値電圧Ｖinvは、ＣＭＯＳインバータ１
のゲートしきい値電圧Ｖinv1によって決定される。

【００２６】なお、ＣＭＯＳインバータの直流伝達特性
の動作及び各定数の定義については、［従来の技術］で
述べた文献に示されたものをそのまま使用している。

【００２７】次に、本ＣＭＯＳ型入力バッファ回路装置
の直流伝達特性の動作について説明する。

【００２８】（ａ）コントロール端子Ｃに”Ｌ”レベル
の信号が供給された場合 このとき、ノードＤ４はＣＭＯＳインバータ５を介し
て”Ｈ”レベルに、ノードＤ５はＣＭＯＳインバータ６
を介して”Ｌ”レベルになる。従って、Ｐチャネル型Ｍ
ＯＳトランジスタＰＭ１ａのゲートには”Ｈ”レベルの
電位が供給され、Ｎチャネル型ＭＯＳトランジスタＮＭ
１ａのゲートには”Ｌ”レベルの電位が供給される。こ
のため、ＭＯＳトランジスタＰＭ１ａ，ＮＭ１ａともに
オフ状態になり、ＣＭＯＳインバータ４には電位が供給
されなくなる。このため、ＣＭＯＳインバータ４は動作
しないために、ノードＤ２からノードＤ１へはフィード
バックがかからず、本回路は通常の入力バッファ回路Ｉ
Ａ（図１）として動作する。

【００２９】（ｂ）コントロール端子Ｃに”Ｈ”レベル
の信号が供給された場合 このとき、ノードＤ４はＣＭＯＳインバータ５を介し
て”Ｌ”レベルに、ノードＤ５はＣＭＯＳインバータ６
を介して”Ｈ”レベルになる。従って、Ｐチャネル型Ｍ
ＯＳトランジスタＰＭ１ａのゲートには”Ｌ”レベルの
電位が供給され、Ｎチャネル型ＭＯＳトランジスタＮＭ
１ａのゲートには”Ｈ”レベルの電位が供給される。こ
のため、ＭＯＳトランジスタＰＭ１ａ，ＮＭ１ａともに
オン状態になり、ノードＤ２からＣＭＯＳインバータ４
を介してノードＤ１にフィードバックがかかり、本回路
はシュミットトリガ付きの入力バッファ回路ＩＢ（図
１）として動作する。

【００３０】次に、コントロール端子Ｃに”Ｈ”レベル
の信号が供給された場合、ノードＤ４はＣＭＯＳインバ
ータ５を介して”Ｌ”レベルに、ノードＤ５はＣＭＯＳ
インバータ６を介して”Ｈ”レベルになる。従って、Ｐ
チャネル型ＭＯＳトランジスタＰＭ１ａのゲートには”
Ｌ”レベルの電位が供給され、Ｎチャネル型ＭＯＳトラ
ンジスタＮＭ１ａのゲートには”Ｈ”レベルの電位が供
給される。このためＭＯＳトランジスタＰＭ１ａ，ＮＭ
１ａともオン状態になり、入力端子ＩＮに供給される信
号はＣＭＯＳインバータ１，２，３を介して出力端子Ｏ
ＵＴに出力され、ノードＤ２の信号はＣＭＯＳインバー
タ４を介してノードＤ１にフィードバックされる。

【００３１】入力端子ＩＮが”Ｌ”レベルの場合から”
Ｈ”レベルに変化する場合、ノードＤ１，Ｄ２もＣＭＯ
Ｓインバータ１，２を介して、それぞれ”Ｈ”レベルか
ら”Ｌ”レベル，”Ｌ”レベルから”Ｈ”レベルに変化
するが、ＣＭＯＳインバータ２はＣＭＯＳインバータ１
のゲート電圧がゲートしきい値電圧Ｖinv1を越えない限
り動作しないため、ノードＤ２はＣＭＯＳインバータ１
のゲート電圧がゲートしきい値電圧Ｖinv1を越えない限
り”Ｌ”レベルを保持している。ＣＭＯＳインバータ１
のゲート電極にＮチャネル型ＭＯＳトランジスタＮＭ１
のしきい値電圧Ｖtn1を越えて電位が供給されると、Ｐ
チャネル型ＭＯＳトランジスタＰＭ１が線形領域に、Ｎ
チャネル型ＭＯＳトランジスタＮＭ１が飽和領域にな
り、Ｐチャネル型ＭＯＳトランジスタＰＭ１からＮチャ
ネル型ＭＯＳトランジスタＮＭ１へ電流が流れはじめ
る。この時点でノードＤ２は”Ｌ”レベルであり、Ｐチ
ャネル型ＭＯＳトランジスタＰＭ４が線形領域に、Ｎチ
ャネル型ＭＯＳトランジスタＮＭ４がカットオフ領域に
ある。ここで、ＣＭＯＳインバータ４はノードＤ１と接
続されているため、Ｎチャネル型ＭＯＳトランジスタＮ
Ｍ１が飽和領域になると線形領域あるＰチャネル型ＭＯ
ＳトランジスタＰＭ４からもＮチャネル型ＭＯＳトラン
ジスタＮＭ１へ電流が流れはじめる。このため、ＣＭＯ
Ｓインバータ１のＰチャネルＭＯＳトランジスタの利得
係数βｐ１にはＰチャネル型ＭＯＳトランジスタＰＭ４
の利得係数βｐ４も加わり、ＣＭＯＳインバータ単体で
動作した場合のＰチャネルＭＯＳトランジスタの利得係
数より大きくなる。従って、ＣＭＯＳインバータ１の利
得係数の比（βｎ１／βｐ１）は、ＣＭＯＳインバータ
単体で動作した場合の利得係数の比より小さくなる。こ
れによりＣＭＯＳインバータ１のゲートしきい値電圧Ｖ
inv1は単体で動作した場合よりＶＤＤ側にシフトし、Ｃ
ＭＯＳインバータ単体でのゲートしきい値電圧より高く
なる。

【００３２】入力端子ＩＮが”Ｈ”レベルの場合から”
Ｌ”レベルに変化する場合、ノードＤ１，Ｄ２もＣＭＯ
Ｓインバータ１，２を介して、それぞれ”Ｌ”レベルか
ら”Ｈ”レベル，”Ｈ”レベルから”Ｌ”レベルに変化
するが、ＣＭＯＳインバータ２はＣＭＯＳインバータ１
のゲート電圧がゲートしきい値電圧Ｖinv1を越えない限
り動作しないため、ノードＤ２はＣＭＯＳインバータ１
のゲート電圧がゲートしきい値電圧Ｖinv1を越えない限
り”Ｈ”レベルを保持している。ＣＭＯＳインバータ１
のゲート電極にＰチャネル型ＭＯＳトランジスタＰＭ１
のしきい値電圧Ｖtp1を越えて電位が供給されると、Ｐ
チャネル型ＭＯＳトランジスタＰＭ１が飽和領域に、Ｎ
チャネル型ＭＯＳトランジスタＮＭ１が線形領域にな
り、Ｐチャネル型ＭＯＳトランジスタＰＭ１からＮチャ
ネル型ＭＯＳトランジスタＮＭ１へ電流が流れはじめ
る。この時点でノードＤ２は”Ｈ”レベルであり、Ｐチ
ャネル型ＭＯＳトランジスタＰＭ４がカットオフ領域
に、Ｎチャネル型ＭＯＳトランジスタＮＭ４が線形領域
にある。ここで、ＣＭＯＳインバータ４はノードＤ１と
接続されているため、Ｐチャネル型ＭＯＳトランジスタ
ＰＭ１が飽和領域になると線形領域あるＮチャネル型Ｍ
ＯＳトランジスタＰＭ４へもＰチャネル型ＭＯＳトラン
ジスタＰＭ１から電流が流れはじめる。このため、ＣＭ
ＯＳインバータ１のＮチャネルＭＯＳトランジスタの利
得係数βｎ１にはＮチャネル型ＭＯＳトランジスタＮＭ
４の利得係数βｎ４も加わり、ＣＭＯＳインバータ単体
で動作した場合のＮチャネルＭＯＳトランジスタの利得
係数より大きくなる。従って、ＣＭＯＳインバータ１の
利得係数の比（βｎ１／βｐ１）は、ＣＭＯＳインバー
タ単体で動作した場合の利得係数の比より大きくなる。
これによりＣＭＯＳインバータ１のゲートしきい値電圧
Ｖinv1は単体で動作した場合よりＧＮＤ側にシフトし、
ＣＭＯＳインバータ単体でのゲートしきい値電圧より低
くなる。

【００３３】従って、コントロール端子Ｃが”Ｈ”レベ
ルの場合、入力端子ＩＮが”Ｌ”レベルの場合から”
Ｈ”レベルに変化するときにはゲートしきい値電圧Ｖ
_invが高くなり、入力端子ＩＮが”Ｈ”レベルの場合か
ら”Ｌ”レベルに変化するときにはゲートしきい値電圧
Ｖ_invが低くなるため、シュミットトリガ付きの入力バ
ッファ回路として動作する。

【００３４】以上より、本回路は、（ａ）コントロール
端子Ｃが”Ｌ”レベルの場合には、通常の入力バッファ
回路ＩＡとして動作し、（ｂ）コントロール端子Ｃが”
Ｈ”レベルの場合には、シュミットトリガ付きの入力バ
ッファ回路ＩＢとして動作する。このように、コントロ
ール端子Ｃのレベルに応じて、通常の入力バッファ回路
ＩＡとシュミットトリガ付きの入力バッファ回路ＩＢと
を選択することができるため、従来品ではマスク作成前
に必要であった入力バッファ回路の選択がマスク作成後
でも可能となり、状況に応じた使い分けもできるという
効果が得られる。

【００３５】（実施の形態２の変形例）なお、図３は、
図２の変形例として示す。同図において、ノードＤ４ａ
からＰチャネル型ＭＯＳトランジスタＰＭ１ｂのゲート
に電位を供給し、ノードＤ５ａからＮチャネル型ＭＯＳ
トランジスタＮＭ１ｂのゲートに電位を供給することも
できる。

【００３６】この場合には、コントロール端子Ｃａのレ
ベルが”Ｌ”レベルの時に、本回路はシュミットトリガ
付きの入力バッファ回路として動作し、又、コントロー
ル端子Ｃａのレベルが”Ｈ”レベルの時に、本回路は通
常の入力バッファ回路として動作する。

【００３７】（実施の形態３）図４は、この発明の実施
の形態３におけるＣＭＯＳ型入力バッファ回路装置の構
成を示す図である。図４において、各符号５ｂ，６ｂ，
７，１０及び１１は、それぞれＰチャネル型ＭＯＳトラ
ンジスタＰＭ５ｂ，ＰＭ６ｂ，ＰＭ７，ＰＭ１０及びＰ
Ｍ１１並びにＮチャネル型ＭＯＳトランジスタＮＭ５
ｂ，ＮＭ６ｂ，ＮＭ７，ＮＭ１０及びＮＭ１１からなる
ＣＭＯＳインバータであり、符号８は、直列接続された
Ｐチャネル型ＭＯＳトランジスタＰＭ８、ＰＭ８ａ及び
Ｎチャネル型ＭＯＳトランジスタＮＭ８からなるＣＭＯ
Ｓインバータである。符号９は、Ｐチャネル型ＭＯＳト
ランジスタＰＭ９並びに直列接続されたＮチャネル型Ｍ
ＯＳトランジスタＮＭ９及びＮＭ９ａからなるＣＭＯＳ
インバータである。又、符号１２，１３は、それぞれＰ
チャネル型ＭＯＳトランジスタＰＭ１２，ＰＭ１３とＮ
チャネル型ＭＯＳトランジスタＮＭ１２，ＮＭ１３とか
らなるトランスミッションゲートである。

【００３８】ここで、ＣＭＯＳインバータ１０，１１
は、ＣＭＯＳインバータ７，８，９のゲートしきい値電
圧Ｖinv7，Ｖinv8，Ｖinv9をそのままシフトするように
設計されている。このため，本回路のゲートしきい値電
圧Ｖinvは、ＣＭＯＳインバータ７，８，９のゲートし
きい値電圧Ｖinv7，Ｖinv8，Ｖinv9によって決定され
る。またＣＭＯＳインバータ８のゲートしきい値電圧Ｖ
inv8は、ＣＭＯＳインバータ９のゲートしきい値電圧Ｖ
inv9よりも高く設計されている。

【００３９】ここでは、上記各要素５ｂ（第１ＣＭＯＳ
インバータ），６ｂ（第２ＣＭＯＳインバータ），１
１，１２（第１トランスミッションゲート），１３（第
２トランスミッションゲート）は、図１に示したセレク
タ回路ＩＣに相当する部分を構成しており、その内、コ
ントロール端子Ｃｂ、第１及び第２ＣＭＯＳインバータ
５ｂ，６ｂが「コントロール手段」を形成し、第１及び
第２トランスミッションゲートは、それぞれ「第１及び
第２スイッチング手段」を形成している。又、後述する
ように、ＣＭＯＳインバータ７はＬＶＴＴＬのレベルシ
フタを、ＣＭＯＳインバータ８，９，１０はシュミット
トリガ付きＬＶＴＴＬのレベルシフタを各々構成してい
る。

【００４０】（ａ）コントロール端子Ｃｂに”Ｌ”レベ
ルの信号が供給された場合 この場合には、ノードＤ４ｂはＣＭＯＳインバータ５ｂ
（第１インバータ回路）を介して”Ｈ”レベルに、ノー
ドＤ５ｂはＣＭＯＳインバータ６ｂ（第２インバータ回
路）を介して”Ｌ”レベルになる。従って、Ｐチャネル
型ＭＯＳトランジスタＰＭ１３及びＮチャネル型ＭＯＳ
トランジスタＮＭ１２のゲート（制御端）には”Ｈ”レ
ベルの電位が供給され、Ｐチャネル型ＭＯＳトランジス
タＰＭ１２及びＮチャネル型ＭＯＳトランジスタＮＭ１
３のゲート（制御端）には”Ｌ”レベルの電位が供給さ
れる。このため、トランスミッションゲート１２はオン
状態に、トランスミッションゲート１３はオフ状態にな
る。

【００４１】この時、入力端子ＩＮに供給される信号
は、ＣＭＯＳインバータ７，トランスミッションゲート
１２，ＣＭＯＳインバータ１１を介して、出力端子ＯＵ
Ｔへ出力される。従って、入力電圧が”Ｌ”レベルか
ら”Ｈ”レベル及び”Ｈ”レベルから”Ｌ”レベルのど
ちらに変化しても、ＣＭＯＳインバータ７のＰチャネル
ＭＯＳトランジスタの利得係数であるβｐ７とＮチャネ
ルＭＯＳトランジスタの利得係数βｎ７との比（βｎ７
／βｐ７）は一定であるため、本回路のゲートしきい値
電圧Ｖinvも一定であり、通常の入力バッファ回路ＩＡ
（図１）として動作する。

【００４２】（ｂ）コントロール端子Ｃｂに”Ｈ”レベ
ルの信号が供給された場合 この場合には、ノードＤ４ｂはＣＭＯＳインバータ５ｂ
を介して”Ｌ”レベルに、ノードＤ５ｂはＣＭＯＳイン
バータ６ｂを介して”Ｈ”レベルになる。従って、Ｐチ
ャネル型ＭＯＳトランジスタＰＭ１３及びＮチャネル型
ＭＯＳトランジスタＮＭ１２のゲートには”Ｌ”レベル
の電位が供給され、Ｐチャネル型ＭＯＳトランジスタＰ
Ｍ１２及びＮチャネル型ＭＯＳトランジスタＮＭ１３の
ゲートには”Ｈ”レベルの電位が供給される。このた
め、トランスミッションゲート１２，１３はそれぞれ、
オフ状態、オン状態になる。

【００４３】今、入力端子ＩＮが”Ｌ”レベルにある場
合を考える。この時、ノードＤ８，Ｄ９はそれぞれ”
Ｈ”レベル，”Ｌ”レベルである。このため、ＭＯＳト
ランジスタＰＭ８ａ，ＮＭ９ａのゲートには”Ｌ”レベ
ルの電位が供給され、Ｐチャネル型ＭＯＳトランジスタ
ＰＭ８ａはオン状態に、Ｎチャネル型ＭＯＳトランジス
タＮＭ９ａはオフ状態になる。従って、ＣＭＯＳインバ
ータ８はＣＭＯＳインバータとして機能するが、ＣＭＯ
Ｓインバータ９は、ＧＮＤ側への電位の供給ができない
ために、ＣＭＯＳインバータとして機能しない。

【００４４】ここで、入力端子ＩＮに供給される信号
が”Ｌ”レベルから”Ｈ”レベルに変化する場合を考え
る。この時、ノードＤ８，Ｄ９もＣＭＯＳインバータ
８，１０を介して、それぞれ”Ｈ”レベルから”Ｌ”レ
ベル，”Ｌ”レベルから”Ｈ”レベルに変化するが、Ｃ
ＭＯＳインバータ１０はＣＭＯＳインバータ８のゲート
電圧がゲートしきい値電圧Ｖinv8を越えない限り動作し
ないため、ノードＤ９も、ＣＭＯＳインバータ８のゲー
ト電圧がゲートしきい値電圧Ｖinv8を越えない限り、”
Ｌ”レベルを保持している。従って、Ｎチャネル型ＭＯ
ＳトランジスタＮＭ９ａはオフ状態のままであり、ＣＭ
ＯＳインバータ９はＣＭＯＳインバータとして機能しな
い。これにより、入力端子ＩＮが”Ｌ”レベルから”
Ｈ”レベルに変化する場合には、本回路のゲートしきい
値電圧Ｖinvは、ＣＭＯＳインバータ８のゲートしきい
値電圧Ｖinv8によって決定される。

【００４５】なお、入力端子ＩＮが”Ｌ”レベルから”
Ｈ”レベルに変化する場合には、Ｐチャネル型ＭＯＳト
ランジスタＰＭ９からの電流もノードＤ８を介してＮチ
ャネル型ＭＯＳトランジスタＮＭ８へ流れ込むため、Ｃ
ＭＯＳインバータ８のＰチャネルＭＯＳトランジスタの
利得係数βｐ８は、ＣＭＯＳインバータ８単体でのＰチ
ャネルＭＯＳトランジスタの利得係数よりも大きくな
り、その結果、ＭＯＳトランジスタの利得係数の比（β
ｎ８／βｐ８）が小さくなり、ゲートしきい値電圧Ｖin
v8は、ＶＤＤ側にシフトするために、ＣＭＯＳインバー
タ８単体でのゲートしきい値電圧よりもさらに高くな
る。

【００４６】これに対して、入力端子ＩＮが”Ｈ”レベ
ルである時は、ノードＤ８，９は、それぞれ”Ｌ”レベ
ル，”Ｈ”レベルである。このため、ＭＯＳトランジス
タＰＭ８ａ，ＮＭ９ａのゲートには”Ｈ”レベルの電位
が供給され、Ｐチャネル型ＭＯＳトランジスタＰＭ８ａ
はオフ状態に、Ｎチャネル型ＭＯＳトランジスタＮＭ９
ａはオン状態になる。従って、ＣＭＯＳインバータ９は
ＣＭＯＳインバータとして機能するが、ＣＭＯＳインバ
ータ８は、ＶＤＤ側からの電位に供給ができないため
に、ＣＭＯＳインバータとして機能しない。

【００４７】ここで、入力端子ＩＮに供給される信号
が”Ｈ”レベルから”Ｌ”レベルに変化する場合を考え
る。このとき、ノードＤ８，Ｄ９もＣＭＯＳインバータ
８，１０を介して、それぞれ”Ｌ”レベルから”Ｈ”レ
ベル，”Ｈ”レベルから”Ｌ”レベルに変化するが、Ｃ
ＭＯＳインバータ１０はＣＭＯＳインバータ９のゲート
電圧がゲートしきい値電圧Ｖinv9を越えない限り動作し
ないため、ノードＤ９も、ＣＭＯＳインバータ９のゲー
ト電圧がゲートしきい値電圧Ｖinv9を越えない限り、”
Ｈ”レベルを保持している。従って、Ｐチャネル型ＭＯ
ＳトランジスタＰＭ９ａはオフ状態のままであり、ＣＭ
ＯＳインバータ８はＣＭＯＳインバータとして機能しな
い。これにより、入力端子ＩＮが”Ｌ”レベルから”
Ｈ”レベルに変化する場合には、本回路のゲートしきい
値電圧ＶinvはＣＭＯＳインバータ９のゲートしきい値
電圧Ｖinv9によって決定される。

【００４８】なお、入力端子ＩＮが”Ｈ”レベルから”
Ｌ”レベルに変化する場合には、Ｎチャネル型ＭＯＳト
ランジスタＮＭ８へもノードＤ８を通じてＰチャネル型
ＭＯＳトランジスタＰＭ９から電流が流れ込むため、Ｃ
ＭＯＳインバータ９のＮチャネルＭＯＳトランジスタの
利得係数βｎ９は、ＣＭＯＳインバータ９単体でのＮチ
ャネルＭＯＳトランジスタの利得係数よりも大きくな
り、従って、ＭＯＳトランジスタの利得係数の比（βｎ
９／βｐ９）は大きくなり、ゲートしきい値電圧Ｖinv9
は、ＧＮＤ側にシフトされるため、ＣＭＯＳインバータ
９単体でのゲートしきい値電圧よりもさらに低くなる。

【００４９】コントロール端子Ｃｂが”Ｈ”レベルの場
合は、入力端子ＩＮが”Ｌ”レベルから”Ｈ”レベルに
変化するときは、ゲートしきい値電圧が高い方のＣＭＯ
Ｓインバータ８のゲートしきい値電圧Ｖinv8によって決
定され、入力端子ＩＮが”Ｈ”レベルから”Ｌ”レベル
に変化するときは、ゲートしきい値電圧が低いＣＭＯＳ
インバータ９のゲートしきい値電圧Ｖinv9によって決定
される。このため、本回路はシュミットトリガ付きの入
力バッファ回路ＩＢ（図１）として動作する。

【００５０】以上より、（ａ）コントロール端子Ｃｂ
が”Ｌ”レベルの場合には、トランスミッションゲート
１２，１３はそれぞれオン状態、オフ状態となるため、
本回路は通常の入力バッファ回路として動作し、他方、
（ｂ）コントロール端子Ｃｂが”Ｈ”レベルの場合に
は、トランスミッションゲート１２，１３はそれぞれオ
フ状態、オン状態となるため、本回路はシュミットトリ
ガ付きの入力バッファ回路として動作する。

【００５１】このように、実施の形態３の発明によれ
ば、コントロール端子Ｃｂのレベルに応じて、通常の入
力バッファ回路ＩＡとシュミットトリガ付きの入力バッ
ファ回路ＩＢとを選択することができる。そのため、従
来の技術ではマスク作成前に必要であった入力バッファ
回路の選択がマスク作成後でも可能となり、又、状況に
応じた使い分けもできるという効果を奏し得る。

【００５２】又、図２，図３の回路では、フィードバッ
クによって論理しきい値を変えることにより通常の入力
バッファ回路とシュミットトリガ付きの入力バッファ回
路とを選択的に実現していたが、図４の本回路では、通
常の入力バッファ回路とシュミットトリガ付きの入力バ
ッファ回路を別個に回路構成し、それらの入力バッファ
回路の出力端の各々にトランスミッションゲート１２，
１３を設け、これらをコントロールすることでセレクタ
回路を構成すれば良いので、図２、図３の場合と較べて
回路設計が簡単になるという効果も得られる。

【００５３】（実施の形態３の変形例）なお、図５は、
図４の変形例として示す。同図において、ノードＤ５ｃ
からＰチャネル型ＭＯＳトランジスタＰＭ１３ａとＮチ
ャネル型ＭＯＳトランジスタＮＭ１２ａのゲートに電位
を供給し、又、ノードＤ４ｃからＰチャネル型ＭＯＳト
ランジスタＰＭ１２ａとＮチャネル型ＭＯＳトランジス
タＮＭ１３ａのゲートに電位を供給することも可能であ
る。

【００５４】この場合には、コントロール端子Ｃｃが”
Ｌ”レベルの時には、トランスミッションゲート１２
ａ，１３ａはそれぞれ、オフ状態、オン状態となり、シ
ュミットトリガ付きの入力バッファ回路として動作す
る。又、コントロール端子Ｃｃが”Ｈ”レベルの時に
は、トランスミッションゲート１２ａ，１３ａはそれぞ
れ、オン状態、オフ状態となり、通常の入力バッファ回
路として動作する。

【００５５】（実施の形態４）図６は、この発明の実施
の形態４におけるＣＭＯＳ型入力バッファ回路装置の構
成を示す図である。なお、この図６の回路図は、図４の
回路図の応用例である。即ち、ここでは、第１及び第２
トランスミッションゲート１２，１３（図４）に代え
て、トランスミッションゲートとして機能しうる第１及
び第２ＣＭＯＳインバータを、それぞれ「第１及び第２
スイッチング手段」として用いる。その他の点では、図
４の場合と同じである。

【００５６】図６において、各符号５ｄ，６ｄ，７ａ，
１０ａ，１１ａ及び１１ｂは、それぞれＰチャネル型Ｍ
ＯＳトランジスタＰＭ５ｄ，ＰＭ６ｄ，ＰＭ７ａ，ＰＭ
１０ａ，ＰＭ１１ａ及びＰＭ１１ｂ並びにＮチャネル型
ＭＯＳトランジスタＮＭ５ｄ，ＮＭ６ｄ，ＮＭ７ａ，Ｎ
Ｍ１０ａ，ＮＭ１１ａ及びＮＭ１１ｂからなる、ＣＭＯ
Ｓインバータである。

【００５７】ここでは、上述した通り、図４において通
常の入力バッファ回路ＩＡとシュミットトリガ付きの入
力バッファ回路ＩＢを制御していたトランスミッション
ゲート１２，１３を、それぞれに対応するインバータ１
１ａ，１１ｂ（第１及び第２ＣＭＯＳインバータ）に組
み込み、且つ、組み込んだＣＭＯＳインバータ１１ａ，
１１ｂの入力端を、通常の入力バッファ回路ＩＡとシュ
ミットトリガ付きの入力バッファ回路ＩＢの出力端にそ
れぞれ接続させることとしている。これにより、インバ
ータ１１ａ及び１１ｂに、コントロール端子Ｃｄのレベ
ルに応じて通常の入力バッファ回路ＩＡとシュミットト
リガ付きの入力バッファ回路ＩＢとの出力を制御する機
能を実現せしめている。より具体的には、図４における
トランスミッションゲート１２のＰチャネル型ＭＯＳト
ランジスタＰＭ１２を、図６におけるＣＭＯＳインバー
タ１１ａのＰチャネル型ＭＯＳトランジスタＰＭ１１ｂ
とＶＤＤとの間にＰＭＯＳトランジスタＰＭ１２ｂとし
て挿入し、図４のＮチャネル型ＭＯＳトランジスタＮＭ
１２を、図６におけるＣＭＯＳインバータ１１ａのＮチ
ャネルＭＯＳトランジスタＮＭ１１ａとＧＮＤとの間
に、ＮＭＯＳトランジスタＮＭ１２ｂとして挿入してい
る。又、図４のトランスミッションゲート１３のＰチャ
ネル型ＭＯＳトランジスタＰＭ１３を、図６のＣＭＯＳ
インバータ１１ｂのＰチャネル型ＭＯＳトランジスタＰ
Ｍ１１ｂとＶＤＤの間にＰチャネル型ＭＯＳトランジス
タＰＭ１３ｂとして挿入し、図４のＮチャネル型ＭＯＳ
トランジスタＮＭ１３を、図６のＣＭＯＳインバータ１
１ｂのＮチャネル型ＭＯＳトランジスタＮＭ１１ｂとＧ
ＮＤとの間に、Ｎチャネル型ＭＯＳトランジスタＮＭ１
３ｂとして挿入している。

【００５８】（ａ）コントロール端子Ｃｄに”Ｌ”レベ
ルの信号が供給された場合 このとき、ノードＤ４ｄはＣＭＯＳインバータ５ｄを介
して”Ｈ”レベルに、ノードＤ５ｄはＣＭＯＳインバー
タ６ｄを介して”Ｌ”レベルになる。従って、Ｐチャネ
ル型ＭＯＳトランジスタＰＭ１３ｂ及びＮチャネル型Ｍ
ＯＳトランジスタＮＭ１２ｂのゲートには”Ｈ”レベル
の電位が供給され、Ｐチャネル型ＭＯＳトランジスタＰ
Ｍ１２ｂ及びＮチャネル型ＭＯＳトランジスタＮＭ１３
ｂのゲートには”Ｌ”レベルの電位が供給される。この
ため、ＭＯＳトランジスタＰＭ１３ｂ，ＮＭ１３ｂはと
もにオフ状態になり、又、ＭＯＳトランジスタＰＭ１２
ｂ，ＮＭ１２ｂはともにオン状態となり、ＣＭＯＳイン
バータ１１ｂには電位が供給されず、ＣＭＯＳインバー
タ１１ａへは電位が供給される。このため、ＣＭＯＳイ
ンバータ１ａのみが動作する結果、本回路は通常の入力
バッファ回路ＩＡ（図１）として動作する。

【００５９】（ｂ）コントロール端子Ｃｄに”Ｈ”レベ
ルの信号が供給された場合 このとき、ノードＤ４ｄはＣＭＯＳインバータ５ｄを介
して”Ｌ”レベルに、ノードＤ５ｄはＣＭＯＳインバー
タ６ｄを介して”Ｈ”レベルになる。従って、Ｐチャネ
ル型ＭＯＳトランジスタＰＭ１３ｂ及びＮチャネル型Ｍ
ＯＳトランジスタＮＭ１２ｂのゲートには”Ｌ”レベル
の電位が供給され、Ｐチャネル型ＭＯＳトランジスタＰ
Ｍ１２ｂ及びＮチャネル型ＭＯＳトランジスタＮＭ１３
ｂのゲートには”Ｈ”レベルの電位が供給される。この
ため、ＭＯＳトランジスタＰＭ１３ｂ，ＮＭ１３ｂのみ
が共にオン状態になり、ノードＤ９ａからＣＭＯＳイン
バータ１１ｂを介して出力端子ＯＵＴへ信号が出力され
ることとなるので、本回路はシュミットトリガ付きの入
力バッファ回路ＩＢ（図１）として動作する。

【００６０】以上より、（ａ）コントロール端子Ｃｄ
が”Ｌ”レベルの場合には、本回路は通常の入力バッフ
ァ回路ＩＡとして動作し、他方、（ｂ）コントロール端
子Ｃｄが”Ｈ”レベルの場合には、本回路はシュミット
トリガ付きの入力バッファ回路ＩＢとして動作する。

【００６１】このように、実施の形態４の発明において
も、コントロール端子Ｃｄのレベルに応じて、通常の入
力バッファ回路ＩＡとシュミットトリガ付きの入力バッ
ファ回路ＩＢとを選択することができる。従って、本実
施の形態４は、実施の形態５と同一の効果を奏する。即
ち、従来の技術ではマスク作成前に必要であった入力バ
ッファ回路の選択がマスク作成後でも可能となり、又、
状況に応じた使い分けもできると共に、トランスミッシ
ョンゲート機能を組み込まれた両インバータ１１ａ，１
１ｂをコントロール端子Ｃｄからコントロールすること
でセレクタ回路を構成することができるので、図２、図
３の場合と較べて回路設計を簡単にすることができる。

【００６２】（実施の形態４の変形例）なお、図７は、
図６の変形例として示す。ノードＤ５ｅからＰチャネル
型ＭＯＳトランジスタＰＭ１２ｂとＮチャネル型ＭＯＳ
トランジスタＮＭ１２ａのゲートに電位を供給し、又、
ノードＤ４ｃからＰチャネル型ＭＯＳトランジスタＰＭ
１２ａとＮチャネル型ＭＯＳトランジスタＮＭ１３ａの
ゲートに電位を供給することも可能である。

【００６３】この場合には、コントロール端子Ｃｅが”
Ｌ”レベルの時には、本回路はシュミットトリガ付きの
入力バッファ回路として動作する。逆に、コントロール
端子Ｃｅが”Ｈ”レベルの時には、本回路は、通常の入
力バッファ回路ＩＡとして動作する。

【００６４】（実施の形態５）図８は、この発明の実施
の形態５におけるＣＭＯＳ型入力バッファ回路装置の構
成を示す図である。なお、図８の回路も図４の回路の応
用例である。即ち、図４の回路では、通常の入力バッフ
ァ回路ＩＡとシュミットトリガ付きの入力バッファ回路
ＩＢの出力をトランスミッションゲート１２，１３によ
って制御していたが、図８の回路では、上述のトランス
ミッションゲート１２，１３に代えて複合ゲート回路構
成とすることにより、コントロール端子Ｃｆのレベルに
応じて通常の入力バッファ回路ＩＡとシュミットトリガ
付きの入力バッファ回路ＩＢの出力制御を実現させてい
る。

【００６５】同図において、符号５ｆ，６ｆ，７ｂ，
８，９ｄ及び１０ｂは、それぞれＰチャネル型ＭＯＳト
ランジスタＰＭ５ｆ，ＰＭ６ｆ，ＰＭ７ｂ，ＰＭ８，Ｐ
Ｍ９ｄ及びＰＭ１０ｂ、並びにＮチャネル型ＭＯＳトラ
ンジスタＮＭ５ｆ，ＮＭ６ｆ，ＮＭ７ｂ，ＮＭ８，ＮＭ
９ｄ及びＮＭ１０ｂからなるＣＭＯＳインバータであ
る。又、符号１４は、Ｐチャネル型ＭＯＳトランジスタ
ＰＭ１４，ＰＭ１４ａ，ＰＭ１４ｂ及びＰＭ１４ｃ並び
にＮチャネル型ＭＯＳトランジスタＮＭ１４，ＮＭ１４
ａ，ＮＭ１４ｂ及びＮＭ１４ｃからなる、複合ゲート回
路を示す。

【００６６】ここでは、インバータ７ｂが通常の入力バ
ッファ回路ＩＡをなし、インバータ８，９ｄ，１０ｂが
シュミットトリガ付きの入力バッファ回路ＩＢをなし、
インバータ５ｆ，６ｆとコントロール端子Ｃｆとが「コ
ントロール手段」を形成し、上記複合ゲート回路が「セ
レクタ手段」をなしている。

【００６７】（ａ）コントロール端子Ｃｆに”Ｌ”レベ
ルの信号が供給された場合 このとき、ノードＤ４ｆはＣＭＯＳインバータ５ｆを介
して”Ｈ”レベルに、ノードＤ５ｆはＣＭＯＳインバー
タ６ｆを介して”Ｌ”レベルになる。従って、Ｐチャネ
ル型ＭＯＳトランジスタＰＭ１４ｂ及びＮチャネル型Ｍ
ＯＳトランジスタＮＭ１４ｃのゲートには”Ｈ”レベル
の電位が供給され、Ｐチャネル型ＭＯＳトランジスタＰ
Ｍ１４ｃ及びＮチャネル型ＭＯＳトランジスタＮＭ１４
ａのゲートには”Ｌ”レベルの電位が供給される。この
ため、ＭＯＳトランジスタＰＭ１４ｂ，ＮＭ１４ａはオ
フ状態となり、ＭＯＳトランジスタＰＭ１４ｃ，ＮＭ１
４ｃはオン状態となり、ＭＯＳトランジスタＰＭ１４，
ＰＭ１４ｃ，ＮＭ１４ｂ，ＮＭ１４ｃからなるインバー
タ回路のみが機能し、複合ゲート回路１４はノードＤ７
ｂからの信号を出力端子ＯＵＴへ出力する。このため、
本回路は通常の入力バッファ回路ＩＡ（図１）として動
作する。

【００６８】（ｂ）コントロール端子Ｃｆに”Ｈ”レベ
ルの信号が供給された場合 このとき、ノードＤ４ｆはＣＭＯＳインバータ５ｆを介
して”Ｌ”レベルに、ノードＤ５ｆはＣＭＯＳインバー
タ６ｆを介して”Ｈ”レベルになる。従って、ＭＯＳト
ランジスタＰＭ１４ｂ，ＮＭ１４ａはオン状態となり、
ＭＯＳトランジスタＰＭ１４ｃ，ＮＭ１４ｃはオフ状態
となり、ＭＯＳトランジスタＰＭ１４ｂ，ＰＭ１４ａ，
ＮＭ１４，ＮＭ１４ａから成るインバータ回路のみが機
能し、複合ゲート回路１４はノードＤ９ｂからの信号を
出力端子ＯＵＴへ出力する。このため、本回路はシュミ
ットトリガ付きの入力バッファ回路ＩＢ（図１）として
動作する。

【００６９】以上より、（ａ）コントロール端子Ｃｆ
が”Ｌ”レベルの場合には、本回路は通常の入力バッフ
ァ回路ＩＡとして動作し、他方、（ｂ）コントロール端
子Ｃｄが”Ｈ”レベルの場合には、本回路はシュミット
トリガ付きの入力バッファ回路ＩＢとして動作する。

【００７０】このように、実施の形態５の発明において
も、コントロール端子Ｃｆのレベルに応じて、通常の入
力バッファ回路ＩＡとシュミットトリガ付きの入力バッ
ファ回路ＩＢとを選択することができ、実施の形態３，
４と同一の効果を奏する。

【００７１】（実施の形態５の変形例）図９は、図８の
変形例である。この場合には、ノードＤ５ｇからＰチャ
ネル型ＭＯＳトランジスタＰＭ１４ｆとＮチャネル型Ｍ
ＯＳトランジスタＮＭ１４ｇのゲートに電位を供給し、
又、ノードＤ４ｇからＰチャネル型ＭＯＳトランジスタ
ＰＭ１４ｇとＮチャネル型ＭＯＳトランジスタＮＭ１４
ｅのゲートに電位を供給している。

【００７２】従って、コントロール端子Ｃｇが”Ｌ”レ
ベルの時には、シュミットトリガ付きの入力バッファ回
路ＩＢとして動作し、又、コントロール端子Ｃｇが”
Ｈ”レベルの時には、通常の入力バッファ回路ＩＡとし
て動作する。

【００７３】

【発明の効果】請求項１〜６記載の各発明によれば、従
来品ではマスク作成前に必要であった入力バッファ回路
の選択がマスク作成後でも可能となり、状況に応じた使
い分けもできるという効果が得られる。

【００７４】又、請求項２〜５記載の発明によれば、第
１の入力バッファ手段及び第２の入力バッファ手段の出
力端のそれぞれに対応する第１及び第２スイッチング手
段を設けてこれらをコントロール手段によってコントロ
ールするだけでセレクタ手段を構成することができるの
で、回路設計を簡単にできるという効果がある。

【００７５】特に、請求項３記載の発明によれば、請求
項２記載の第１及び第２スイッチング手段として汎用な
トランスミッションゲートを用いているので、汎用的且
つ実用的なＣＭＯＳ型入力バッファ回路装置を実現でき
るという効果がある。

【００７６】又、請求項４及び５記載の発明によれば、
請求項２記載の第１及び第２スイッチング手段としてＣ
ＭＯＳインバータ及び複合ゲート回路をそれぞれ用いて
いるので、請求項３と同様に、汎用的且つ実用的なＣＭ
ＯＳ型入力バッファ回路装置を実現できるという効果が
ある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるＣＭＯＳ型
入力バッファ回路装置の構成を示すブロック図である。

【図２】 この発明の実施の形態２におけるＣＭＯＳ型
入力バッファ回路装置の構成を示す図である。

【図３】 この発明の実施の形態２の変形例におけるＣ
ＭＯＳ型入力バッファ回路装置の構成を示す図である。

【図４】 この発明の実施の形態３におけるＣＭＯＳ型
入力バッファ回路装置の構成を示す図である。

【図５】 この発明の実施の形態３の変形例におけるＣ
ＭＯＳ型入力バッファ回路装置の構成を示す図である。

【図６】 この発明の実施の形態４におけるＣＭＯＳ型
入力バッファ回路装置の構成を示す図である。

【図７】 この発明の実施の形態４の変形例におけるＣ
ＭＯＳ型入力バッファ回路装置の構成を示す図である。

【図８】 この発明の実施の形態５におけるＣＭＯＳ型
入力バッファ回路装置の構成を示す図である。

【図９】 この発明の実施の形態５の変形例におけるＣ
ＭＯＳ型入力バッファ回路装置の構成を示す図である。

【図１０】 通常及びシュミットトリガ付きのＣＭＯＳ
型入力バッファ回路並びにそれらの直流伝達特性を示す
図である。

【符号の説明】

ＩＡ 通常の入力バッファ回路、ＩＢ シュミットトリ
ガ付きの入力バッファ回路、ＩＣ セレクタ回路、Ｃ
コントロール端子、１，２，３，４，４ａ，５，５ａ，
５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，６，６ａ，６
ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，７，７ａ，７ｂ，
８，９，９ｂ，９ｄ，１０，１０ａ，１０ｂ，１１，１
１ａ，１１ｂ，１１ｃ，１１ｄ ＣＭＯＳインバータ、
１２，１２ａ，１３，１３ａ トランスミッションゲー
ト、１４，１４ｄ 複合ゲート回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳ型インバータの直流伝達特性に
   おいて、入力電圧のレベル変化に対して常にゲートしき
   い値電圧が一定である第１の入力バッファ手段と、 ＣＭＯＳ型インバータの直流伝達特性において、前記入
   力電圧が”Ｌ”レベルから”Ｈ”レベルに変化する場合
   及び”Ｈ”レベルから”Ｌ”レベルに変化する場合では
   互いに異なるゲートしきい値電圧を有する第２の入力バ
   ッファ手段と、 コントロール信号を出力するコントロール手段と、 前記第１及び第２入力バッファ手段の出力端、前記コン
   トロール手段に第１、第２及び第３入力端が各々接続さ
   れており、前記コントロール信号のレベルに応じて前記
   第１及び前記第２の入力バッファ手段の出力信号を選択
   して出力端子へ出力するセレクタ手段とを備える、ＣＭ
   ＯＳ型入力バッファ回路装置。
2. 【請求項２】 前記セレクタ手段は、 前記第１の入力バッファ手段の出力端と前記コントロー
   ル手段と前記出力端子とに接続され、前記コントロール
   信号が”Ｌ”レベルにあるときにのみ前記第１の入力バ
   ッファ手段の出力信号を出力する第１スイッチング手段
   と、 前記第２の入力バッファ手段の出力端と前記コントロー
   ル手段と、前記出力端子とに接続され、前記コントロー
   ル信号が”Ｈ”レベルにあるときにのみ前記第２の入力
   バッファ手段の出力信号を出力する第２スイッチング手
   段とを備える、請求項１記載のＣＭＯＳ型入力バッファ
   回路装置。
3. 【請求項３】 前記第１及び第２スイッチング手段はそ
   れぞれ第１及び第２トランスミッションゲートから成
   り、 前記コントロール手段は、 前記コントロール信号が印加されるコントロール端子
   と、 前記コントロール端子に接続された第１インバータ回路
   と、 前記第１インバータ回路の出力端に接続された第２イン
   バータ回路とを備え、 前記第１及び第２トランスミッションゲートの制御端
   は、共に前記第１及び第２インバータ回路の各出力端に
   接続されている、請求項２記載のＣＭＯＳ型入力バッフ
   ァ回路装置。
4. 【請求項４】 前記第１及び第２トランスミッションゲ
   ートを、共にトランスミッションゲートとしての機能を
   備えた第１及び第２ＣＭＯＳインバータにそれぞれ置き
   換えた、請求項３記載のＣＭＯＳ型入力バッファ回路装
   置。
5. 【請求項５】 前記第１及び第２トランスミッションゲ
   ートを複合ゲート回路に置き換えた、請求項３記載のＣ
   ＭＯＳ型入力バッファ回路装置。
6. 【請求項６】 入力端子に接続された第１ＣＭＯＳイン
   バータと、 前記第１のＣＭＯＳインバータの出力端に接続された第
   ２ＣＭＯＳインバータと、 コントロール信号を出力するコントロール手段と、 前記コントロール手段の出力端に接続された第３ＣＭＯ
   Ｓインバータと、 前記第２及び第１ＣＭＯＳインバータの出力端にその入
   力端及び出力端がそれぞれ接続された第４ＣＭＯＳイン
   バータとを備え、 前記第４ＣＭＯＳインバータのＰ型ＭＯＳトランジスタ
   と第１電源電位との間に第１ＭＯＳトランジスタが、前
   記第４ＣＭＯＳインバータのＮ型ＭＯＳトランジスタと
   第２電源電位との間に第２ＭＯＳトランジスタがそれぞ
   れ設けられており、 前記第１及び第２ＭＯＳトランジスタのゲートの内の一
   方が前記コントロール手段の出力端に接続され、他方が
   前記第３ＣＭＯＳインバータの出力端に接続されてい
   る、ＣＭＯＳ型入力バッファ回路装置。