JPH1063613A

JPH1063613A - 半導体集積回路

Info

Publication number: JPH1063613A
Application number: JP8223856A
Authority: JP
Inventors: Takashi Ishibashi; 隆石橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-08-26
Filing date: 1996-08-26
Publication date: 1998-03-06
Also published as: EP0827086A3; EP0827086A2; KR19980019006A

Abstract

(57)【要約】【課題】同一のバスに対しての入出力がある複数の装
置を有する半導体集積回路において、負荷の重いバスに
対して、その動作スピードを低下させることなくバスの
消費する電力を小さくすることにある。【解決手段】中央処理装置１と、複数の装置を備え、
中央処理装置及び複数の装置が同一のループ状のバス
６，７に接続され、バス上には、電気的にバスの接続を
開閉できる機能を有するバスバッファ回路１１，１２，
１３を少なくとも２ケ所以上有し、バスバッファ回路の
開閉は、中央処理装置あるいは複数の装置により出力さ
れる制御情報を入力しバッファ制御信号を生成するバス
バッファ制御回路１０により制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関す
る。

【０００２】

【従来の技術】従来の例を図面を参照して説明する。図
６は従来の半導体集積回路ブロック図で、ＲＩＳＣ型マ
イクロコンピュータの例であり、中央処理装置１、命令
キャッシュ２、データキャッシュ３、バスインターフェ
ース４、タイマー、シリアルインターフェース等の周辺
ＩＯ装置５により構成され、これらはそれぞれデータバ
ス６、アドレスバス７によって接続されている。

【０００３】まず、この動作について説明する。中央処
理装置１は、アドレスバス７により命令アドレスを命令
キャッシュ２に送り、命令キャッシュ２は、送られた命
令アドレスがキャッシュヒットしていた場合、対応する
命令コードをデータバス６を介して中央処理装置１に送
る。中央処理装置１は、送られた命令コードをデコード
し、この命令にしたがった処理を実行する。

【０００４】例えば演算命令であった場合は、命令コー
ドにより指定された中央処理装置１内部のレジスタのデ
ータを、やはり中央処理装置１内部の演算回路で処理
し、命令コードで指定された中央処理装置１内部のレジ
スタに格納する。

【０００５】また、ロード命令であった場合、命令コー
ドからロード先のデータアドレスを計算し、そのデータ
アドレスがキャッシュメモリ領域の主記憶に対するアド
レスであった場合は、アドレスバス７によりロード先の
データアドレスをデータキャッシュ３に送り、キャッシ
ュヒットであった場合、中央処理装置１はキャッシュ３
からデータバス６を介してロードデータを受け取り、命
令コードにより指定された中央処理装置１内部のレジス
タに格納する。ストア命令の場合、中央処理装置１は、
命令コードからストア先のデータアドレスを計算し、そ
のデータアドレスが主記憶に対するアドレスであった場
合はアドレスバス７を介してそのデータアドレスを、ま
たデータバス６を介してストアするデータをデータキャ
ッシュ３に送り、キャッシュヒットであった場合、デー
タキャッシュ３は送られたストアデータをストアする。

【０００６】ロード、ストアの先が非キャッシュ領域の
外部メモリ空間、あるいは外部入出力装置であった場合
はバスインターフェース回路４に対して、また内蔵周辺
ＩＯ装置５であった場合は、内蔵周辺ＩＯ装置５に対し
てデータキャッシュ３がヒットした場合と同様の処理を
行う。

【０００７】また命令キャッシュ２、データキャッシュ
３がミスヒットした場合、中央処理装置１は通常の命令
実行を停止し、外部メモリから新たな、命令コード、デ
ータをバスインターフェース回路４及びデータバス６を
介して、中央処理装置を介さず直接キャッシュに取り込
むことによりキャッシュのリプレースを行う。

【０００８】本従来例では、アドレスバス７に出力され
るアドレスには、フェッチする命令のアドレスである命
令アドレスと、ロード、ストア命令におけるデータアド
レスがある。またデータバス６に出力されるデータに
は、命令コードとロード、ストアされるデータがある。
これら２種類のアドレス及び、データをそれぞれ別々の
バスを使うことも考えられるが、バス幅が広いマイクロ
コンピュータでは、バス配線の占める面積が大きくなる
ため、２種類のアドレス及び、データをそれぞれ１つの
バスにマルチプレクスすることが考えられる。しかし、
マルチプレクスバスにした場合、バスに接続するバスド
ライブ回路や、バスを入力とする素子の数はそれだけ増
えることになり、バスラインの負荷容量は大きくなって
しまう。しかも、ＲＩＳＣマイクロコンピュータでは通
常、各命令の処理をパイプライン方式で処理するため、
例えば、これから命令デコードステージに入る命令コー
ドと、メモリアクセスステージのロード、ストアのデー
タを、同クロック内にデータバスに乗せる必要がある。
１クロック内で２つのデータを乗せるために各データは
半クロックしかデータを出力できないため、バスのスピ
ードは高速でなければならない。負荷容量の大きいバス
を高速にするため、バスドライバーのディメンジョンは
大きくなり、これによりさらに負荷容量が増える結果と
なりバスによって消費される電力も大きくなってしま
う。

【０００９】図７は、前記従来のＲＩＳＣ型マイクロコ
ンピュータのマスクパタンの概略図である。図６に示し
たようにデータバス６は、全ての機能ブロックで入出力
されるため、チップをほぼ周回している。ここで、デー
タバス６を利用してどの装置からどの装置に情報が伝わ
るかを表１に示す。

【００１０】

【表１】図７と表１から分かるように、例えば命令コードの転送
において、命令キャッシュ２から中央処理装置１に命令
コードを送る場合、データバス６は分割されていないた
め、データバス６の容量全てをドライブする必要があ
る。

【００１１】このような状態をなくすため、バスをルー
プ状に配線し、間にバスの開閉を行うゲートを設けるこ
とが考えられる。この方法に類似する従来例としては、
公報平２−１５７９５９がある。これは、データバス上
の中央処理装置、主記憶装置、入出力装置のそれぞれの
間に存在する全ての通路を電気的に開閉する複数のゲー
トを設け、この複数のゲートを前記中央処理装置から得
る情報にしたがって開閉制御するというもので、これら
複数の装置間で同時にデータ転送を可能にしようという
ものである。しかしこの従来例は、全ての装置間にゲー
トを配置するため、前記複数のゲートにまたがってデー
タの送受信を行うとゲートの遅延により転送速度が低下
してしまうという欠点がある。

【００１２】

【発明が解決しようとする課題】以上説明したように、
従来の半導体集積回路において、特にビット幅の大きい
高性能ＲＩＳＣマイクロコンピュータでは、チップ上に
占めるバス配線の面積を少なくするため、マルチプレク
スバス構成にする場合が多く、そのため同一のバス上に
複数の装置が接続され、その負荷容量は大きくなったし
まう。さらにマルチプレクスバスの場合、パイプライン
の乱れを防ぐため、１クロックで２種類のデータを半ク
ロック毎に転送する必要があり、バスのスピードに関し
ても高速さが要求される。よって負荷容量の重いバスを
高速にドライブするため、バスで消費する電力が非常に
大きくなるという問題点があった。

【００１３】この問題点の解決策として、バスをループ
上に接続し、バス上にバスを電気的に開閉可能なゲート
を設けることが考えられるが、単なる開閉のみのゲート
では、このゲートをまたがったアクセスが発生したとき
にバスのスピードが低下してしまうという問題点があっ
た。

【００１４】本発明の目的は、負荷の重いバスに対し
て、その動作スピードを低下させることなくバスの消費
する電力を小さくすることにある。

【００１５】

【課題を解決するための手段】中央処理装置と、複数の
装置を備え、前記中央処理装置及び複数の装置は同一の
ループ状のバスに接続され、前記バス上には、電気的に
バスの接続を開閉できる機能を有する複数の装置間全て
には配置されることはないバスバッファ回路を、少なく
とも２ケ所以上有し、前記バスバッファ回路の開閉は、
前記中央処理装置あるいは前記複数の装置により出力さ
れる制御情報を入力しバスバッファ制御信号を生成する
バスバッファ制御回路により制御される。前記バスバッ
ファ回路は、前記バスバッファ回路に接続される両端の
バスに対してそれぞれバスドライブ回路ＢＤ１，ＢＤ２
を有する。また、前記バスバッファ回路は、前記バスバ
ッファ制御回路から、少なくとも２本の制御信号ＣＮＴ
１，ＣＮＴ２を入力する。ＣＮＴ１はＣＮＴ１のアクテ
ィブエッジ側に、より大きなディスプレイが入るディレ
イパルス生成回路に入力し、その出力とＣＮＴ２のＯＲ
論理の出力がＢＤ２の制御信号となり、ＣＮＴ２はＣＮ
Ｔ２のアクティブエッジ側に、より大きいなディレイが
入るディレイパルス生成回路を入力し、その出力とＣＮ
Ｔ１のＯＲ論理の出力がＢＤ１の制御信号となることを
特徴とするバスバッファ回路を有する。

【００１６】

【発明の実施の形態】本発明の一実施の形態を図面を用
いて説明する。図１は本発明の半導体集積回路の一実施
の形態のブロック図であり、ＲＩＳＣ型マイクロコンピ
ュータの例である。その構成は、中央処理装置１と、回
路機能ブロックである命令キャッシュ２、データキャッ
シュ３、バスインターフェース４、タイマー、シリアル
インターフェース等の周辺ＩＯ装置５により構成され、
これらはそれぞれループ状のデータバス６、アドレスバ
ス７によって接続されており、またデータバス６上に
は、バスバッファ回路１１，１２，１３を有しており、
バスバッファ回路１１，１２，１３は、中央処理装置
１、命令キャッシュ２、データキャッシュ３より出力さ
れる信号を入力とするバスバッファ制御回路１０の出力
により制御される。また図２は図１のマスクパタンの概
略図である。

【００１７】マイクロコンピュータとしての基本動作
は、図６を用いて従来例で説明した動作と同等である。
よってここでは、それぞれの装置間でのデータの送受信
するときのデータバス６、バスバッファ回路１１，１
２，１３、バスバッファ制御回路１０に関する動作につ
いて説明する。

【００１８】各装置間で、データバス６を使用したデー
タの送受信については表１にまとめた通りであり、この
ときのバスバッファ回路１１，１２，１３、バスバッフ
ァ制御回路１０の動作は表２のようになる。ここで、図
２の６Ａ，６Ｂ，６Ｃはバスバッファ回路１１，１２，
１３により分割されたデータバス６のそれぞれの名称で
ある。また、中央処理装置１において、命令コードの入
力はデータバス６Ａに、ロードデータの入力、及びスト
アデータの出力はデータバス６Ｂに接続されているもの
とする。

【００１９】

【表２】例えば中央処理装置１は、アドレスバス７を介して命令
アドレスを命令キャッシュ２に出力する。また同時にバ
ッファ制御回路１０にも命令フェッチの要求があること
を知らせる。次に命令キャッシュ２から中央処理装置１
に命令コードが出力される。このときバスバッファ回路
１１，１３はＯＦＦ状態となる。よって命令キャッシュ
２がドライブするデータバスの負荷はバスバッファ回路
１１，１３間のデータバス６Ａの負荷のみである。他の
装置間のデータ転送においても表２に示したようにバス
バッファ回路を制御することにより周回したデータバス
６の全負荷をドライブする必要がなくなりバスによる消
費電力を大幅に削減できる。

【００２０】ここで、前記公知例の公報平２−１５７９
５９のように全装置間にバスバッファ回路を配置した場
合を考える。全装置間にバスバッファ回路を配置した場
合、バスの配線の分割を細かく制御することにより、配
置的に近い装置間のデータの送受信の場合には、バスバ
ッファ回路によるデータの遅延も問題にならず、同時に
複数の装置間でのデータ転送も可能となる。しかし、配
置的に遠い装置間のデータ転送の場合、複数のバスバッ
ファ回路を経由してデータ転送を行う必要があり、バス
の動作スピードが間に合わなくなってしまうか、間に合
わせるために、かえってバスドライブ回路や、バスバッ
ファ回路のドライブ能力を上げる必要が発生し、バスを
分割したことによる消費電力の削減ができなくなってし
まう。

【００２１】このような意味で、アクセスの頻繁な装置
間にバスバッファ回路を配置するのは、逆効果である。
通常キャッシュを内蔵したマイクロプロセッサを使用す
る場合、そのキャッシュのヒット率は９０％以上であ
り、パイプライン処理でほとんどの命令を１クロックで
実行するＲＩＳＣプロセッサの場合、ほぼ毎クロック命
令キャッシュ２から、中央処理装置１への命令コードの
転送が発生する。よって本例の場合、命令キャッシュ２
と中央処理装置１の間にバスバッファ回路を配置しない
方が、よりよい効果があることは明らかである。

【００２２】また本例の場合、前にも説明したように、
中央処理装置１の６Ａのバスから命令コードをフェッチ
し、６Ｂのバスからロードあるいは、ストアするデータ
の入出力を行う構成のため、６Ａで命令コードを転送中
に、６Ｃあるいは、６Ｃ−６Ｂのバスを介して、周辺Ｉ
Ｏ装置５あるいは、データキャッシュ３に対してロー
ド、ストアデータの送受信を行うことも可能であり、前
記公知例の並列同時転送も可能である。

【００２３】つまり、各装置の配置の仕方、各装置間の
アクセス頻度を充分に考えた上で、最も効果の上がる部
分のみにバスバッファ回路を配置することが重要であ
る。さらに、装置間に限らず必要ならば装置の内部にも
バスバッファ回路を配置することで、よりその効果を上
げることができる。

【００２４】次に、バスバッファ回路１１，１２，１３
の構成及び動作について図面を用いて説明する。図３は
バスバッファ回路１１の回路図である。バスバッファ回
路１１は、その両端のバス６Ａ（６４：０），６Ｂ（６
４：０）のそれぞれのバス配線に対してバスドライブ回
路ＢＤ１，ＢＤ２を有する。またバスバッファ制御回路
１０から出力される制御信号ＣＮＴ１，ＣＮＴ２を入力
する。ＣＮＴ１はＣＮＴ１の立ち上がりエッジ側に、よ
り大きいディレイが入るディレイパルス生成回路２０に
入力し、その出力とＣＮＴ２のＯＲ論理の出力がバスド
ライブ回路ＢＤ２の制御信号となり、ＣＮＴ２はＣＮＴ
２の立ち上がりエッジ側に、より大きいディレイが入る
ディレイパルス生成回路２１に入力し、その出力とＣＮ
Ｔ１のＯＲ論理の出力がバスドライブ回路ＢＤ１の制御
信号となる構成である。

【００２５】ここで、バスバッファ回路１１を構成する
バスドライブ回路ＢＤ１，ＢＤ２は、バス６Ａ側の装置
あるいは、バス６Ｂ側の装置が有するバスドライブ回路
に比べドライブ能力が大きいものである。バス６Ａ，バ
ス６Ｂには各装置の複数のバスドライブ回路が接続され
る。例えばバス６Ａ側にバスバッファ回路以外にｎ個の
バスドライブ回路が接続されていた場合、これらのバス
ドライブ回路のドライブ能力を小さくできれば、つまり
バスドライブ回路を構成するトランジスタのディメンジ
ョン小さくできれば、バスＡの負荷容量は、ｎ個分のバ
スドライブ回路のディメンジョン削減による容量値の削
減が可能となる。これに対して、バス６Ａに接続するバ
スバッファ回路のバスドライブ回路は両端の２個のみで
あり、このドライブ能力を大きくしてもたかだか２個分
の負荷容量が増えるだけである。

【００２６】次にその動作について図４のタイミングチ
ャートを用いて説明する。データバス６Ａ側の装置より
データが出力されてデータバス６Ｂ側の装置にデータを
送る場合、ＣＮＴ１がＨｉｇｈレベルとなる。するとバ
スドライブ回路ＢＤ１がアクティブとなり、例えばデー
タバス６ＡのレベルがＨｉｇｈレベルからＬｏｗレベル
に変化した場合、この変化はバスドライブ回路ＢＤ１に
よりデータバス６Ｂに伝えられ、データバス６ＢもＨｉ
ｇｈレベルからＬｏｗレベルへ変化を始める。

【００２７】この時点でのバス６Ａの変化は、バスＡを
ドライブする装置のバスドライブ回路の駆動能力は小さ
いため、緩やかである。また、このときＢＤ２はＯＦＦ
状態である。次にデータバス６Ｂのレベルがある程度下
がった後、ディレイパルス回路２０の出力がＨｉｇｈレ
ベルになる。するとバスドライブ回路ＢＤ２もアクティ
ブとなり、ある程度レベルの下がったデータバス６Ｂの
レベルを受けてデータバス６Ａ側にＬｏｗレベルを出力
する。

【００２８】これにより、バス６ＡはバスＡをドライブ
する装置のバスドライブ回路に加え、バスドライブ回路
ＢＤ２によってもドライブされ、バスドライブ回路ＢＤ
２は、バス６Ａをドライブしている装置のバスドライバ
よりもドライブ能力が大きいため、データバス６Ａは急
速にＬｏｗレベルに引かれることとなり、結果としてデ
ータバス６Ａ，６ＢのＬｏｗレベルへの変化が早くな
る。データバスの変化がＬｏｗレベルからＨｉｇｈレベ
ルへの変化であっても同様である。また、データバス６
Ｂ側の装置からの出力をデータバス６Ａ側の装置で受け
る場合は、ＣＮＴ２がＨｉｇｈレベルになることにより
同様の動作をする。ＣＮＴ１，ＣＮＴ２が共にＬｏｗレ
ベルであった場合は、バスバッファ回路１１はＯＦＦ状
態となる。バスバッファ回路１２，１３に関しても同様
である。これによりバスを複数に分割し開閉可能なバス
バッファを介してデータを転送する場合においてもスピ
ードを落すことなくデータの転送が可能となる。

【００２９】図３では、バスがスタティックバスである
場合のバスバッファ回路の実施の形態を示したが、図５
に、バスがダイナミックバスの場合のバスバッファ回路
の一例を示す。バスドライブ回路ＢＤ１，ＢＤ２がＮｃ
ｈトランジスタ２個で構成される。ダイナミックバスの
場合、半クロックをバスのプリチャードに使用するた
め、１クロックで転送できるデータは１種類であるが、
各装置のバスドライブ回路はＮｃｈトランジスタのみで
構成できるため、バスの負荷容量を削減でき、スタティ
ックバスの場合に対して周波数を上げることも可能であ
る。

【００３０】この例では、データバスに関してのみバス
バッファを有する構成としたが、アドレス変換機能等を
有するマイクロコンピュータ等では、アドレスバスの入
出力の数も多く、アドレスバス等その他、負荷が重くチ
ップ全体に配線されるようなバスについても同様の構成
とすることにより同様の効果が得られる。

【００３１】

【発明の効果】以上説明したように、同一バスに対して
の入出力がある複数の装置があった場合、バスをループ
状に構成し、その装置間のデータのやりとりを考慮し、
適切な位置にバスバッファ回路を配置し、さらにバスバ
ッファ回路は、少なくとも２本の制御信号により電気的
にバスの開閉が可能でかつ、データの転送方向により両
端のバスをドライブする回路を時間差をつけてドライブ
することにより、前記公知例の並列同時転送を可能にす
る長所を残しながら、公知例の欠点だったバスの転送速
度を低下させることなくループしているバス配線の必要
な部分のみをドライブでき消費電力の削減が可能とな
る。また従来例においてバスが分割されていない場合、
必要なバスのスピードを得るために、出力のある全装置
のバスドライブ回路のディメンジョンを大きくする必要
があったが、バスを分割できることで、分割されたバス
容量に合わせて最適なディメンジョンを設定できるた
め、バス全体のトータルな容量も削減できるため、消費
電力削減に一層の効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の一実施の形態のブロ
ック図。

【図２】本発明の半導体集積回路の一実施の形態のマス
クパターン概略図。

【図３】バスバッファ回路の一実施の形態の回路図。

【図４】バスバッファ回路のタイミングチャート。

【図５】バスバッファ回路の他の実施の形態の回路図。

【図６】従来の半導体集積回路の一例のブロック図。

【図７】従来の半導体集積回路の一例のマスクパターン
概略図。

【符号の説明】

１中央処理装置２命令キャッシュ３データキャッシュ４バスインターフェース５周辺ＩＯ装置６，６Ａ，６Ｂ，６Ｃ，６Ａ（６３−０），６Ｂ（６３
−０）データバス７アドレスバス１０バスバッファ制御回路１１，１２，１３バスバッファ回路ＢＤ１，ＢＤ２バスドライブ回路２０，２１ディレイパルス生成回路２２，２３ＯＲ論理回路ＣＮＴ１，ＣＮＴ２バスバッファ回路制御信号

Claims

【特許請求の範囲】

【請求項１】中央処理装置と複数の回路機能ブロック
を備え、これら中央処理装置と回路機能ブロックは同一
のループ状のバスに接続されており、前記複数の回路機能ブロックの中の命令キャッシュと中
央処理装置とを最短距離で接続するバス以外の各バス
に、前記回路機能ブロック同士を電気的に接続するバス
バッファ回路が設けられていることを特徴とする半導体
集積回路。
【請求項２】中央処理装置と複数の回路機能ブロック
を備え、これら中央処理装置と回路機能ブロックは同一
のループ状のバスに接続されており、前記バスには、前
記回路機能ブロック同士を電気的に接続するバスバッフ
ァ回路が、一部の回路機能ブロック間を除く回路機能ブ
ロック間に設けられていることを特徴とする半導体集積
回路。
【請求項３】バスバッファ回路が、データ転送方向の
バスバッファ回路とデータ転送方向と逆方向のバスバッ
ファ回路からなり、前記データ転送方向のバスバッファ
回路が前記データ転送方向と逆方向のバスバッファ回路
よりも時間差をつけて先に開かれる請求項２記載の半導
体集積回路。
【請求項４】中央処理装置に接続される、バスを構成
する命令バスとデータパスがバスバッファ回路を介して
接続される請求項２記載の半導体集積回路。