JPS59106021A - バス構成方式 - Google Patents
バス構成方式Info
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- JPS59106021A JPS59106021A JP21554982A JP21554982A JPS59106021A JP S59106021 A JPS59106021 A JP S59106021A JP 21554982 A JP21554982 A JP 21554982A JP 21554982 A JP21554982 A JP 21554982A JP S59106021 A JPS59106021 A JP S59106021A
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明（はそれぞれに中央処理装置、主記憶装置、入出
力装置が接続されている複数の双方向パスをパス結合回
路を介して接続することに、よりバス拡張を行い、各装
置がパス間にまたがってデータの転送を行えるようにし
たバス構成方式に・関するものである。 従来の情報処理ンステムにおいて、入出力バスを拡張し
た場合の′システム構成例を第１図に示す。 第１図においてｌは命令語および各種データを記憶する
主記憶装置（ＭＭ）、２は命令の実行制御を行う中央処
理装置（ＣＰＵ）、３〜６は入出力装置（Ｉｏ）、７，
８はＣＰＵと各ＩＯ間を接続する入出力バス（ＩＯＢ、
’、 ＩＯＢ、）、９は入出力バス０（ＩＯＢ。）７と
入出力バス１ （ＩＯＢ、） ８とを結合するパス結合
回路（ＢＵＳ ＣＵＰ）である。一般的な情報処理シス
テムでは、入出力バスは１本のバスで十分であるが、入
出力装置が多くなった場合もしくはバスのケーブル長が
制限値以上になった場合には電気的条件や速度条件を満
足させるためにバス結合回路９を接続して入出力バスの
拡張が行われる。第２図はバス結合回路９の内部構成例
を示したものであり、１０は第１図の入出力バスＯ（Ｉ
ＯＢ。）の一部を構成する双方向のデータ線０ （ＤＡ
ＴＡｏ）で通常複数のビットよりなる。］１は前記のＤ
ＡＴＡｏを受信してＩＯＢ 、のＤＡＴＡ、 １２へ再
送出する中継用バスドライバーであり、図中では１ビツ
トのみのバスドライバーを代表して示している。 １３は前記のＤＡＴＡ１］ ２を受信して■ＯＢｏのＤ
ＡＴＡｏｌ ０へ再送出する中継用パスドライバーであ
り、図中ではｌビットのみのパスドライバーを代表して
示している。１４は前記のデータ線０゜１の転送方向を
規定する制御信号（ＢＳｌ［。）で、ＣＰＵ ２より送
出される。１５は前記のＢＳＩｏを受信してｌ０Ｂ１の
ＢＳＩ、 １．９へ再送出するパスドライバーである。 また、前記のＢＳＩｏは入出力パス０，１に接続づれて
いる各入出力装置へ送出され、入出力装置とＣＰＵ間の
データ転送方向を規定すると共に、バス結合回路９内の
双方向用バスドライバーの制御用信号として使用される
。１６及び１７はバスドライバ１１及び１３の制御端子
で、論理゛″］゛が入力されると入力データの内容が出
力データとして再生送出され、論理＋１０１＋が入力さ
れる々・ぐストライパーの出力は入力データに関係なく
論理″０“が出力される。 第２図の例では１．ＢＳＩｏｌ、 ４はパスドライバ】
３の制御端子１７及びインパーク回路１８に接続されて
いる。またインバータ回路１８の出力が・ぐストライパ
１１の制御端子１６に接続されている。 今、ＢＳＩｏが論理＋１１１＋の状態であるとすると・
ぐストライパ１３は制御端子入力が論理゛１°′である
ためＤＡＴＡｌｌ ２の内容がパスドライバ】３により
ＤＡＴＡｏｌ ０へ再生送出される。一方、ノクスドラ
イバ１１の制御端子１６には、インバータ回路１８によ
りＢＳＩｏｌ ４の否定論理出力が接続されているため
論理”ｏ”が入力され、パスドライバ１１の出力はＤＡ
ＴＡｏの内容に関係なく論理” ｏ ”が出力される。 なお、ＤＡＴＡｏｌ ０は第１図のＣＰＵ ２、入出力
装置３〜４のパスドライバ（図示せず）およびパス結合
回路９のパスドライバ１３の出力がワイヤード・オアさ
れており、一時期には１装置のパスドライバのみが有効
状態になシ有意の情報を送出する。他の装置のパスドラ
イバは無効状態となって論理゛′０”′を出力している
。通常のＴＴＬ回路構成のパスドライバを使用した場合
、論理”０” （４高ノベル（て、また論理゛ｌ′″は
低レベルに設定される。同様にＤＡＴＡ、 １．２はバ
ス結合回路９のパスドライバ１１及び入出力装置５−６
のパスドライバの出力がワイヤード・オアされている。 従って、前述したようにＢＳＩｏｌ、 ４が論理１１１
１１の場合、パスドライバ１１の出力は論理゛０“（高
レベル）が出力されるが、ワイヤード・オアの電気特性
により入出力装置５〜６のいずれかの装置のバスｔ’
７ イハ／！Ｊ” Ｉ）ＡＴＡｌｌ ２ ヘ論理” １
６″（低レベル）を出力していればＤＡＴＡ、 １２の
値は論理゛′１“（低ベル）になり、また前記入出力装
置のパスドライバがＤＡＴＡｌｌ ２へ論理”ｏ” （
高レベル）を出力していればＤＡＴＡ、 １２の値は論
理゛ｏ”′に確定する。 即ち、ＤＡＴＡ、 １２の内容は前記の入出力装置のド
ライバの出力の内容が保たれることになる。一方、ＤＡ
ＴＡｏｌ ０には前述した動作内容によりパスドライバ
】３の出力によ、！９ ＤＡＴＡ、 １２の内容・が出
力される。 この時、ＤＡＴＡｏｌ ０ Ｋ接続されている各製置の
パスドライバの出力が論理ｎ Ｏ＋＋を出力するように
制御されているため、ＤＡＴＡｏｌ ０の値はパスドラ
イバ１３の出力即ち、ＤＡＴＡｌｌ ２の内容に確定す
る。捷た、前記ＢＳＩｏ１６が論理パ０°″の場合は同
様の制御内容（てよりＤＡＴＡｏｌ ０の内容がＤＡＴ
Ａ、 １．２へ送出される。 次に、第２図の２０はＣＰＵ ２から送出されるアドレ
ス送出信号（ＡＤＯｏ）で、ＤＡＴＡｏｌ ０の内容が
入出力装置アドレスであることを指定する。２１け前記
のＡＤＯｏ２０ 全受信しＡＤＯ１２２へ再送出するパ
スドライバである。２３は第１図の入出力装置５〜６の
各装置より送出される応答信号（ＲＰＩ、）である。２
４は前記のＲＰＩ、２３を受信し、ＲＰＩ。 ２５へ再送出するバスドライバである。 また、該ＲＰＩｏ２５には第１図の入出力装置３〜４よ
り送出される応答信号も接続され、ＣＰＵ ２により受
信される。以上第２図によりパス結合回路９の概略説明
を行ったか、実際にはパス結合回路９には前述した信号
の他に各種の制御信号が収容されバスドライバが設けら
れるが第２図では省略している。 つぎに、第１図のＣＰＵ ２と入出力装置６間での情報
転送例についてその動作概要を説明する。第３図は上記
の情報転送時における転送シーケンスを示したもので、
第３図の（ａ）はＣＰＵ ２から入出力装置６ヘアドレ
ス情報を送出する場合の転送シーケンスを示し、（ｂ）
は入出力装置６からデータをＣＰＵ ２へ読取る場合の
転送シーケンスを示す。最初に、第３図（ａ）を用いて
ＣＰＵ ２から入出力装置６ヘデータ（図中の例ではア
ドレス情報の転送を示す。）する場合について説明する
。まず、ＣＰＵ２のＤＡＴＡ送出用パスドライバ（図示
せず）にょシ送出すべきデータ３１（第２図（ａ）では
入出力装置アドレス（ＩＯＡ）及び入出力装置内のレノ
スタ番号（ＩＯＲ）が転送する場合を示している。）を
ＤＡＴＡ。 １０へ送出する。ついでＣＰＵ ２は前記の送出データ
がＤＡＴＡｏｌ ０上で確定する時間（一般には入出カ
バスインタフエースの規定として夾められた値）Ｔ、後
にＡＤｏｏ２ｏへ第３図の３２で示すタイミングで論理
“１″を送出し、ＤＡＴＡｏｌ ０の内容がアドレス情
報であることを指定する。この場合ＣＰＵ ２からのデ
ータ送出であるため前記のＥＳＩ。１４は論理“０゛′
が送出され゛る。（第３図（ａ）では図示され９したが
って前述した如＜ ＣＰＵ ２がら送出された情報３１
はＤＡＴＡｏｌ ０上を伝播しパス結合回路９を経てＤ
ＡＴＡｌｌ ２へ再送出される。第３図ではある遅延時
間（ＤＡＴＡｏｌ ０上の伝播遅延時間とバスドライバ
１１の動作時間の和の時間以下同様であるＣ）後のタイ
ミング３３で示している。また、 ＡＤＯｏの信号３２
は、第２図のバスドライバ２１によシＡＤＯ１２２上に
再送出される。第３図では、ある遅延時間後のタイミン
グ３４で示している。 以上説明した動作によシ入出力・々スｌ０Ｂｏ７とｌ０
Ｂ１８に前記の各信号がＣＰＵ ２から送出された状態
になる。一方、入出力パス■０Ｂｏ７とｌ０Ｂ１８に接
続されている入出力装置３〜６はＡＤＯｏ２０もしくは
ＡＤＯ１２２の内容が論理ｎ １ ＋＋状態を受信し、
ＤＡＴＡｏｌ ０もしくはＤＡＴＡｌｌ ２上の前記入
出力装置アドレス（ＩＯＡ）情報と自己の入出力装置ア
ドレスとを比較し、一致した入出力装置はＤＡＴＡ １
０もしく（ζＤＡＴＡ Ｉ ２上の情報を内部レノスタ
（図示せず）へ記憶する。以後は入出力装置６がＣＰＵ
２から送出された前記ＩＯＡと自己の入出力装置アド
レスが一致した場合について説明する。入出力装置６は
前記のＤＡＴＡ、 １２上の情報を正常に受信した場合
、応答信号を第３図の３５で示すタイミングでＲＰＩ、
２３上へ送出する。該ＲＰ１１２３の応答信号は第２図
に示すパス結合回路９のドライ・′８２４によりＲＰＩ
ｏ２５へ再送出される。該信号を第３図ではタイミング
３６で示している。つぎに、ＣＰＵ２はＲＰＩｏ上の応
答信号３６を受信すると指定した入出力装置で送出情報
が正常に受信されたものと見做して、以前にＤＡＴＡｏ
ｌ ０およびＡＤＯｏ２０へ送出していた第３図の信号
３１および３２の送出を終了する。これらの信号の終了
状態は前述した方法によシパス結合回路９のバスドライ
バ１１およびバスドライバ２１によ、！２ ＤＡＴＡ、
１２およびＡＤＯ１２２へ伝播される。入出力装置６
はＡＩ；）０１２２が論理゛′Ｏ“になったことを確認
した後応答信号３５の送出を終了する。 以上説明した動作によ、９ ＣＰＵ ２から入出力装置
６への情報転送シーケンスを終了する。つぎに、入出力
装置６からＣＰＵ ２へ情報転送する場合の転送７−ケ
ンスを第３図（ｂ）によシ説明する。なお、この場合入
出力装置６の選択及び入出力動作指定は前述した第３図
（ａ）の転送シーケンスによシ終了しているものとする
。まず、ＣＰＵ２からデータの読取りを指定するだめの
読取り指示信号を第３図（ｂ）の３７に示すタイミング
でＢＳＩ。１４へ論理゛１”′信刊を送出する。該信号
は・々ス結合回路９の・々スドライバ１５によりＢＳＩ
、 １．９へ第３図（ｂ）の３８に示すタイミングで再
送出される。また、前記読取り指示信号３７によりバス
結合回路９の・ぐスドライパ１３を有効状態（
力装置が接続されている複数の双方向パスをパス結合回
路を介して接続することに、よりバス拡張を行い、各装
置がパス間にまたがってデータの転送を行えるようにし
たバス構成方式に・関するものである。 従来の情報処理ンステムにおいて、入出力バスを拡張し
た場合の′システム構成例を第１図に示す。 第１図においてｌは命令語および各種データを記憶する
主記憶装置（ＭＭ）、２は命令の実行制御を行う中央処
理装置（ＣＰＵ）、３〜６は入出力装置（Ｉｏ）、７，
８はＣＰＵと各ＩＯ間を接続する入出力バス（ＩＯＢ、
’、 ＩＯＢ、）、９は入出力バス０（ＩＯＢ。）７と
入出力バス１ （ＩＯＢ、） ８とを結合するパス結合
回路（ＢＵＳ ＣＵＰ）である。一般的な情報処理シス
テムでは、入出力バスは１本のバスで十分であるが、入
出力装置が多くなった場合もしくはバスのケーブル長が
制限値以上になった場合には電気的条件や速度条件を満
足させるためにバス結合回路９を接続して入出力バスの
拡張が行われる。第２図はバス結合回路９の内部構成例
を示したものであり、１０は第１図の入出力バスＯ（Ｉ
ＯＢ。）の一部を構成する双方向のデータ線０ （ＤＡ
ＴＡｏ）で通常複数のビットよりなる。］１は前記のＤ
ＡＴＡｏを受信してＩＯＢ 、のＤＡＴＡ、 １２へ再
送出する中継用バスドライバーであり、図中では１ビツ
トのみのバスドライバーを代表して示している。 １３は前記のＤＡＴＡ１］ ２を受信して■ＯＢｏのＤ
ＡＴＡｏｌ ０へ再送出する中継用パスドライバーであ
り、図中ではｌビットのみのパスドライバーを代表して
示している。１４は前記のデータ線０゜１の転送方向を
規定する制御信号（ＢＳｌ［。）で、ＣＰＵ ２より送
出される。１５は前記のＢＳＩｏを受信してｌ０Ｂ１の
ＢＳＩ、 １．９へ再送出するパスドライバーである。 また、前記のＢＳＩｏは入出力パス０，１に接続づれて
いる各入出力装置へ送出され、入出力装置とＣＰＵ間の
データ転送方向を規定すると共に、バス結合回路９内の
双方向用バスドライバーの制御用信号として使用される
。１６及び１７はバスドライバ１１及び１３の制御端子
で、論理゛″］゛が入力されると入力データの内容が出
力データとして再生送出され、論理＋１０１＋が入力さ
れる々・ぐストライパーの出力は入力データに関係なく
論理″０“が出力される。 第２図の例では１．ＢＳＩｏｌ、 ４はパスドライバ】
３の制御端子１７及びインパーク回路１８に接続されて
いる。またインバータ回路１８の出力が・ぐストライパ
１１の制御端子１６に接続されている。 今、ＢＳＩｏが論理＋１１１＋の状態であるとすると・
ぐストライパ１３は制御端子入力が論理゛１°′である
ためＤＡＴＡｌｌ ２の内容がパスドライバ】３により
ＤＡＴＡｏｌ ０へ再生送出される。一方、ノクスドラ
イバ１１の制御端子１６には、インバータ回路１８によ
りＢＳＩｏｌ ４の否定論理出力が接続されているため
論理”ｏ”が入力され、パスドライバ１１の出力はＤＡ
ＴＡｏの内容に関係なく論理” ｏ ”が出力される。 なお、ＤＡＴＡｏｌ ０は第１図のＣＰＵ ２、入出力
装置３〜４のパスドライバ（図示せず）およびパス結合
回路９のパスドライバ１３の出力がワイヤード・オアさ
れており、一時期には１装置のパスドライバのみが有効
状態になシ有意の情報を送出する。他の装置のパスドラ
イバは無効状態となって論理゛′０”′を出力している
。通常のＴＴＬ回路構成のパスドライバを使用した場合
、論理”０” （４高ノベル（て、また論理゛ｌ′″は
低レベルに設定される。同様にＤＡＴＡ、 １．２はバ
ス結合回路９のパスドライバ１１及び入出力装置５−６
のパスドライバの出力がワイヤード・オアされている。 従って、前述したようにＢＳＩｏｌ、 ４が論理１１１
１１の場合、パスドライバ１１の出力は論理゛０“（高
レベル）が出力されるが、ワイヤード・オアの電気特性
により入出力装置５〜６のいずれかの装置のバスｔ’
７ イハ／！Ｊ” Ｉ）ＡＴＡｌｌ ２ ヘ論理” １
６″（低レベル）を出力していればＤＡＴＡ、 １２の
値は論理゛′１“（低ベル）になり、また前記入出力装
置のパスドライバがＤＡＴＡｌｌ ２へ論理”ｏ” （
高レベル）を出力していればＤＡＴＡ、 １２の値は論
理゛ｏ”′に確定する。 即ち、ＤＡＴＡ、 １２の内容は前記の入出力装置のド
ライバの出力の内容が保たれることになる。一方、ＤＡ
ＴＡｏｌ ０には前述した動作内容によりパスドライバ
】３の出力によ、！９ ＤＡＴＡ、 １２の内容・が出
力される。 この時、ＤＡＴＡｏｌ ０ Ｋ接続されている各製置の
パスドライバの出力が論理ｎ Ｏ＋＋を出力するように
制御されているため、ＤＡＴＡｏｌ ０の値はパスドラ
イバ１３の出力即ち、ＤＡＴＡｌｌ ２の内容に確定す
る。捷た、前記ＢＳＩｏ１６が論理パ０°″の場合は同
様の制御内容（てよりＤＡＴＡｏｌ ０の内容がＤＡＴ
Ａ、 １．２へ送出される。 次に、第２図の２０はＣＰＵ ２から送出されるアドレ
ス送出信号（ＡＤＯｏ）で、ＤＡＴＡｏｌ ０の内容が
入出力装置アドレスであることを指定する。２１け前記
のＡＤＯｏ２０ 全受信しＡＤＯ１２２へ再送出するパ
スドライバである。２３は第１図の入出力装置５〜６の
各装置より送出される応答信号（ＲＰＩ、）である。２
４は前記のＲＰＩ、２３を受信し、ＲＰＩ。 ２５へ再送出するバスドライバである。 また、該ＲＰＩｏ２５には第１図の入出力装置３〜４よ
り送出される応答信号も接続され、ＣＰＵ ２により受
信される。以上第２図によりパス結合回路９の概略説明
を行ったか、実際にはパス結合回路９には前述した信号
の他に各種の制御信号が収容されバスドライバが設けら
れるが第２図では省略している。 つぎに、第１図のＣＰＵ ２と入出力装置６間での情報
転送例についてその動作概要を説明する。第３図は上記
の情報転送時における転送シーケンスを示したもので、
第３図の（ａ）はＣＰＵ ２から入出力装置６ヘアドレ
ス情報を送出する場合の転送シーケンスを示し、（ｂ）
は入出力装置６からデータをＣＰＵ ２へ読取る場合の
転送シーケンスを示す。最初に、第３図（ａ）を用いて
ＣＰＵ ２から入出力装置６ヘデータ（図中の例ではア
ドレス情報の転送を示す。）する場合について説明する
。まず、ＣＰＵ２のＤＡＴＡ送出用パスドライバ（図示
せず）にょシ送出すべきデータ３１（第２図（ａ）では
入出力装置アドレス（ＩＯＡ）及び入出力装置内のレノ
スタ番号（ＩＯＲ）が転送する場合を示している。）を
ＤＡＴＡ。 １０へ送出する。ついでＣＰＵ ２は前記の送出データ
がＤＡＴＡｏｌ ０上で確定する時間（一般には入出カ
バスインタフエースの規定として夾められた値）Ｔ、後
にＡＤｏｏ２ｏへ第３図の３２で示すタイミングで論理
“１″を送出し、ＤＡＴＡｏｌ ０の内容がアドレス情
報であることを指定する。この場合ＣＰＵ ２からのデ
ータ送出であるため前記のＥＳＩ。１４は論理“０゛′
が送出され゛る。（第３図（ａ）では図示され９したが
って前述した如＜ ＣＰＵ ２がら送出された情報３１
はＤＡＴＡｏｌ ０上を伝播しパス結合回路９を経てＤ
ＡＴＡｌｌ ２へ再送出される。第３図ではある遅延時
間（ＤＡＴＡｏｌ ０上の伝播遅延時間とバスドライバ
１１の動作時間の和の時間以下同様であるＣ）後のタイ
ミング３３で示している。また、 ＡＤＯｏの信号３２
は、第２図のバスドライバ２１によシＡＤＯ１２２上に
再送出される。第３図では、ある遅延時間後のタイミン
グ３４で示している。 以上説明した動作によシ入出力・々スｌ０Ｂｏ７とｌ０
Ｂ１８に前記の各信号がＣＰＵ ２から送出された状態
になる。一方、入出力パス■０Ｂｏ７とｌ０Ｂ１８に接
続されている入出力装置３〜６はＡＤＯｏ２０もしくは
ＡＤＯ１２２の内容が論理ｎ １ ＋＋状態を受信し、
ＤＡＴＡｏｌ ０もしくはＤＡＴＡｌｌ ２上の前記入
出力装置アドレス（ＩＯＡ）情報と自己の入出力装置ア
ドレスとを比較し、一致した入出力装置はＤＡＴＡ １
０もしく（ζＤＡＴＡ Ｉ ２上の情報を内部レノスタ
（図示せず）へ記憶する。以後は入出力装置６がＣＰＵ
２から送出された前記ＩＯＡと自己の入出力装置アド
レスが一致した場合について説明する。入出力装置６は
前記のＤＡＴＡ、 １２上の情報を正常に受信した場合
、応答信号を第３図の３５で示すタイミングでＲＰＩ、
２３上へ送出する。該ＲＰ１１２３の応答信号は第２図
に示すパス結合回路９のドライ・′８２４によりＲＰＩ
ｏ２５へ再送出される。該信号を第３図ではタイミング
３６で示している。つぎに、ＣＰＵ２はＲＰＩｏ上の応
答信号３６を受信すると指定した入出力装置で送出情報
が正常に受信されたものと見做して、以前にＤＡＴＡｏ
ｌ ０およびＡＤＯｏ２０へ送出していた第３図の信号
３１および３２の送出を終了する。これらの信号の終了
状態は前述した方法によシパス結合回路９のバスドライ
バ１１およびバスドライバ２１によ、！２ ＤＡＴＡ、
１２およびＡＤＯ１２２へ伝播される。入出力装置６
はＡＩ；）０１２２が論理゛′Ｏ“になったことを確認
した後応答信号３５の送出を終了する。 以上説明した動作によ、９ ＣＰＵ ２から入出力装置
６への情報転送シーケンスを終了する。つぎに、入出力
装置６からＣＰＵ ２へ情報転送する場合の転送７−ケ
ンスを第３図（ｂ）によシ説明する。なお、この場合入
出力装置６の選択及び入出力動作指定は前述した第３図
（ａ）の転送シーケンスによシ終了しているものとする
。まず、ＣＰＵ２からデータの読取りを指定するだめの
読取り指示信号を第３図（ｂ）の３７に示すタイミング
でＢＳＩ。１４へ論理゛１”′信刊を送出する。該信号
は・々ス結合回路９の・々スドライバ１５によりＢＳＩ
、 １．９へ第３図（ｂ）の３８に示すタイミングで再
送出される。また、前記読取り指示信号３７によりバス
結合回路９の・ぐスドライパ１３を有効状態（
【すると
共に、他の・ぐスドライバ］］を無効状態にし、ＤＡＴ
Ａ１］、 ２の内容か・ぐスドライパ］３を経由してＤ
ＡＴＡｏ １．０へ伝播される状、態（て設定する。つ
いで、入出力装置６はＢ５１１１９上の前記読取り信号
３８を受信した後、前もって指定されたデータをＤＡＴ
Ａ、 １．２上へ第３１図（ｂ）の３９のタイミノ′グ
で送出する。該データは前述した方法によりバスドライ
バ１３を経由してＤＡＴＡｏ］、 ０−ｈへ第３１ｋ（
ｂ）の４０のタイミングで伝播される。つぎに入出力装
置６は前記のデータ３つの一定時間後応答信号をＲＰＩ
、２３上へ第３図（ｂ）の４１のタイミングで送出する
。該信号４１はバスドライバ２４（てよりＲＰＩｏ２５
へ応答信号４２として再送出される。ＣＰＴＪ ２ （
ｒｉ前記応答信号４２を受信すると共にＤＡＴＡｏ］、
Ｏ上のデータ４Ｃ１７）内容を受信した後、以前より
送出していた読取り指示信号３７の送出を終了するため
ＤＡＴＡｏ】−０上Ｏデータは無効状態（論理゛Ｏ′”
）になる。また、入出力装置６はＢＳＩ、 １９の信号
が終了したことを検出することによりＣＰＵ ２がデー
タを受信したことを認識し以前に送出したデータ３９お
よび応答信号４１の送出を終了する。 上記の一連の動作によｆｉ ＣＰＵ ２による入出力装
置６からのデータ読取り動作を終了する。 以上：は、従来の入出力バスのパス結１合回路によるバ
ス拡張方式の実施例について説明したものであるか、こ
の方法では双方向伝送されるイ言号（第２１スてｈ Ｄ
ＡＴＡｏ］ ０およびＤＡＴＡｌｌ、 ２ （／：Ｃ相
当）の伝送方向の制御は人出力バスを構成する信号の一
部（第２図ではＢＳＩｏｌ、 ４に和光）を使用して行
ってしった。前述した実施例では読取り指示信号（ＢＳ
Ｉｏ） １４で行っていたが該信号はＣＰＵのみでバス
の使用権を決定し、非同期に送出されるものであるため
、マルチゾロセノザ／ステム等のように複数のＣＰＵが
別々のバスに接続された場合（例えば第１図のＩＯＢ、
８にもＣＰＵが接続された場合）（・コはバス結合回路
の双方向バスドライ・ぐ−の方向性か決捷らず対処でき
ないという欠点かあった。 本発明（づ従来の技術の上記欠点を改善するものでその
目的は任意のバス上の任意の装置に任意の装置を接続す
ることかできるよう（（シた・ぐス構成方式を提供する
こと（ζあり、バス使用権決定回路を設け、該装置（で
２いてバス（、て接続さり、；こ各装置からのバス１吏
甲含水（言号をもと（て・々スイ吏月３１可１言号を該
小装置へ送出すると共（で、該・ぐス使７］４」許可塔
号（・てよ；クパス結合回路における信号の伝送方向を
決定することを特徴とする。 以下図面（・でより実施例を説明する。 第・１図は本発明の第１の実施例におけるシステム構成
例であって、５０〜５１は装置間の清報伝送：で使用さ
れる内部バスｏ （ＩＢｔＪＳｏ）及Ｏ・内部・くス１
（ＩＢＵＳｌ）、５２〜５３は中央処理装置Ｏ（ｃｐ
ｕｏ）及び中央処理装置］、 （ＣＰＵ、 ）、５４〜
５５は主記憶装置Ｏ（ＭＭｏ）及び主記憶装置］（ＭＭ
、）、５６−５７は入出力装置Ｏ（■Ｏｏ）及び入出力
装置］ （工０． ）、５８ Ｕ ＩＢＵＳｏ５０とＩ
ＢＵＳ１５１を結合するバス結合回路（ＢＵＳ ＣＵＰ
’）５９は各装置からのバス使用要求信号（ＢＲＯ）
を受は付け、あらかじめ決められている優先順位に従っ
てバス使用を許す装置を決定し、その装置に対してバス
使用許可信号（ＢＡＫ ）を送出すると共（・て前記Ｂ
ＵＳ ＣＵＰ ５８内のイ言号伝送方向を制御するため
のバス伝送方向ｆｔ制御信号（ＢＤＩＲ） ７２〜７３
を送出するパス使用権決定回路（ＢｔｌＳ ＡＢＴ ）
、６０〜６５（ｄ各装置からＢＵＳ ＡＢＴ ５９に送
出されるパス使用要求信号（ＢＲＯ）、６６〜７１はＢ
ＵＳ ＡＢＴ ５９から各装置−＼送出されるベス使用
許可信号（Ｂ、ＡＫ ）である。 第５図は本発明の第１の実施例におけるバス結合回路（
ＢＵＳ ＣＵＰ） ５８およびパス使用権決定回路（Ｂ
ｕｓ ＡＢＴ ）５９の回路構成例であって、８０〜８
４．９４〜９５はインバータ回路、８５〜９０はアンド
（論理積）ケゝ−ト、９１はオア（論Ｆｌ和）グー１−
１９２〜９３はフリラフ０フロツプ（ＦＦ）、９６〜９
つはバス情報の中継用バスドライバーである。 第６図は本発明の第１の実施例における制御信号のタイ
ミング関係を示したものである。第７図に本発明の第１
の実施例におけるパス上を伝送される内容を示す。 次に第４図〜第７図により本発明の第１の実施例におけ
る動作を詳細に説明する。最初に、第４図のＣＰＵｏ５
２がＭＭ、 ５５からデータをｂ売み取る場合について
説明する。まず、ＣＰＵｏ５２はパスの使用要求をＣＰ
Ｕｏ−ＢＲＯ６０を通してＢＵＳ ＡＢＴ ５９へ第６
図１１０のタイミングで送出する。なお、各装置のパス
使用要求信号ＢＲＯ（なお、第５図及び第６図の信号名
では要求元装置名が添字されている。）（グ■相クロッ
クに同期して送出される。ＢＵＳ ＡＢＴ５９ ＶＣ、
ｉ−いて、ＣＰＵｏ−ＢＲＰ ６０はアンドヶ”−１−
８９（５）に接続される。この時、より優先度の高い装
置１〜慴。、 ＭＭ、 、 Ｔｏ。及びＩＯｌのいずれ
の装置からのパス使用要求も無い場合（各装置のパス使
用要求信号６２〜６５がいずれも°゛０“の状態）Ｉｒ
ｉ、アンドケ゛−ト８９の他の入力＜ｆＪ ８９ （
１）〜（４）は各々インバータ８０〜８３の出力に接続
されているため論理”１”が入力されており、アンドヶ
゛−ト８９の出力であるパス使用許可信号ＣＰＵｏＢＡ
Ｋ ６６にはＩＴ＋が第６図１１１のように出力される
。寸だ、アンドケゞ−ト８９の出力はオアヶ゛−１・９
］、 （３）の入力に接続されパ１′”を与えるため
オアゲート９１の出力線には１′′が出力され、該信号
はＦＦ９２の入力端子りの入力信号として゛］パが入力
される。 この状態で■相りロックがＦＦ９２のクロック端子Ｃに
入力されると、第６図の１１２・のタイミングてＦＦ９
２は１°′にセットされる。さら（て、ＦＦ９２の出力
端子Ｑ（はＦＦ９３の入力゛端子りに接続されているた
め］′”が入力される。この状態で■相りロックがＦＦ
９３のクロック端子Ｃに入力されると、第６図の１１３
のタイミングでＦＦ９３は′１′”にセットされる。 一方、ＣＰＵｏはＢＵＳ ＡＢＴ ５９のＣＰＯＢＡＫ
６６にょシ前記の］］１のパス使用許可信号を受信す
ると、欠の■相りロックから１サイクルの間、第６図の
１］４のタイミングでＤＡＴＡ情報（第７図の１５０〜
１５５の情報）をＩＢＵＳｏ５０ Ｋ送出する。この場
合、丁ＢＵＳｏ５０のＤＡＴＡ部１００（第５図）には
メモリアドレス関連情報として、データフラグ１５０は
ＤＡＴＡ線上の内容が有効であることを示すために１“
が、受信装置指定１５１ばＭＭ１指定、送信装置指示１
５２はＣＰＵｏ指定、制御情報１５３は読み取り動作指
定、アドレス情報１５４はＭＭ１内のメモリアドレス指
定、データ情報１５５は任意の値（一般にはオールゼロ
）が各々送出される。 上記のＤＡＴＡ情報は第５図のＤＡＴＡ線１０線分００
て、ＢＵＳ ＣＵＰ ５８の中継用バスト８ライバー９
６に伝送される。（第５図では１個のドライバーのみを
代表して図示している。）この時、前述したＦＦ９２の
出力゛１′信号はドライバー１０４を経由して信号線７
２を通して前記中継用パスドライブ９６の制御端子Ｃに
入力されているため、前記のＩ ＢＵＳ ｏＯＤＡＴＡ
線１００の内容はＩＢＵＳｌのＤＡＴＡ線］０１へ送出
される。一方、中継用パスドライバー９７の制御端子Ｃ
には、前記ＦＦ９２の出力がドライバ」０４、信号線７
２を経由して伝送された後インバータ回路９５により０
“に反転して入力されるため、中継用パスドライバ９７
は無効状態にな、Ｑ ＤＡＴＡ線］０１の情報はＤＡＴ
Ａ線１０線分００播されない。 前述した制御内容によＱ ＣＰＵｏ５２から送出された
ＤＡＴＡ情報ばＩＢＵＳｏ５０及びｌ０ＢＵＳ１５１
ノＤＡＴＡ線１００及び１０１に伝送される。つぎに、
ＩＢＵＳｏ５０及びＩＢＵＳ１５１に接続されている装
置は前記によシＤＡＴＡ線１００又は］、 ０１上に送
出されている受信装置指定情報１５１の内容が自装置を
指定いる場合は、ＤＡＴＡ線上の他の情報（１５２〜１
５５）を入力すると共に制御情報１・５３で指定された
動作の実行可否を判定する。この場合、一般的に（はパ
スの・、Ｏリティエラー、動作中、無効オーダ等を判定
す・る。本実施例ではＭＭ１５５が上記の一連の動作を
実施する。即ち、動作指示を受けた■ＶｆＭ１５５は上
記の判定動作を行った後、指定動作が実行可能な場合、
■相りロックでＤＡＴＡ線１０線上０１上１５２〜１５
５を内部レジスタ（図示せず）Ｋセットすると共に前記
の判定結果を状態情報１５７として応答フラグ］ ５６
（−”１’“）と共に■相りロックに同期して第６図
の１１５のタイミングで１サイクルの間ＲＬＹ線１０３
へ送出する。なお、指定動作が実行不可能な場合、前記
の判定結果のみを状態情報１５７として応答フラグ１５
６と共（て前記と同様にＲＬＹ線１０３へ送出する。 一方、ＢＵＳ ＣＵＰ ５８のＲＬＹ線中継用バスドラ
イバ９８（第５図では１個のドライバーのみを図示して
いる。）の制御端子Ｃには、ＢＵＳ ＡＢＴ ５９のＢ
ＤＩＩ’（ＩＩ） Ｆ Ｆ ９３の出力（この時ＦＦ９
３は前記動作により］°′がセットされている。）がバ
ッファ１０５及び信号線７３を経由して接続されている
ため、ＲＬＹ線１０３の内容はバスドライバー９８によ
りＲＬＹ線］０２へ中継される。また、バスドライバー
９９の制御端子ＣＫは信号線７３がインバータ回路９４
を経て接続されているため゛０′′信号が入力され、バ
スドライバー９９は無効状態になりＲＬＹ線］０２の内
容はＲＬＹ線１．０３には中継されない。 上記動作によりＭＭ１５５から送出された応答情報（応
答フラグ、状態情報）はＲＬＹ線１０３、バスドライバ
ー９８及びＲＬＹ線１０２を経由してＣＰＵｏ５２に伝
送される。ＣＰＵｏ５２は前記応答情報によりＭＭ１５
５がＤＡＴＡ情報を正常に受信し、指定動作を開始出来
るか否かを知ることができる。 つぎに、前記動作によりＤＡＴＡ情報を受信したＭＭ１
５５は制御情報１５３（本実施例では読み取り動作指定
）及びアドレス情報１５４の指定に従って記憶内容の読
み取シ動作を行う。Ｑ１５５は前記動作終了後、前記の
読み取りデータをＣＰｏ５２へ送出するために、バス使
用要求線ＭＭ、 ＝ＢＲＯ６３を通してＢＵＳ ＡＢＴ
５９に対してパス使用要求信号を第６図の１］６のタ
イミングで送出する。前記のＭＭｌ・ＢＲＯ６３は−Ｂ
ＵＳ ＡＢＴ ５９のアンドケゞ−ト８６の入力端子２
に接続されているため、この時取。５４からのパス使用
要求が出されていなければ、 ＭＭ。・ＢＲＯ６２は１
゛０”信号であり、インバータ回路８０によＪ １ｌｌ
ｌ＋信号が送出されアンドグ８−ト８６の入力端子ＩＫ
大入力れているため、アンドケ゛−ト８６の出力は“１
パ信号が出力され、該信号はＭＭ、−ＢＡＫ線６線分９
してＭＭ１５５ヘパス使用許可信号として第６図の１１
７のタイミングで伝送される。この場合、ＭＭ１５５は
ＩＢＵＳ１５１に接続されている装置であるため、アン
ドケ゛−ト８６の出力はオアケゝ−ト９１の入力端子に
は接続されていない。また、オアケ’−）９１０入力端
子１はアンドヶ”−ト８５の出力に接続されていること
から、暇。５４からのバス使用要求が出されていなけれ
ばＭＭ。・ＢＲＯ６２は′Ｏ″′であるためアンドケ゛
−ト８５の出力ｆｄ”０”となり、オアケ゛−ト９１の
入力端子】の入力信号は＋＋ ０ ＋＋となる。一方、
オアケゞ−ト９］の他の入力端子２及び３は各々アンド
ケ゛−ト８７及びアンドケ゛−ト８９の出力に接続され
ているが、前記２つのアンドヶ”−４８７，８９の１つ
の入力ＫＵインバータ回路８１の出力が接続されている
ため、＋＋ Ｏ＋＋倍信号入力される（この時、インバ
ータ回路８１の入力は゛′１″゛信号であるため）こと
になり、該アンドケゝ−ト８７，８９の出力は“０パ信
号になる。前記の結果、オアケゝ−ト９１の全入力信号
がＩＩ ＯＩ＋倍信号ため該オアゲート９１の出力から
ば゛０゛′信号が出力され、該信号がＢＤ［Ｉ）ＦＦ９
２の入力信号となることから、ＢＤＩＦ（１）Ｆ Ｆｅ
２は次のＩ相りロックが入力した時点でＩｔ ＯＩＩに
セットされる。（第６図の１１８；図中の破線はパ０″
′状態を示す。） ＢＤＩＲ（１） Ｆ Ｆ ９２の出
力信号はアンドケ゛−）１０４及び信号線７２を経由し
てＢＵＳ ＣＵＰ ５８内の中継用バスドライバー９６
の制御端子Ｃの入力となるため、該バスドライバー９６
は無効状態となりＤＡＴＡ線１００の内容はＤＡＴＡ線
１０１へは中継されない。一方、バスドライバー７の制
御端子Ｃにはインバータ回路９５によシアンドケ゛−ト
１０４の出力の否定信号として入力されるためＩＪＩ＋
信号が入力され、該バスドライバ９７は有効状態となｆ
ｉ ＤＡＴＡ線１０１の内容をＤＡＴＡ線］、 ＯＯへ
中継する状態に設定される。この時、前記のＭＭｌ・Ｂ
ＡＫ信号１１７を受信したＭＭ１５５はＤＡＴＡ情報を
Ｉ相りロックに同期して図６の１２０のタイミングでＤ
ＡＴＡ線１０１へ１サイクルの間（次の１相クロツクま
での間）送出する。この場合のＤＡＴＡ情報としては、
データフラグ１５０として゛］′°信号が、受信装置指
定１５１としてＣＰＵｏ指定（ＭＭ、が以前にＣＰＵｏ
から受信した送信装置指定情報１５２の内容が使用され
る。）が、送信装置指定１５２としてＭＭ、指定が、制
御情報１５３として動作結果報告指定が、アドレス情報
１５４としてはエラー情報（正常に動作が実行された場
合はオールゼロが、また動作実行中にエラーが検出され
た場合はエラー内容が設定される。）が、さらにデータ
情報１５５としては読み取りデータが送出される。 前述した動作によりＭＭ、５５から送出された前記ＤＡ
ＴＡ情報（はＤＡＴＡ線１０１、ＢＵＳ ＣＵＰ ５８
のパスドライバー９７及びＤＡＴＡ線１００を経由して
ＣＰＵｏ５２ Ｋ伝送される。ＣＰＵｏ５２は前記ＤＡ
ＴＡ線１０線上００上装置指定情報１５１においてＣＰ
ｔＪｏ指定が行わたていることを検出することにより、
次の■相りロックにより（第６図１２１のタイミング）
他のＤＡＴＡ情報（１５２〜１５５）を内部レノスタに
セットすると共に、第６図の］２２のタイミングで受信
動作に関する状態情報１５７を応答フラグ１５６と共に
ＲＬＹ線１０２に送出する。一方、ＢＵＳ ＡＢＴ ５
９内のＢＤＩＲ（Ｉｔ） Ｆ Ｆ ９３の入力端子ＤＫ
Ｈ前記ＯＢＤＩＲ（Ｉ） Ｆ Ｆ ９２ ノ”Ｏ”出方
信号が入力されるため、次の■相りロックでＢＤＩＲ（
ＩＩ） Ｆ Ｆ ９３は０″′にセントされる。（第６
図の１１９のタイミングニスでは破線にょシＩＩ ＯＩ
＋状態を示す。）該ＢＤＩＲ（ｎ） Ｆ Ｆ ９３の出
力はドライバー１０５、信号線７３を経由しテＢＵＳ
ＣＵＰ ５８内のパスドライバー９８の制御端子ＣＫ接
続され” ｏ ”信号が入力されるため該パスドライバ
ー９８は無効状態になＪ ＲＬＹ線１０３の内容はＲＬ
Ｙ、、線１０２へ中継されない。また、該ＢＤＩＲ（Ｈ
） Ｆ Ｆ ９３の出カバドライバー１０５、信号線７
３及びインバータ回路９４を経由し−でパスドライバー
９９の制御端子Ｃに接続されているため ＋１１１＋信
号が該制御端子Ｃに入力され該パスドライバ９９は有効
状態になり、ＲＬＹ線１０２の内容をＲＬＹ線１ｏ３へ
中継する状態に設定される。これらの前記動作により、
ＣＰＵｏ５２から送出された状態情報１５７及び応答フ
ラグ１５６はＲＬＹ線１０２、ＢＵＳ ＣＵＰ ５８
（７） ハスドライバ９９及びＲＬＹ線１０３を経由し
て劇。 ５５へ伝送される。 前述した一連の動作によシＣＰＵｏ５２によるＭＭ１５
５からのメモリデータの読み取り動作が実行される。な
お、本実施例においては、よりＵＳｏ５０とＩＢＵＳ１
５１の異なるパスに接続されたＣＰＵｏ５２とＭＭ１５
５間の動作について動作説明を行ったが、他の種類の装
置間におけるデータ転送も同様に行われる。なお、同一
パス（ＩＢＵＳｏ５０またはＩＢＵＳ ５１ ）内の２
装置間のデータ転送においても、前述したＢＵＳ ＡＢ
Ｔ ５９の一連の動作によシＢＵＳＣＵＰ ５８の中継
用パスドライバー９６〜９９は制御されるが、ＢＵＳ
ＡＢＴ ５９よりパス使用許可信号を受信した１台の装
置のみがデータ送出を行い、他の装置はｎ Ｏ＋＋倍信
号送出する（一般的なパス構成法であるため説明は省略
する。）ため、動作中の装置が接続されている以外のパ
スからのデータは゛０″信号が中継される。したがって
、同一パス内に接続された２装置間のデータ転送は正常
に行うことができる。第６図（ｂ）に示した各信号タイ
ミングは■０ｏ５６が累。５４ヘデータ転送を行う場合
において、ＣＰＵ１５３からのバス使用要求とｌ０６５
６によるバス使用要求が同時に発生して、ｌ０８５６の
パス使用要求がＢＵＳ ＡＢＴ ５９により優先的て受
付けられ、ＣＰＵ１５３からのバス使用要求の受付けか
１サイクル遅延した場合を示している。第５図において
ｌ０ｏ−ＢＲＯ６４とＣＰＵ、−ＢＲＯ６１とが同一の
タイミングでＢＵＳ ＡＢＴ ５９に送出されてきた場
合、アンドケ゛−ト９０の入力端子３にはＩＯｏ・ＢＲ
Ｏ６５（”］”信号）がインバータ回路８２を経て入力
されるため′°０“信号が入力されア６ンドグート９０
の出力（ＣＰＵ、・ＢＡＫ ６７ ） ＋ｄ ”０”信
号となシＣＰＵ、 ５３からのバス使用要求は受付けら
れず、ｌ０６５６からのバス使用要求ｌ０ｏ−ＢＲＯ６
４が゛０′′信号になるまで待合せ状態になり次のサイ
クル（第７図の１２３のタイミング）で受は付ケラれる
。他の動作は前述のＣＰＵｏ５２とＭＭ１５５間のデー
タ転送の場合と同様に行われる。 なお、本実施例では記述しなかったがパス使用許可信号
（ＢＡＫ ）は装置対応に個別に送出することなく、エ
ンコードして装置番号の形で送出することによりバス使
用許可イ言号線の数を減らすことも容易に実現すること
か可能である。 （ｘ人下会）狛９ 以上説明したように、第１の実施例では各装置からの個
別のパス使用要求（ＢＲＯ）信号をＢＵＳＡＢＰ ５９
で受信し、あらかじめ決定されている優先順位に従って
パス使用許可装置を優先決定回路（インバータ回路８０
〜８４、アンドヶゝ−１・８５〜９０）により決定し、
パス使用許可信号（ＢＡＫ）を個別のパス使用許可信号
線（６６〜７１）によりパス使用許可装置に対して送出
すると共に、該バス使用許可信号をもとに、該使用許、
可装置が接続されるパス位置に従って、ＢＵＳ ＣＵＰ
５８の中縦用パスドライバー（９６〜９９）の中継方
向をパスドライバー制御信号（ＢＤＩ組） ７２ 、
ＢＤＩＲ（ＩＩ）７３）に、より制御するため、パス結
合回路の制御のために特別な信号を新たに設けることな
しに、装置の種類に関係なく、任意のバス位置に接続さ
れた任意の装置間でデータ転送を行うことができる利点
がある。 第１の実施例では装置間のデータ転送について説明した
が、第８図に示す如く、ＣＰＵ 、 ＭＭ 、 ＩＯ等
により構成される処理システム（ＣＰ）１６０〜１６３
を共通パス０ （ＣＢＵＳｏ） １６４及び共通パス１
（ＣＢＵＳ、 ） １６５へ共通パスアダプタ（ＣＢ
ＡＤＰ ） １６６〜１６９を介して接続することによ
す、マルチプロセノサンステムにおけるノＺス拡張を実
現することができる。即ち、ＣＰ間のデータ転送又はＣ
Ｐと共通主記憶装置（ＣＭＭｏｌ）、共通入出力装置（
ＣＩ○ｏ１）との間でデータ転送を行う場合、各ＣＰの
ＣＢＡＤＰから第１の実施例と同様にパス使用要求信号
をバス使用要求線（ＢＲＯ）を介してＢＵＳ ＡＢＴ
１７０へ送出し、該ＢＵＳ ＡＢＴ１７０からバス使用
許可信号を・ぐス使用許可信号線（ＢＲＯ）を介して受
信した後共通・ぐスヘ必要なデータを送出することによ
り、ＢＵＳ ＡＢＴ １７０ 。 ＢＵＳＣＵＰ１７１ 、 ＣＢＵＳ １６４．、ＣＢ
ＵＳ、 １６５が第１の実施例（但し、第１の実施例の
Ｉ ＢＵＳはＣＢＵＳとなる。）と同様の機能を実現す
るため、任意の装置間でデータ転送を行うことができる
。 本実施例の：うにマルチプロセノサンステムにおいては
／ステムを構成する装置数が多くなり、実装ス被−ス及
び各パスに接続される装置数が犬きくなるため、パスの
電気的条件（パス長、パス接続負荷数等）を満足させる
ことが難しくなると共に、介バスに接続される装置の種
類も増加する。 然るに、本発明を用いて共通パスを拡張することにより
前記の問題であるところのパスに対する電気条件が改善
でき、かつ任意の種類の装置又はシステムを任意のバス
位置に接続することができる効果が生じる。 第１及び第２の実施例においては１個のＢＵＳＣＵＰに
より２８Ｆｓのパス間を結合させる例であるが、第９図
の如（ＢＵＳ ＣＵＰを２個以上設け（傘９図では２個
の場合のみを示す。）ることによりパスの数を３組以上
に増加させることも可能である。 この場合、第５図のＢＵＳ ＡＢＴ ５９のパス方向制
御回路（ＢＤＩＲＦＦ ９２ 、９３ 、バッファゲー
ト１０４．１０５）を２組み準備しＢＵＳ ＣＵＰｏＢ
ＵＳＣｔＴＰｌの中継用パスドライバーの制御信号を作
成する。捷ずＢＵＳｏｌ ８０に接続された装置１８１
゜１８２等に対するバス使用許可信号（ＢＡＫ ：図示
せず）をオアケゝ−ト（図示せず：第５図の９１相当）
の入力とし、該オアゲートの出力をＢＵＳＣＵＰｏ（１
８３）制御用バス方向制御回路の入力信号とする。次に
ＢＵＳｉ８０及びＢＵＳ、 １８５に接続された装置１
．８１． 、１８２ 、１８６ 、１８７等に対するバ
ス使用許可信号を前記と同様にオアク゛−ト（図示せず
）の入力とし、該オアケ゛−トの出力をＢＵＳ ＣＵＰ
、 （１ｓ ４． ）制御用バス方向制御回路の入力信
号とする。また、ＢＵＳ ＣＵＰｏｌ ８３ 。 ＢＵＳ ＣＵＰ、 １８４の構成は第５図のＢＴＪＳ
ＣＵＰ ５８と同一である。 今、ＢＵＳｏｌ、 ８０に接続された装置（１８１又は
１８２）からデータを送出する場合、ＢＵＳ ＡＢＴ１
９１からバス使用許可信号が前記のバス使用要求装置（
１８］又は１８２）へ送出されると、前記のオアケ゛−
ト及びバス方向制御回路の構成によりＢＵＳ ＣＵＰｏ
ｌ ８３及びＢＵＳ ＣＵＰ １８４ヘパストライバ一
制御信号（ＢＤＩＲ（１）、（ＩＩ）） １９２〜１９
５に” １ ”が送出され（タイミングは第６図に準じ
る。）、ＤＡＴＡ線ノ場合、ＢＤＩＲ（１）１９２ 、
１９４によりＢＵＳＣＵＰｏｌ ８３ではＢＵＳｏ１８
０の内容をＢ［ＪＳ、 １８５へ、またＢＵＳ ＣＵＰ
、 １８４ ｆはＢＵＳ、１８５）内容をＢＵｓ２１８
８へ中継するようにバスドライバー（図示せず）が設定
される。従って、ＢＵｓ６１８ｏに接続された装置から
送出されたデータはＢＵＳｏｌ ８０→ＢＵＳ ＣＵＰ
ｏｌ ８３） ＢＵＳ、 １８５→ＢＵＳ ＣＵＰ、
１８４−＋ＢＵＳ２１８８のルートによりシステム内の
全装置に送出される。さらに、ＢＤＩＲ（ロ）１９３□
１９５によ５ ＲＬＹ線ばＢＵＳ ＣＵＰｏｌ ８３で
はＢＵＳ、 ］、 ８５の内容をＢＵＳｏ１８ｏへ、寸
たＢＵＳ ＣＵＰ１］ ８７１ ｆばＢＵＳ ２１８８
の内容をＢＵＳ、 １８５へ中継するようにバスドライ
バー（図示せず）が設定される。従って受信装置からの
応答情報は前記と反対方向のルー１・によりＢＵＳｏｌ
８０に接続された装置で受信することが可能となる。 一方、ＢＵＳ２１８８に接続された装置からデータ送出
する場合は前述したパス方向制御回路の構成によ） Ｂ
ＵＳ ＡＢＴ １９１がらのバスドライバー制御信号１
９２〜１９５は全テ”０”信号がＢＵＳ ＣＵＰ１８３
．１８４に送出されるため、前述したＢＵＳ０１８０に
接続された装置からデータを送出する場合と逆のルート
設定が行われることになり、ＢＵＳ ２１８８に接続さ
れた装置から任意の他の装置に対するデータ転送が可能
になる。 つぎに、ＢＵＳ、 １．８５に接続された装置からデー
タを送出する場合は、前記の・ぐス方向制御回路の構成
によりＢＵＳ ＣＵＰ １８４に対する・ぐストライ・
く−制御信号１９４．１９５のみへＩｔ １１′信号が
送出されるため、ＤＡＴＡ 線はＢＵＳ ＣＵＰｏｌ
８３に２いて、ＢＵＳ、 １８５の内容かＢＵＳｏｌ
８０へ、寸だＢＩＪＳ ＣＵＰ。 １８４においてＢＵＳ 、 １８５の内容がＢＵＳ２１
８８へ中継されるように設定される。一方、ＲＬＹ線は
ＢＵＳｏｌ ８０の内容がＢＵＳ、 １８５へ、またＢ
ＵＳ ２１８８の内容がＢＵＳ、 １８５へ中継される
ように設定される。従って、ＢＵＳｌに接続された装置
からの他の任意の装置に対するデータ転送も可能になる
。 本実施例で示した如く、ＢＵＳ ＣＵＰ及びＢＵＳ Ａ
ＢＴ内のパス方向制御回路の個数を増加させることによ
り、複雑な回路構成をとることなく３組以上のバスを結
合させて大規模システムのバスを実現することか可能で
ある。 本発明はバスに接続された装置から個別に送出されてバ
ス使用要求信号により該装置の接続位置を認識し、バス
使用許可信号によりバス結合回路の中継用バスドライバ
ーの制御信号を作成するため、特別な信号を設けること
なく複数のバスが必要となる大規模システムにおけるバ
ス制御に利用することができる。又バスの拡張が榎めて
容易である。
共に、他の・ぐスドライバ］］を無効状態にし、ＤＡＴ
Ａ１］、 ２の内容か・ぐスドライパ］３を経由してＤ
ＡＴＡｏ １．０へ伝播される状、態（て設定する。つ
いで、入出力装置６はＢ５１１１９上の前記読取り信号
３８を受信した後、前もって指定されたデータをＤＡＴ
Ａ、 １．２上へ第３１図（ｂ）の３９のタイミノ′グ
で送出する。該データは前述した方法によりバスドライ
バ１３を経由してＤＡＴＡｏ］、 ０−ｈへ第３１ｋ（
ｂ）の４０のタイミングで伝播される。つぎに入出力装
置６は前記のデータ３つの一定時間後応答信号をＲＰＩ
、２３上へ第３図（ｂ）の４１のタイミングで送出する
。該信号４１はバスドライバ２４（てよりＲＰＩｏ２５
へ応答信号４２として再送出される。ＣＰＴＪ ２ （
ｒｉ前記応答信号４２を受信すると共にＤＡＴＡｏ］、
Ｏ上のデータ４Ｃ１７）内容を受信した後、以前より
送出していた読取り指示信号３７の送出を終了するため
ＤＡＴＡｏ】−０上Ｏデータは無効状態（論理゛Ｏ′”
）になる。また、入出力装置６はＢＳＩ、 １９の信号
が終了したことを検出することによりＣＰＵ ２がデー
タを受信したことを認識し以前に送出したデータ３９お
よび応答信号４１の送出を終了する。 上記の一連の動作によｆｉ ＣＰＵ ２による入出力装
置６からのデータ読取り動作を終了する。 以上：は、従来の入出力バスのパス結１合回路によるバ
ス拡張方式の実施例について説明したものであるか、こ
の方法では双方向伝送されるイ言号（第２１スてｈ Ｄ
ＡＴＡｏ］ ０およびＤＡＴＡｌｌ、 ２ （／：Ｃ相
当）の伝送方向の制御は人出力バスを構成する信号の一
部（第２図ではＢＳＩｏｌ、 ４に和光）を使用して行
ってしった。前述した実施例では読取り指示信号（ＢＳ
Ｉｏ） １４で行っていたが該信号はＣＰＵのみでバス
の使用権を決定し、非同期に送出されるものであるため
、マルチゾロセノザ／ステム等のように複数のＣＰＵが
別々のバスに接続された場合（例えば第１図のＩＯＢ、
８にもＣＰＵが接続された場合）（・コはバス結合回路
の双方向バスドライ・ぐ−の方向性か決捷らず対処でき
ないという欠点かあった。 本発明（づ従来の技術の上記欠点を改善するものでその
目的は任意のバス上の任意の装置に任意の装置を接続す
ることかできるよう（（シた・ぐス構成方式を提供する
こと（ζあり、バス使用権決定回路を設け、該装置（で
２いてバス（、て接続さり、；こ各装置からのバス１吏
甲含水（言号をもと（て・々スイ吏月３１可１言号を該
小装置へ送出すると共（で、該・ぐス使７］４」許可塔
号（・てよ；クパス結合回路における信号の伝送方向を
決定することを特徴とする。 以下図面（・でより実施例を説明する。 第・１図は本発明の第１の実施例におけるシステム構成
例であって、５０〜５１は装置間の清報伝送：で使用さ
れる内部バスｏ （ＩＢｔＪＳｏ）及Ｏ・内部・くス１
（ＩＢＵＳｌ）、５２〜５３は中央処理装置Ｏ（ｃｐ
ｕｏ）及び中央処理装置］、 （ＣＰＵ、 ）、５４〜
５５は主記憶装置Ｏ（ＭＭｏ）及び主記憶装置］（ＭＭ
、）、５６−５７は入出力装置Ｏ（■Ｏｏ）及び入出力
装置］ （工０． ）、５８ Ｕ ＩＢＵＳｏ５０とＩ
ＢＵＳ１５１を結合するバス結合回路（ＢＵＳ ＣＵＰ
’）５９は各装置からのバス使用要求信号（ＢＲＯ）
を受は付け、あらかじめ決められている優先順位に従っ
てバス使用を許す装置を決定し、その装置に対してバス
使用許可信号（ＢＡＫ ）を送出すると共（・て前記Ｂ
ＵＳ ＣＵＰ ５８内のイ言号伝送方向を制御するため
のバス伝送方向ｆｔ制御信号（ＢＤＩＲ） ７２〜７３
を送出するパス使用権決定回路（ＢｔｌＳ ＡＢＴ ）
、６０〜６５（ｄ各装置からＢＵＳ ＡＢＴ ５９に送
出されるパス使用要求信号（ＢＲＯ）、６６〜７１はＢ
ＵＳ ＡＢＴ ５９から各装置−＼送出されるベス使用
許可信号（Ｂ、ＡＫ ）である。 第５図は本発明の第１の実施例におけるバス結合回路（
ＢＵＳ ＣＵＰ） ５８およびパス使用権決定回路（Ｂ
ｕｓ ＡＢＴ ）５９の回路構成例であって、８０〜８
４．９４〜９５はインバータ回路、８５〜９０はアンド
（論理積）ケゝ−ト、９１はオア（論Ｆｌ和）グー１−
１９２〜９３はフリラフ０フロツプ（ＦＦ）、９６〜９
つはバス情報の中継用バスドライバーである。 第６図は本発明の第１の実施例における制御信号のタイ
ミング関係を示したものである。第７図に本発明の第１
の実施例におけるパス上を伝送される内容を示す。 次に第４図〜第７図により本発明の第１の実施例におけ
る動作を詳細に説明する。最初に、第４図のＣＰＵｏ５
２がＭＭ、 ５５からデータをｂ売み取る場合について
説明する。まず、ＣＰＵｏ５２はパスの使用要求をＣＰ
Ｕｏ−ＢＲＯ６０を通してＢＵＳ ＡＢＴ ５９へ第６
図１１０のタイミングで送出する。なお、各装置のパス
使用要求信号ＢＲＯ（なお、第５図及び第６図の信号名
では要求元装置名が添字されている。）（グ■相クロッ
クに同期して送出される。ＢＵＳ ＡＢＴ５９ ＶＣ、
ｉ−いて、ＣＰＵｏ−ＢＲＰ ６０はアンドヶ”−１−
８９（５）に接続される。この時、より優先度の高い装
置１〜慴。、 ＭＭ、 、 Ｔｏ。及びＩＯｌのいずれ
の装置からのパス使用要求も無い場合（各装置のパス使
用要求信号６２〜６５がいずれも°゛０“の状態）Ｉｒ
ｉ、アンドケ゛−ト８９の他の入力＜ｆＪ ８９ （
１）〜（４）は各々インバータ８０〜８３の出力に接続
されているため論理”１”が入力されており、アンドヶ
゛−ト８９の出力であるパス使用許可信号ＣＰＵｏＢＡ
Ｋ ６６にはＩＴ＋が第６図１１１のように出力される
。寸だ、アンドケゞ−ト８９の出力はオアヶ゛−１・９
］、 （３）の入力に接続されパ１′”を与えるため
オアゲート９１の出力線には１′′が出力され、該信号
はＦＦ９２の入力端子りの入力信号として゛］パが入力
される。 この状態で■相りロックがＦＦ９２のクロック端子Ｃに
入力されると、第６図の１１２・のタイミングてＦＦ９
２は１°′にセットされる。さら（て、ＦＦ９２の出力
端子Ｑ（はＦＦ９３の入力゛端子りに接続されているた
め］′”が入力される。この状態で■相りロックがＦＦ
９３のクロック端子Ｃに入力されると、第６図の１１３
のタイミングでＦＦ９３は′１′”にセットされる。 一方、ＣＰＵｏはＢＵＳ ＡＢＴ ５９のＣＰＯＢＡＫ
６６にょシ前記の］］１のパス使用許可信号を受信す
ると、欠の■相りロックから１サイクルの間、第６図の
１］４のタイミングでＤＡＴＡ情報（第７図の１５０〜
１５５の情報）をＩＢＵＳｏ５０ Ｋ送出する。この場
合、丁ＢＵＳｏ５０のＤＡＴＡ部１００（第５図）には
メモリアドレス関連情報として、データフラグ１５０は
ＤＡＴＡ線上の内容が有効であることを示すために１“
が、受信装置指定１５１ばＭＭ１指定、送信装置指示１
５２はＣＰＵｏ指定、制御情報１５３は読み取り動作指
定、アドレス情報１５４はＭＭ１内のメモリアドレス指
定、データ情報１５５は任意の値（一般にはオールゼロ
）が各々送出される。 上記のＤＡＴＡ情報は第５図のＤＡＴＡ線１０線分００
て、ＢＵＳ ＣＵＰ ５８の中継用バスト８ライバー９
６に伝送される。（第５図では１個のドライバーのみを
代表して図示している。）この時、前述したＦＦ９２の
出力゛１′信号はドライバー１０４を経由して信号線７
２を通して前記中継用パスドライブ９６の制御端子Ｃに
入力されているため、前記のＩ ＢＵＳ ｏＯＤＡＴＡ
線１００の内容はＩＢＵＳｌのＤＡＴＡ線］０１へ送出
される。一方、中継用パスドライバー９７の制御端子Ｃ
には、前記ＦＦ９２の出力がドライバ」０４、信号線７
２を経由して伝送された後インバータ回路９５により０
“に反転して入力されるため、中継用パスドライバ９７
は無効状態にな、Ｑ ＤＡＴＡ線］０１の情報はＤＡＴ
Ａ線１０線分００播されない。 前述した制御内容によＱ ＣＰＵｏ５２から送出された
ＤＡＴＡ情報ばＩＢＵＳｏ５０及びｌ０ＢＵＳ１５１
ノＤＡＴＡ線１００及び１０１に伝送される。つぎに、
ＩＢＵＳｏ５０及びＩＢＵＳ１５１に接続されている装
置は前記によシＤＡＴＡ線１００又は］、 ０１上に送
出されている受信装置指定情報１５１の内容が自装置を
指定いる場合は、ＤＡＴＡ線上の他の情報（１５２〜１
５５）を入力すると共に制御情報１・５３で指定された
動作の実行可否を判定する。この場合、一般的に（はパ
スの・、Ｏリティエラー、動作中、無効オーダ等を判定
す・る。本実施例ではＭＭ１５５が上記の一連の動作を
実施する。即ち、動作指示を受けた■ＶｆＭ１５５は上
記の判定動作を行った後、指定動作が実行可能な場合、
■相りロックでＤＡＴＡ線１０線上０１上１５２〜１５
５を内部レジスタ（図示せず）Ｋセットすると共に前記
の判定結果を状態情報１５７として応答フラグ］ ５６
（−”１’“）と共に■相りロックに同期して第６図
の１１５のタイミングで１サイクルの間ＲＬＹ線１０３
へ送出する。なお、指定動作が実行不可能な場合、前記
の判定結果のみを状態情報１５７として応答フラグ１５
６と共（て前記と同様にＲＬＹ線１０３へ送出する。 一方、ＢＵＳ ＣＵＰ ５８のＲＬＹ線中継用バスドラ
イバ９８（第５図では１個のドライバーのみを図示して
いる。）の制御端子Ｃには、ＢＵＳ ＡＢＴ ５９のＢ
ＤＩＩ’（ＩＩ） Ｆ Ｆ ９３の出力（この時ＦＦ９
３は前記動作により］°′がセットされている。）がバ
ッファ１０５及び信号線７３を経由して接続されている
ため、ＲＬＹ線１０３の内容はバスドライバー９８によ
りＲＬＹ線］０２へ中継される。また、バスドライバー
９９の制御端子ＣＫは信号線７３がインバータ回路９４
を経て接続されているため゛０′′信号が入力され、バ
スドライバー９９は無効状態になりＲＬＹ線］０２の内
容はＲＬＹ線１．０３には中継されない。 上記動作によりＭＭ１５５から送出された応答情報（応
答フラグ、状態情報）はＲＬＹ線１０３、バスドライバ
ー９８及びＲＬＹ線１０２を経由してＣＰＵｏ５２に伝
送される。ＣＰＵｏ５２は前記応答情報によりＭＭ１５
５がＤＡＴＡ情報を正常に受信し、指定動作を開始出来
るか否かを知ることができる。 つぎに、前記動作によりＤＡＴＡ情報を受信したＭＭ１
５５は制御情報１５３（本実施例では読み取り動作指定
）及びアドレス情報１５４の指定に従って記憶内容の読
み取シ動作を行う。Ｑ１５５は前記動作終了後、前記の
読み取りデータをＣＰｏ５２へ送出するために、バス使
用要求線ＭＭ、 ＝ＢＲＯ６３を通してＢＵＳ ＡＢＴ
５９に対してパス使用要求信号を第６図の１］６のタ
イミングで送出する。前記のＭＭｌ・ＢＲＯ６３は−Ｂ
ＵＳ ＡＢＴ ５９のアンドケゞ−ト８６の入力端子２
に接続されているため、この時取。５４からのパス使用
要求が出されていなければ、 ＭＭ。・ＢＲＯ６２は１
゛０”信号であり、インバータ回路８０によＪ １ｌｌ
ｌ＋信号が送出されアンドグ８−ト８６の入力端子ＩＫ
大入力れているため、アンドケ゛−ト８６の出力は“１
パ信号が出力され、該信号はＭＭ、−ＢＡＫ線６線分９
してＭＭ１５５ヘパス使用許可信号として第６図の１１
７のタイミングで伝送される。この場合、ＭＭ１５５は
ＩＢＵＳ１５１に接続されている装置であるため、アン
ドケ゛−ト８６の出力はオアケゝ−ト９１の入力端子に
は接続されていない。また、オアケ’−）９１０入力端
子１はアンドヶ”−ト８５の出力に接続されていること
から、暇。５４からのバス使用要求が出されていなけれ
ばＭＭ。・ＢＲＯ６２は′Ｏ″′であるためアンドケ゛
−ト８５の出力ｆｄ”０”となり、オアケ゛−ト９１の
入力端子】の入力信号は＋＋ ０ ＋＋となる。一方、
オアケゞ−ト９］の他の入力端子２及び３は各々アンド
ケ゛−ト８７及びアンドケ゛−ト８９の出力に接続され
ているが、前記２つのアンドヶ”−４８７，８９の１つ
の入力ＫＵインバータ回路８１の出力が接続されている
ため、＋＋ Ｏ＋＋倍信号入力される（この時、インバ
ータ回路８１の入力は゛′１″゛信号であるため）こと
になり、該アンドケゝ−ト８７，８９の出力は“０パ信
号になる。前記の結果、オアケゝ−ト９１の全入力信号
がＩＩ ＯＩ＋倍信号ため該オアゲート９１の出力から
ば゛０゛′信号が出力され、該信号がＢＤ［Ｉ）ＦＦ９
２の入力信号となることから、ＢＤＩＦ（１）Ｆ Ｆｅ
２は次のＩ相りロックが入力した時点でＩｔ ＯＩＩに
セットされる。（第６図の１１８；図中の破線はパ０″
′状態を示す。） ＢＤＩＲ（１） Ｆ Ｆ ９２の出
力信号はアンドケ゛−）１０４及び信号線７２を経由し
てＢＵＳ ＣＵＰ ５８内の中継用バスドライバー９６
の制御端子Ｃの入力となるため、該バスドライバー９６
は無効状態となりＤＡＴＡ線１００の内容はＤＡＴＡ線
１０１へは中継されない。一方、バスドライバー７の制
御端子Ｃにはインバータ回路９５によシアンドケ゛−ト
１０４の出力の否定信号として入力されるためＩＪＩ＋
信号が入力され、該バスドライバ９７は有効状態となｆ
ｉ ＤＡＴＡ線１０１の内容をＤＡＴＡ線］、 ＯＯへ
中継する状態に設定される。この時、前記のＭＭｌ・Ｂ
ＡＫ信号１１７を受信したＭＭ１５５はＤＡＴＡ情報を
Ｉ相りロックに同期して図６の１２０のタイミングでＤ
ＡＴＡ線１０１へ１サイクルの間（次の１相クロツクま
での間）送出する。この場合のＤＡＴＡ情報としては、
データフラグ１５０として゛］′°信号が、受信装置指
定１５１としてＣＰＵｏ指定（ＭＭ、が以前にＣＰＵｏ
から受信した送信装置指定情報１５２の内容が使用され
る。）が、送信装置指定１５２としてＭＭ、指定が、制
御情報１５３として動作結果報告指定が、アドレス情報
１５４としてはエラー情報（正常に動作が実行された場
合はオールゼロが、また動作実行中にエラーが検出され
た場合はエラー内容が設定される。）が、さらにデータ
情報１５５としては読み取りデータが送出される。 前述した動作によりＭＭ、５５から送出された前記ＤＡ
ＴＡ情報（はＤＡＴＡ線１０１、ＢＵＳ ＣＵＰ ５８
のパスドライバー９７及びＤＡＴＡ線１００を経由して
ＣＰＵｏ５２ Ｋ伝送される。ＣＰＵｏ５２は前記ＤＡ
ＴＡ線１０線上００上装置指定情報１５１においてＣＰ
ｔＪｏ指定が行わたていることを検出することにより、
次の■相りロックにより（第６図１２１のタイミング）
他のＤＡＴＡ情報（１５２〜１５５）を内部レノスタに
セットすると共に、第６図の］２２のタイミングで受信
動作に関する状態情報１５７を応答フラグ１５６と共に
ＲＬＹ線１０２に送出する。一方、ＢＵＳ ＡＢＴ ５
９内のＢＤＩＲ（Ｉｔ） Ｆ Ｆ ９３の入力端子ＤＫ
Ｈ前記ＯＢＤＩＲ（Ｉ） Ｆ Ｆ ９２ ノ”Ｏ”出方
信号が入力されるため、次の■相りロックでＢＤＩＲ（
ＩＩ） Ｆ Ｆ ９３は０″′にセントされる。（第６
図の１１９のタイミングニスでは破線にょシＩＩ ＯＩ
＋状態を示す。）該ＢＤＩＲ（ｎ） Ｆ Ｆ ９３の出
力はドライバー１０５、信号線７３を経由しテＢＵＳ
ＣＵＰ ５８内のパスドライバー９８の制御端子ＣＫ接
続され” ｏ ”信号が入力されるため該パスドライバ
ー９８は無効状態になＪ ＲＬＹ線１０３の内容はＲＬ
Ｙ、、線１０２へ中継されない。また、該ＢＤＩＲ（Ｈ
） Ｆ Ｆ ９３の出カバドライバー１０５、信号線７
３及びインバータ回路９４を経由し−でパスドライバー
９９の制御端子Ｃに接続されているため ＋１１１＋信
号が該制御端子Ｃに入力され該パスドライバ９９は有効
状態になり、ＲＬＹ線１０２の内容をＲＬＹ線１ｏ３へ
中継する状態に設定される。これらの前記動作により、
ＣＰＵｏ５２から送出された状態情報１５７及び応答フ
ラグ１５６はＲＬＹ線１０２、ＢＵＳ ＣＵＰ ５８
（７） ハスドライバ９９及びＲＬＹ線１０３を経由し
て劇。 ５５へ伝送される。 前述した一連の動作によシＣＰＵｏ５２によるＭＭ１５
５からのメモリデータの読み取り動作が実行される。な
お、本実施例においては、よりＵＳｏ５０とＩＢＵＳ１
５１の異なるパスに接続されたＣＰＵｏ５２とＭＭ１５
５間の動作について動作説明を行ったが、他の種類の装
置間におけるデータ転送も同様に行われる。なお、同一
パス（ＩＢＵＳｏ５０またはＩＢＵＳ ５１ ）内の２
装置間のデータ転送においても、前述したＢＵＳ ＡＢ
Ｔ ５９の一連の動作によシＢＵＳＣＵＰ ５８の中継
用パスドライバー９６〜９９は制御されるが、ＢＵＳ
ＡＢＴ ５９よりパス使用許可信号を受信した１台の装
置のみがデータ送出を行い、他の装置はｎ Ｏ＋＋倍信
号送出する（一般的なパス構成法であるため説明は省略
する。）ため、動作中の装置が接続されている以外のパ
スからのデータは゛０″信号が中継される。したがって
、同一パス内に接続された２装置間のデータ転送は正常
に行うことができる。第６図（ｂ）に示した各信号タイ
ミングは■０ｏ５６が累。５４ヘデータ転送を行う場合
において、ＣＰＵ１５３からのバス使用要求とｌ０６５
６によるバス使用要求が同時に発生して、ｌ０８５６の
パス使用要求がＢＵＳ ＡＢＴ ５９により優先的て受
付けられ、ＣＰＵ１５３からのバス使用要求の受付けか
１サイクル遅延した場合を示している。第５図において
ｌ０ｏ−ＢＲＯ６４とＣＰＵ、−ＢＲＯ６１とが同一の
タイミングでＢＵＳ ＡＢＴ ５９に送出されてきた場
合、アンドケ゛−ト９０の入力端子３にはＩＯｏ・ＢＲ
Ｏ６５（”］”信号）がインバータ回路８２を経て入力
されるため′°０“信号が入力されア６ンドグート９０
の出力（ＣＰＵ、・ＢＡＫ ６７ ） ＋ｄ ”０”信
号となシＣＰＵ、 ５３からのバス使用要求は受付けら
れず、ｌ０６５６からのバス使用要求ｌ０ｏ−ＢＲＯ６
４が゛０′′信号になるまで待合せ状態になり次のサイ
クル（第７図の１２３のタイミング）で受は付ケラれる
。他の動作は前述のＣＰＵｏ５２とＭＭ１５５間のデー
タ転送の場合と同様に行われる。 なお、本実施例では記述しなかったがパス使用許可信号
（ＢＡＫ ）は装置対応に個別に送出することなく、エ
ンコードして装置番号の形で送出することによりバス使
用許可イ言号線の数を減らすことも容易に実現すること
か可能である。 （ｘ人下会）狛９ 以上説明したように、第１の実施例では各装置からの個
別のパス使用要求（ＢＲＯ）信号をＢＵＳＡＢＰ ５９
で受信し、あらかじめ決定されている優先順位に従って
パス使用許可装置を優先決定回路（インバータ回路８０
〜８４、アンドヶゝ−１・８５〜９０）により決定し、
パス使用許可信号（ＢＡＫ）を個別のパス使用許可信号
線（６６〜７１）によりパス使用許可装置に対して送出
すると共に、該バス使用許可信号をもとに、該使用許、
可装置が接続されるパス位置に従って、ＢＵＳ ＣＵＰ
５８の中縦用パスドライバー（９６〜９９）の中継方
向をパスドライバー制御信号（ＢＤＩ組） ７２ 、
ＢＤＩＲ（ＩＩ）７３）に、より制御するため、パス結
合回路の制御のために特別な信号を新たに設けることな
しに、装置の種類に関係なく、任意のバス位置に接続さ
れた任意の装置間でデータ転送を行うことができる利点
がある。 第１の実施例では装置間のデータ転送について説明した
が、第８図に示す如く、ＣＰＵ 、 ＭＭ 、 ＩＯ等
により構成される処理システム（ＣＰ）１６０〜１６３
を共通パス０ （ＣＢＵＳｏ） １６４及び共通パス１
（ＣＢＵＳ、 ） １６５へ共通パスアダプタ（ＣＢ
ＡＤＰ ） １６６〜１６９を介して接続することによ
す、マルチプロセノサンステムにおけるノＺス拡張を実
現することができる。即ち、ＣＰ間のデータ転送又はＣ
Ｐと共通主記憶装置（ＣＭＭｏｌ）、共通入出力装置（
ＣＩ○ｏ１）との間でデータ転送を行う場合、各ＣＰの
ＣＢＡＤＰから第１の実施例と同様にパス使用要求信号
をバス使用要求線（ＢＲＯ）を介してＢＵＳ ＡＢＴ
１７０へ送出し、該ＢＵＳ ＡＢＴ１７０からバス使用
許可信号を・ぐス使用許可信号線（ＢＲＯ）を介して受
信した後共通・ぐスヘ必要なデータを送出することによ
り、ＢＵＳ ＡＢＴ １７０ 。 ＢＵＳＣＵＰ１７１ 、 ＣＢＵＳ １６４．、ＣＢ
ＵＳ、 １６５が第１の実施例（但し、第１の実施例の
Ｉ ＢＵＳはＣＢＵＳとなる。）と同様の機能を実現す
るため、任意の装置間でデータ転送を行うことができる
。 本実施例の：うにマルチプロセノサンステムにおいては
／ステムを構成する装置数が多くなり、実装ス被−ス及
び各パスに接続される装置数が犬きくなるため、パスの
電気的条件（パス長、パス接続負荷数等）を満足させる
ことが難しくなると共に、介バスに接続される装置の種
類も増加する。 然るに、本発明を用いて共通パスを拡張することにより
前記の問題であるところのパスに対する電気条件が改善
でき、かつ任意の種類の装置又はシステムを任意のバス
位置に接続することができる効果が生じる。 第１及び第２の実施例においては１個のＢＵＳＣＵＰに
より２８Ｆｓのパス間を結合させる例であるが、第９図
の如（ＢＵＳ ＣＵＰを２個以上設け（傘９図では２個
の場合のみを示す。）ることによりパスの数を３組以上
に増加させることも可能である。 この場合、第５図のＢＵＳ ＡＢＴ ５９のパス方向制
御回路（ＢＤＩＲＦＦ ９２ 、９３ 、バッファゲー
ト１０４．１０５）を２組み準備しＢＵＳ ＣＵＰｏＢ
ＵＳＣｔＴＰｌの中継用パスドライバーの制御信号を作
成する。捷ずＢＵＳｏｌ ８０に接続された装置１８１
゜１８２等に対するバス使用許可信号（ＢＡＫ ：図示
せず）をオアケゝ−ト（図示せず：第５図の９１相当）
の入力とし、該オアゲートの出力をＢＵＳＣＵＰｏ（１
８３）制御用バス方向制御回路の入力信号とする。次に
ＢＵＳｉ８０及びＢＵＳ、 １８５に接続された装置１
．８１． 、１８２ 、１８６ 、１８７等に対するバ
ス使用許可信号を前記と同様にオアク゛−ト（図示せず
）の入力とし、該オアケ゛−トの出力をＢＵＳ ＣＵＰ
、 （１ｓ ４． ）制御用バス方向制御回路の入力信
号とする。また、ＢＵＳ ＣＵＰｏｌ ８３ 。 ＢＵＳ ＣＵＰ、 １８４の構成は第５図のＢＴＪＳ
ＣＵＰ ５８と同一である。 今、ＢＵＳｏｌ、 ８０に接続された装置（１８１又は
１８２）からデータを送出する場合、ＢＵＳ ＡＢＴ１
９１からバス使用許可信号が前記のバス使用要求装置（
１８］又は１８２）へ送出されると、前記のオアケ゛−
ト及びバス方向制御回路の構成によりＢＵＳ ＣＵＰｏ
ｌ ８３及びＢＵＳ ＣＵＰ １８４ヘパストライバ一
制御信号（ＢＤＩＲ（１）、（ＩＩ）） １９２〜１９
５に” １ ”が送出され（タイミングは第６図に準じ
る。）、ＤＡＴＡ線ノ場合、ＢＤＩＲ（１）１９２ 、
１９４によりＢＵＳＣＵＰｏｌ ８３ではＢＵＳｏ１８
０の内容をＢ［ＪＳ、 １８５へ、またＢＵＳ ＣＵＰ
、 １８４ ｆはＢＵＳ、１８５）内容をＢＵｓ２１８
８へ中継するようにバスドライバー（図示せず）が設定
される。従って、ＢＵｓ６１８ｏに接続された装置から
送出されたデータはＢＵＳｏｌ ８０→ＢＵＳ ＣＵＰ
ｏｌ ８３） ＢＵＳ、 １８５→ＢＵＳ ＣＵＰ、
１８４−＋ＢＵＳ２１８８のルートによりシステム内の
全装置に送出される。さらに、ＢＤＩＲ（ロ）１９３□
１９５によ５ ＲＬＹ線ばＢＵＳ ＣＵＰｏｌ ８３で
はＢＵＳ、 ］、 ８５の内容をＢＵＳｏ１８ｏへ、寸
たＢＵＳ ＣＵＰ１］ ８７１ ｆばＢＵＳ ２１８８
の内容をＢＵＳ、 １８５へ中継するようにバスドライ
バー（図示せず）が設定される。従って受信装置からの
応答情報は前記と反対方向のルー１・によりＢＵＳｏｌ
８０に接続された装置で受信することが可能となる。 一方、ＢＵＳ２１８８に接続された装置からデータ送出
する場合は前述したパス方向制御回路の構成によ） Ｂ
ＵＳ ＡＢＴ １９１がらのバスドライバー制御信号１
９２〜１９５は全テ”０”信号がＢＵＳ ＣＵＰ１８３
．１８４に送出されるため、前述したＢＵＳ０１８０に
接続された装置からデータを送出する場合と逆のルート
設定が行われることになり、ＢＵＳ ２１８８に接続さ
れた装置から任意の他の装置に対するデータ転送が可能
になる。 つぎに、ＢＵＳ、 １．８５に接続された装置からデー
タを送出する場合は、前記の・ぐス方向制御回路の構成
によりＢＵＳ ＣＵＰ １８４に対する・ぐストライ・
く−制御信号１９４．１９５のみへＩｔ １１′信号が
送出されるため、ＤＡＴＡ 線はＢＵＳ ＣＵＰｏｌ
８３に２いて、ＢＵＳ、 １８５の内容かＢＵＳｏｌ
８０へ、寸だＢＩＪＳ ＣＵＰ。 １８４においてＢＵＳ 、 １８５の内容がＢＵＳ２１
８８へ中継されるように設定される。一方、ＲＬＹ線は
ＢＵＳｏｌ ８０の内容がＢＵＳ、 １８５へ、またＢ
ＵＳ ２１８８の内容がＢＵＳ、 １８５へ中継される
ように設定される。従って、ＢＵＳｌに接続された装置
からの他の任意の装置に対するデータ転送も可能になる
。 本実施例で示した如く、ＢＵＳ ＣＵＰ及びＢＵＳ Ａ
ＢＴ内のパス方向制御回路の個数を増加させることによ
り、複雑な回路構成をとることなく３組以上のバスを結
合させて大規模システムのバスを実現することか可能で
ある。 本発明はバスに接続された装置から個別に送出されてバ
ス使用要求信号により該装置の接続位置を認識し、バス
使用許可信号によりバス結合回路の中継用バスドライバ
ーの制御信号を作成するため、特別な信号を設けること
なく複数のバスが必要となる大規模システムにおけるバ
ス制御に利用することができる。又バスの拡張が榎めて
容易である。
第１図は従来の実施例に２ける／ステ°ム構成図、第２
図は従来の実施例におけるバス結合回路の構成図、第３
図（ａ）及び（ｂ）は従来の実施例における制御信号の
タイムチーヤード図、第４図は本発明の第１の実施例の
システム構成図、第５図は第１の実施例におけるバス結
合回路（ＢＵＳ ＣＵＰ ）及びバス使用権決定回路（
ＢＵＳ ＡＢＴ ）の構成図、第６図は第１の実施例に
おける制御信号のタイムチャ−１・図、第７図は第１の
実施例における装置からバスに送出される情報内容図、
第８図は本発明の第２の実施例のンステム構成図、第９
図は本発明の第３の実施例の７ステム構成図である。 ５０．５１・・・内部バス、５２．５３・・・中央処理
装置、５４．５５・・・主記憶装置、５６．５７・・・
入出力装置、５８・・バス結合回路、５９−・・・バス
使用権決定回路。 特許出願人 沖電気工業株式会社 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 −
図は従来の実施例におけるバス結合回路の構成図、第３
図（ａ）及び（ｂ）は従来の実施例における制御信号の
タイムチーヤード図、第４図は本発明の第１の実施例の
システム構成図、第５図は第１の実施例におけるバス結
合回路（ＢＵＳ ＣＵＰ ）及びバス使用権決定回路（
ＢＵＳ ＡＢＴ ）の構成図、第６図は第１の実施例に
おける制御信号のタイムチャ−１・図、第７図は第１の
実施例における装置からバスに送出される情報内容図、
第８図は本発明の第２の実施例のンステム構成図、第９
図は本発明の第３の実施例の７ステム構成図である。 ５０．５１・・・内部バス、５２．５３・・・中央処理
装置、５４．５５・・・主記憶装置、５６．５７・・・
入出力装置、５８・・バス結合回路、５９−・・・バス
使用権決定回路。 特許出願人 沖電気工業株式会社 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- 複数の双方向パスがバス結合回路により結合され、かつ
各々の双方向パスには少なくとも１個の中央処理装置、
主記憶装置、入出力装置からなる装置群か接続され、前
記双方向パスとパス結合回路を介して前記各装置の間の
データの授受を行う・清報処理／ステムにおいて、バク
使用に関する各装置の優先順位の決定と前記バス結合回
路の方向性を決定するパス使用権決定回路が前記各装置
及びバス結合回路（て接続され、各装置はバスを使用す
る際バス使用要求信号をパス使用権決定回路に送出し、
パス使用権決定回路は各装置の予しめ定められる優先順
位に従ってバス使用要求信号を送出した装置のうち最高
部先順位の装置（Ｃパス使用許可信号を送出し、パス使
用権決定回路は送信側装置がデータを双方向パスに送出
するタイミングと受信側装置が応答を双方向パスに返送
するタイミングに合せて前記パス結合回路の方向性を切
換える信号を前記バス使用許可信号をもとに作成するご
とく構成され、複数の双方向パスの装置の間でデータの
授受を行なうことを特徴とする、バス構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21554982A JPS59106021A (ja) | 1982-12-10 | 1982-12-10 | バス構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21554982A JPS59106021A (ja) | 1982-12-10 | 1982-12-10 | バス構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106021A true JPS59106021A (ja) | 1984-06-19 |
| JPH0337221B2 JPH0337221B2 (ja) | 1991-06-04 |
Family
ID=16674266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21554982A Granted JPS59106021A (ja) | 1982-12-10 | 1982-12-10 | バス構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106021A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01502628A (ja) * | 1987-05-01 | 1989-09-07 | ディジタル イクイプメント コーポレーション | 多重ロック指示を使用した多重プロセッサコンピュータシステムにおけるトランザクションを開始する方法及び装置 |
| JPH02500550A (ja) * | 1987-05-01 | 1990-02-22 | ディジタル イクイプメント コーポレーション | マルチプロセッサコンピュータシステムにおいて多数のロックインジケータを管理する方法及び装置 |
| JPH02500783A (ja) * | 1987-05-01 | 1990-03-15 | ディジタル イクイプメント コーポレーション | コマンダノードからのインターロック読み取りコマンドメッセージをレスポンダノードで実行する装置 |
| JPH02303242A (ja) * | 1989-05-17 | 1990-12-17 | Nec Corp | バス中継装置 |
| JPH0782476B2 (ja) * | 1987-05-01 | 1995-09-06 | ディジタル イクイプメント コーポレーション | 複数のノードによる保留バスへのアクセスを制御するシステム |
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| US5523879A (en) * | 1991-04-26 | 1996-06-04 | Fuji Xerox Co., Ltd. | Optical link amplifier and a wavelength multiplex laser oscillator |
| EP0827086A2 (en) * | 1996-08-26 | 1998-03-04 | Nec Corporation | Semiconductor integrated circuit |
| EP0892352A1 (en) * | 1997-07-18 | 1999-01-20 | BULL HN INFORMATION SYSTEMS ITALIA S.p.A. | Computer system with a bus having a segmented structure |
| US7313768B2 (en) | 2002-09-11 | 2007-12-25 | Nec Electronics Corporation | Register file and method for designing a register file |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393748A (en) * | 1977-01-27 | 1978-08-17 | Nec Corp | Multiple information processor |
| JPS54152942A (en) * | 1978-05-24 | 1979-12-01 | Nec Corp | Bus control system of data processing system |
-
1982
- 1982-12-10 JP JP21554982A patent/JPS59106021A/ja active Granted
Patent Citations (2)
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| US5773345A (en) * | 1991-04-26 | 1998-06-30 | Fuji Xerox Co., Ltd. | Optical link amplifier and a wavelength multiplex laser oscillator |
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| US7313768B2 (en) | 2002-09-11 | 2007-12-25 | Nec Electronics Corporation | Register file and method for designing a register file |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337221B2 (ja) | 1991-06-04 |
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