JPH01191249A - 二方向制御信号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願と同日付にて出願され、同じ譲受人に譲渡されたＧ
、　Ｊ、　Ｂａｒｌｏｗの米国特許出願第　　　　号「
非同期バス・システムのための内部および相互優先順位
の解決回路網」 〔産業上の利用分野〕 本発明は、同期動作に関し、特に２つの独立的に動作す
るシステム内部に生じる同期動作に関する。

（従来の技術および解決しようとする課題）ある状況に
おいては、２つの独立的に動作させられるバス・システ
ムをその間に情報を交換するため連結できることが望ま
しくなる。このようなシステムにおいては、両方のバス
・システム上の装置が同じ通信経路により非常に接近し
た時点で相互に連絡しようと試みる場合に、デッドロッ
ク状態に遭遇し得る。このような状態を避けるため、１
つのシステムは情報要求の両方向の転送を制御するだめ
のシステム間リンク（ＩＳＬ）論理装置を使用してきた
。この形式の装置は、米国特許第４，２３４，９１９号
に記載されている。

上記の形式のシステムにおいては、全ての情報転送がマ
スター／スレーブ方式に基いて確保されたが、バスに対
するアクセスを要求しこれを許与された装置がマスター
となり、マスターによりアドレス指定される装置がスレ
ーブとなる。

従って、システムがパワーアップされた時、ユーザはど
のシステムがマスターとなり他のものがスレーブとなる
べきかを確立した。この状態は更に、両システムの初期
化あるいはクリアのための手順を確立した（即ち、マス
ター装置を介して）。

あるシステムにおいては、１つのシステムが他のシステ
ムを初期化する規定即ち手順を確立することは困難とな
りかつ実用的でなくなる。

例えば、２つの独立的に作動されるバス・システムの場
合には、各システムは、通常の作動シーケンスの一部と
して初期化またはクリア信号を生成することができる装
置（例えば、通、信装置）を持ち得る。このため、両方
のクリア信号が相互に接近した時点、あるいはある場合
には略々同時に生じ得る。

１つのバスから受取る回路が他のバスの伝送回路と接続
され、また他のバスの受取り回路が１つのバスの伝送回
路と接続されるように、これら２つのシステム・バスが
連結されることがしばしば見出される。このような構成
は、パワーオンされた時デッドロック状態を生じる。こ
のような状態を避けるため、あるシステムは、どの信号
が最初に受取られたかを検出するため遅延回線および遅
延回線エツジ検出回路を使用してきた。しかし、この方
法は信号が相互に接近した時点で生じる時状況を解決す
るが、信号が同時に到達した場合の状況は克服しない。

その結果、回路は遅延回線回路の周波数において発振し
ようとすることになる。

従フて、本発明の目的は、２つの独立的に作動されるバ
ス・システムを連結するための改善された装置を提供す
ることにある。

本発明の別の目的は、信頼し得る方法で制御信号を両方
向に伝送するバス連結装置を提供することにある。

（発明の要約） 本発明の上記および他の目的は、本発明の両方向連結信
号装置の望ましい実施態様において達成される。本装置
は、２つのバス・システム間で予め定めた非同期の制御
信号を両方向に伝送する少なくとも１つの同期装置を含
む。

各システム・バスは、システム全体の全ての装置をある
特定の状態に置くために、このような非同期の制御信号
を独立的に生成することができる複数の装置を有する。

この同期装置は、各々が１つのバス・システムから他の
バス・システムへの非同期制御信号を受取り、格納し、
再び送出するため個々に接続された１対の同期素子を有
する。

この同期素子はそれぞれ共通のタイミングのソースから
１組の相補クロック信号を受取るよう接続された１対の
直列接続された格納素子を含む。各相補クロック信号は
、直列接続された格納素子の個々のものに接続されて、
予め定めた位相が異なる関係を確立する。相補クロック
信号の速度は、同期装置の格納素子の動作における不安
定に打勝つように選択されている。

ある場合には、両方の同期素子の出力がフィードバック
構成に相互に連結され、非同期の制御信号が両方のバス
・システムから一方または両方の同期装置により受取ら
れる時、同期素子の一方のみが同期装置格納素子の状態
の関数として制御信号を再伝送することを可能にされる
ようになっている。このため、システム全体の作動が信
頼できる状態で進行することを保証する。別の場合には
、同期装置格納素子の状態が、バス・システムの特定の
１つの非同期制御信号を再送出してこのシステムに他の
バス・システムより高い優先順位を与えるように復号さ
れる。

更に、同期装置は、２つの重なった制御信号の内の到着
した制御信号が通常の状態に戻るまでは状況を維持する
非同期制御信号により条件即ちシス、テムの状態が規定
されるように構成されている。このため、非同期制御信
号が電源故障信号である場合には特に重要となる。

このような場合には、システム全体を電源故障状態即ち
両方の電源故障制御信号が通常の作動状態に戻るまでの
状態に止めさせることが重要である。本発明の別の特徴
は、同期装置をマイクロプログラムまたはファームウェ
アの制御下て制御信号を生成するよう可能状態にするこ
とができることにある。

本発明の装置はまた、非同期制御信号の同時の伝送が生
じる時、優先順位を解決するため必要な時間を最短にす
る。更に、これは、正と負のロジックの組合せを用いる
ことにより最小限度の複雑化で達成される。

構成および作動方法の両方に関して本発明の特性である
と考えられる斬新な特徴については、他の目的および利
点と共に、添付図面に関して以降の記述を考察すれば更
によく理解されるであろう。しかし、各図面は例示およ
び記述の目的にのみ示されるものであり、本発明を限定
する意図はないことを明瞭に理解すべきである。

（実施例〕 第１図は、複数の同じ中央処理装置（ｃＰＵ）１４乃至
１６と、キャッシュ・メモリー１８と、各々が内部に含
まれる多くのメモリー・モジュールの動作を制御する複
数のメモリー制御装置２゜および２Ｂとを含むデータ処
理装置１０を示している。これら装置は全て、図示のよ
うに高速度の同期局所バス・システム１２と一緒に接続
している。

高速度の局所バス・システムＩ２は、バス・インターフ
ェース装置（Ｂ　Ｔ　Ｕ、）　３０を介してバス・シス
テムＩＩと接続している。図示の如く、複数の異なるサ
ブシステムもまた一緒にバス。

システム１１と接続している。例示した異なるサブシス
テムは、ディスク・コントローラ３２および構内通信ネ
ットワーク・コントローラ３４を含む。

サブシステムおよびＢＩＵ３０の各々は、これと関連す
る装置（単数または複数）が非同期状態で別の装置また
はバス・システム１１に対して指令、割込み、データま
たは応答／状態の形態での要求の送受を可能にするイン
ターフェース領域３０〜５０を含む。

バス・システム１１は更に、このバス・システム１１の
左端部に置かれる図示しない終端回路網を含む。この回
路網は、バス・システム１１の高い優先順位端末を定義
する。図示したシステム形態においては、終端回路網の
次に置かれるＢＩＵ３０が最も高い優先順位を有する。

指令、アドレスおよびデータ回線に加えて、バス・シス
テム１１および１２の各々は多数の各種の信号を転送す
るための複数の回線を含む。これらは、マスター・クリ
アおよびパワーオン信号を含む。バス・システム１１に
おいては、これらの信号は第１図のＢＳＭＣＬＲ−００
およびＢＳＰＯＷＮ＋ＯＯと対応している。バス・シス
テム１２においては、この信号は第１図におけ６ＸＣｔ
、、ＥＡＲ−００およびＸＶＯＲＥＤ＋００と対応して
いる。

本発明によれば、ＢＩＵ３０は、クロック回路３０−３
０に加えて複数のレゾルバ回路３０−１０を含む。この
クロック回路３Ｑ−３０は１０Ｍ　ｆｌ　ｚのクロック
で、ＣＰ　Ｕ　１４および１６に含まれるマイクロプロ
セッサ内の諸動作を同期させるため使用することができ
る。クロック回路３０−３０は第１図においては別のブ
ロックとして示されるが、この回路はＣＰ　Ｕ　１４お
よびＩ６により使用されるシステム・クロックの一部と
考えることもできる。ＢＩＵ：ｔｏはまた、色々な監視
、テストおよび診断の諸操作を行なうためのマイクロプ
ロセッサ装置３０−４００を備えたマイクロブロダラム
化されたシステム保守装置（ＳＭＦ）３０−４０を含む
。ファームウェアの制御下のＭ　Ｐ　Ｕ　３０−４００
は、本文に述べるようなレゾルバ３０−１０および３０
−２０を使用するある状態に第１図のシステム全体を置
くための制御信号を生成する。

第２ａ図および第２ｂ図は、本発明の原理に従って構成
されたマスター・クリア・レゾルバ３０−１０およびパ
ワーオン・レゾルバ３０−２０を更に詳細に示している
。最初に第２ａ図においては、マスター・クリア・レゾ
ルバ回路３０−１０が１対の同期素子３０−１ＯＡおよ
び３０−１０Ｂを含むことが判る。各同期素子は、１対
の直列接続されたフリップフロップ３ｏ−ｔｏｏおよび
３０−１０２を含む。このフリップフロップは、略々１
８ナノ秒の短い遷移時間または整定時間を有する７４Ｆ
７４型フリップフロップ回路から構成されている。

フリップフロップ１００Ａおよび１０２　Ａの各々の予
め設定された入力ターミナル（単数または複数）が、Ｉ
ＫΩの負荷抵抗を介して正の電圧＋Ｖと接続する。この
フリップフロップ１００Ａおよび１０２　Ａは、クロッ
ク回路３０−３０からの１対の相補クロック信号ＣＬＫ
ＩＯＭ＋００およびＣＬＫＩＯＭ−００の個々のものを
受取るように接続されている。

第１のシステム・バス１１のマスター・クリア・フリッ
プフロップ３Ｏ−１００Ａが、反転され受取り回路：１
Ｏ−５２により信号ＢＳＭＣＬＲ＋１０としてデータ入
力ターミナルに対して加えられるバス・システム１１か
らのバス・マスター・クリア信号ＢＳＭＣＬＲ−００を
受取るように接続されている。フリップフロップ３Ｏ−
１００Ａは、レゾルバ３０−１０Ａの作動をバス・シス
テム１１と同期させる負のクロック信号ＣＬＫＩＯＭ−
００によりクロックされる。これが、１８ナノ秒の期間
の後安定出力信号ＢＳＭＣＬＲ＋２０を生じる。

第２のシステム・バス１１のマスター・クリア・フリッ
プフロップ３Ｏ−１０２Ａは、正のクロック信号ＣＬＫ
１０Ｍ＋ＯＯによりクロックされて、局所バス・システ
ム１２からの信号ＢＳＭＣＬＲ＋２０とマスター・クリ
ア信号ＸＣＬＥＡＲ−００間の如何なる競合状態でも解
消する。フリップフロップ３Ｏ−１０２Ａは、出力とし
てマスター・クリア信号ＢＳＭＣＬＲ−３０を生じ、こ
の信号は反転されて駆動回路３０−．６２を介してバス
・システム１２に与えられる。また、信号ＢＳＭＣＬＲ
−３０はバス・システム１２のマスター・クリア・フリ
ップフロップ３（１−１００Ｂおよび：ｌ０−１０２Ｂ
の両方の予めセットされたターミナルに対して与えられ
る。

第１のシステム・バス１２のマスター・クリア・フリッ
プフロップ３Ｑ−１ｏＱ　Ｂは、正のクロック信号ＣＬ
Ｋ１０Ｍ＋００によりクロックされ、バス・システム１
２から受取り側回路３０−６４を介してマスター・クリ
ア信号ＸＣＬＥＡＲ−１０を受取る。この信号は、レゾ
ルバ３０−１０Ｂの作動を、１８ナノ秒の期間の後安定
出力信号ＸＣＬＥＡＲ−２０を生じるバス・システム１
２と同期させる。第２のバス・システム１２のマスター
・クリア・フリップフロップ３０−１０２　Ｂは、負の
クロック信号ＣＬＫＩＯＭ−００によりクロックされて
、バス・システム１１からの信号ＸＣＬＥＡＲ−２０と
マスター・クリア信号ＢＳＭＣＬＲ−００間のいかなる
競合状態も解消する。フリップフロップ３Ｏ−１０２Ｂ
は、出力としてマスター・クリア信号ＸＣＬＥＡＲ−３
０を生じ、この信号は駆動回路３０−５４を介して連結
回路網：ｌＯ−１２を経てバス・システム１１に対して
与えられる。連結回路網３０−１２はＮＯＲゲート３０
−１２０およびＯＲゲート３０−１２２を含み、その各
々は反転入力を有する。第１および第２の反転入力は、
信号ＸＣＬＥＡＲ−３０およびＦＷＭＣＬＲ−００を受
取るように接続されている。

ＮＯＲゲート：１ｌＯ−１２０は５２進数「０」即ちロ
ーに強制されつつあるマイクロプロセッサ３０−４００
からのバス・システム１２のマスター・クリア信号ＸＣ
ＬＥＡＲ−３０またはファームウェア・クリア信号ＦＷ
ＭＣＬＲ−００に応答して、マイ°マスター・クリア負
信号ＭＹＭＣＬＲ−００を２進数「０」即ちローの状態
に強制する。

信号ＭＹＭＣＬＲ−００は、両方のバス・システム・マ
スター・クリア・フリップフロップのリセット（Ｒ）タ
ーミナルに与えられて、これらがセットされるのを阻止
する。連結回路網３０−１２のＯＲゲート３０−１２２
は、２進数「０」の状態に強制されつつある信号ＸＣＬ
ＥＡＲ−３０または信号ＦＷＭＣＬＲ−００のいずれか
に応答して、マイ・マスター・クリア正信号ＭＹＭＣＬ
Ｒ＋００を２進数「１」に強制するよう作動する。

第２ｂ図から判るように、パワーオン・レゾルバ回路３
０−２０もまた、１対の同期素子３０−２０Ａおよび３
Ｏ−２０Ｂを含む。各同期素子は、１対の直列接続され
たフリップフロップ３０−２００、および２０２を含む
。このフリップフロップは、７４Ｆ７４型フリップフロ
ップ回路から構成されている。

フリップフロップ２００Ａおよび２０２　Ａの各々の予
めセットされた入力ターミナル（単数または複数）は、
ＩＫΩのロード抵抗を介して正の十Ｖ電圧に接続する。

第１のバス・システム１１のパワーオン・フリップフロ
ップ：］０−２００　Ａはバス・パワーオン信号ＢＳＰ
ＷＯＮ＋ＯＯを受取るように接続され、この信号は反転
されて、受取り回路３０−５６により信号ＢＳＰＷＯＮ
−１０としてデータ入力ターミナルに対して与えられる
。フリップフロップ３０−２００　Ａは、負のクロック
信号ＣＬＫＩＯＭ−００によりクロックされ、この信号
がレゾルバ３０−２０の作動をバス・システム１１と同
期させる。このため、１８ナノ秒の期間後に安定出力信
号ＢＳＰＷＯＮ−２０を生じる。

第２のバス・システム１１のパワーオン・フリップフロ
ップ３０−２０２　Ａは正のクロック信号ＣＬＫ１０Ｍ
＋ＯＯによりクロックされて、局所バス・システム１２
からの信号ＢＳＰＷＯＮ−２０と交流電源故障信号ＸＡ
ＣＦＡＬ＋００との間の如何なる競合条件をも解消する
。フリップフロップ３０−２０２　Ａは、出力として、
信号ＢＳＰＷＯＮ−３０から局所バス・システム電圧赤
信号ＸＶＯＲＥＤ＋ＯＯを生じ、この信号が反転されて
駆動回路３０−６６を介して局所バス・システム１２へ
与えられる。

第１のバス・システム１２の交流電源故障フリップフロ
ップ３０−２００　Ｂが正のクロック信号ＣＬＫ１０Ｍ
＋００によりクロックされて、バス・システム１２から
受取り回路３０−６８を介して交流電源故障信号ＸＡＣ
ＦＡＬ＋ＯＯを受取る。この信号がレゾルバ３Ｏ−２０
Ｂの作動をバス・システム１２と同期させて、１８ナノ
秒の期間後安定出力信号ＸＡＣＦＡＬ＋２０を生じる。

第２のバス・システム１２の交流電源故障フリップフロ
ップ３０−２０２　Ｂが負のクロック信号ＣＬＫＩ　０
Ｍ−００によりクロックされて、バス・システム１１か
らの信号ＸＡＣＦＡＬ＋２０とパワーオン信号ＢＳＰＯ
Ｎ＋ＯＯとの間の如何なる競合状態をも解消する。フリ
ップフロップ３０−２０２　Ｂは、出力としてパワーオ
ン信号ＸＡＣＦＡＬ−３０を生じ、この信号が駆動回路
３０−５７および３０−５８を介してバス・システム１
１に与えられる。更に、信号ＸＡＣＦＡＬ−３０は、連
結回路網３０−２２の反転入力ＮＯＲゲート３〇−２２
０を介して、バス・システム＋１のパワーオン・フリッ
プフロップ３Ｏ−２０ＯＡおよび３０−２０２　Ａのリ
セ、ット人カターミナルに対して与えられる。

更にまた、駆動回路３０−５７および３０−５８は、マ
イクロプロセッサ３０−４００からファームウェアが生
じたパワーオン信号ＦＷＡＣＦＬ−００を受取る。

バス１１は反転レシーバおよび反転トランスミッタのバ
ス回路を使用するため、このバスから信号を送出する同
期装置が正のロジックにおいて実現されることが判るで
あろう。バス１２の場合には、非反転レシーバおよびト
ランスミッタのバス回路が用いられる。バス１２からの
信号を再伝送する同期装置は、負のロジックにおいて実
現される。

（作動の説明） 第１図、第２ａ図、第２ｂ図および第３図のタイミング
図に関して、本発明のレゾルバ回路の作動について次に
説明する。

（マスター・クリア・レゾルバ３０−１０）フリップフ
ロップ３Ｏ−１００Ａおよび３０−１００　Ｂは、それ
ぞれバス・クリア回線に与えられたバス・クリア信号Ｂ
ＳＭＣＬＲ−００およびＸＣＬＥＡＲ−００の状態を連
続的にサンプルする。これらの信号は、クロック信号Ｃ
ＬＫＩＯＭ−００およびＣＬＫＩ　０Ｍ＋００により定
義される異なる期間でサンプルされる。ＬＡＮコントロ
ーラ３４の如きバス・システム１１の装置の１つが、ク
リア条件を信号する時、マスター・クリア信号ＢＳＭＣ
ＬＲ−００を２進数「ｏ」即ちローの状態に強制する。

非同期の信号ＢＳＭＣＬＲ−００は受取り回路３０−５
２により反転され、通常非活動状態の正の入力信号ＢＳ
ＭＣＬＲ＋ＯＯとして第１のフリップフロップ３０−１
００　Ａに対して与えられる。この正の信号ＢＳＭＣＬ
Ｒ＋１０は、第３図に示されるように負のクロック信号
ＣＬＫＩＯＭ−００に応答してフリップフロップ３Ｏ−
１０ＯＡに対してクロックされる。５０ナノ秒の期間の
後、正のクロック信号ＣＬＫＩ　ＯＭ＋ＯＯに応答して
、正即ち２進数「１」の信号ＢＳＭＣＬＲ＋２０が第２
のフリップフロップ３Ｏ−１０２Ａに対してクロックさ
れる。

その後、フリップフロップ３Ｏ−１０２ＡのＱ否定側か
らの２進数「０」の信号ＢＳＭＣＬＲ−３０が、反転駆
動回路３０−６２が局所バス・システム１２ツクリア信
号ＸＣＬＥＡＲ−００を２進数「０」即ちローに強制す
ることを可能にする。同時に、第３図に示されるように
、信号ＢＳＭＣＬＲ−３０が両方の局所同期フリップフ
ロップ３０−１００Ｂおよび３０−１０２　Ｂを２進数
「１」の状態に強制して、バス・システム１２からのク
リア信号が同期装置３０−１０Ｂにより受取られて格納
されることを阻止する。この状態は、マスター・クリア
信号ＢＳＭＣＬＲ−００がバス・システム１１から除去
されるまで継続する・ 上記のことを要約すると、第３図から判るように、対を
なす同期フリップフロップ３〇−１００Ａおよび３Ｏ−
１０２Ａは非同期マスター。

クリア信号ＢＳＭＣＬＲ−００を受取り、如何なる不安
定状態（即ち、最長１８ナノ秒）でも解消させ、クリー
ン出力パルスを局所バス・システム１２へ再び送出する
。同時に、同期装置３０−１０Ａは、同期装置３０−１
０Ｂを予め定めた状態に強制することにより、如何なる
ロックアツプ即ち発振状態でも阻止する。

同様に、バス・システム１２の装置の１つがクリア条件
を信号する時、これはマスター・クリア信号ＸＣＬＥＡ
Ｒ−００を２進ａ　ｒＯＪ即ちローに強制する。局所バ
ス・システム１２に与えられた２進数「０」即ちローの
非同期の負のマスター・クリア信号が、第１のフリップ
フロップ３０−１００８Ｌ’対する入力信号ＸＣＬＥＡ
Ｒ−１０（通常不活動状態にある）として、非反転受取
り回路３０−６４により与えられる。信号ＸＣＬＥＡＲ
−１０は、正のクロック信号ＣＬＲ１０Ｍ＋ＯＯに応答
して、フリップフロップ３０−１００　Ｂへクロックさ
れる。５０ナノ秒の期間後、２進数「０」信号ＸＣＬＥ
ＡＲ−２０が、負のクロック信号ＣＬＫＩＯＭ−００に
応答して、第２のフリップフロップ３０−１０２　Ｂに
対しクロックされる。２進数「０」の出力信号ＸＣＬＥ
ＡＲ−３０は、対をなすフリップフロップ３０−１００
　Ａおよび３Ｑ−１０２Ａのリセット・ターミナルに対
して与えられる。この状態は「０」にリセットし、ある
いはフリップフロップ３Ｏ−１００Ａおよび３Ｏ−１０
２Ａの状態を無効化する。換言すれば、フリップフロッ
プ３〇−１０２Ｂがマスター・クリア信号ＭＹＭＣＬＲ
＋００を反転駆動回路：ｌＯ−５４を介してバス・シス
テム１１へ送出する期間の間、両方のフリップフロップ
がブロックされる。この状態は、局所バス・システム・
クリア信号ＸＣＬＥＡＲ−１０が局所バス・システム１
２から取除かれるまで継続する。即ち、クリア・パルス
信号の効果はもはや存在しない。

このように、同期装置は各々、他のＤＣリセットおよび
プリセットされた入力ターミナルにその出力を交差接続
あるいはフィードバックされることにより、ロックアツ
プまたは発振状態を阻止するように相互に阻止即ち禁止
する。

同時に、同期装置は、−次に１つの同期装置しか状態を
変化させないことを保証することにより、同時に生じる
バス・システム・マスター・クリア信号ＢＳＭＣＬＲ−
００およびＸＣＬＥＡＲ−１０の相互の優先順位を解決
する。即ち、そわぞれ共通のクロック回路から生じたフ
リップフロップ１００　Ａおよび１００Ｂと接続された
異なる位相のクロック信号ＣＬＫＩ　ＯＭ＋ＯＯおよび
ＣＬＫＩＯＭ−００を用いることにより、これがフリッ
プフロップ＋００　Ａおよび１００　Ｂが同時に状態を
変化させず他方を無効化しないことを保証する。同時に
、各同期装置のフリップフロップに与えられた正および
負のクロック信号ＣＬＫ１０Ｍ＋ＯＯおよびＣＬＫＩＯ
Ｍ−００が、完全に非同期の信号を充分にクリーンに規
定された前縁部を有する安定した出力信号に変形する。

最後に、他の位相のクロック信号が、同期装置がマスタ
ー・クリア・バス回線の状態に応答することができる前
に、マスター・クリア・パルスの効果が終ることを保証
する。

また、第２ａ図から判るように、局所バス・システム１
２はまたファームウェア制御下でマスター・クリア信号
を生じることもできる。

これは、バス・システムの論理回路をテストするため行
なうことができる。例えば、信号ＦＷＭＣＬＲ−００を
２進数「０」即ちローの状態に強制することにより、こ
れがマスター・クリア信号ＢＳＭＣＬＲ−００をバス・
システム１１に対して与えさせる。信号ＦＷＭＣＬＲ−
００を生じるフリップフロップが信号ＣＬＫＩＯＭ−〇
〇によりクロックされるものとしよう。こねは、フリッ
プフロップ３Ｏ−１００Ａのクロックのため使用される
ものと同じ信号である。この信号は、同期装置３０−１
０Ａをして、後でマスター・クリア信号ＢＳＭＣＬＲ−
３０を局所バス・システム１２に対し送出させる。同時
に、信号ＢＳＭＣＬＲ−３０が、同期装置３０−１０Ｂ
が局所バス・マスター・クリア信号ＸＣＬＥＡＲ−１０
に応答することを禁じる。信号ＸＣＬＥＡＲ−１０は、
信号ＦＷＭＣＬＲ−００を生じるフリップフロップをリ
セットするため使用される。、ファームウェアが生成し
たマスター・クリア信号の局所バス・システム１２への
転送を阻止することにより、局所バス・システムは必要
に応じてバス・システム１２のテストのため進めること
ができる。

（パワーオン・レゾルバ３０−２０） 第２ｂ図においては、同期装置３０−２０Ｂがバス・シ
ステム１１に対し局所バス・システム交流電源故障信号
ＸＡＣＦＡＬ＋ＯＯの状態の変化を伝送するよう作動す
る。即ち、信号ＸＡＣＦＡＬ＋ＯＯは２進数ｒｌＪ即チ
ハイニ強制される時、局所バス・システム１２内の交流
電力の損失を表示する。このため、受取り回路：ｌＯ−
６８をして、通常不活動な信号ＸＡ、ＣＦＡＬ＋１０を
２進数「１」に強制させる。この信号は、正のクロック
信号ＣＫ１０Ｍ＋００に応答して、第１のフリップフロ
ップ３０−２００　Ｂにクロックされる。５０ナノ秒の
期間後、フリップフロップ３０−２００　Ｂに格納され
た２進数「１」信号ＸＡＣＦＡＬ＋２０が、負のクロッ
ク信号ＣＬ、に１０Ｍ−００に応答してフリップフロッ
プ３０−２０２　Ｂに対してロードされる。その後、フ
リップフロップ３０−２０２　Ｂの出力のＱ否定側にお
ける局所バス・システム故障信号ＸＡＣＦＡＬ−３０が
、駆動回路３０−５７および：］Ｏ−５８を介して、バ
ス・システム１１に加えられる。

信号ＸＡＣＦＡＬ−３０が、連結ゲート３Ｏ−２２０Ｂ
をして信号ＭＹＡＣＦＬ−００を２進数「０」に強制さ
せ、この信号は同期フリップフロップ３Ｏ−２００Ａお
よび３０−２０２　Ａのリセット入力ターミナルに対し
て与えられる。これは、同期装置：］０−２０がバス・
システム１１から受取るパワーオン信号ＢＳ　ＰＷＯＮ
＋　１０における如何なる変化も格納することを禁止即
ち阻止する。このため、他の全てのシステム状態を無効
化する。

同様に、同期装置３０−２０は、バス・パワーオン信号
ＢＳＰＷＯＮ＋００における状態の如何なる変化も格納
するよう作動する。信号Ｂ　Ｓ　ＰＷＯＮ＋００が２進
数「０」即ちローの状態に切換えさせられる時、反転受
取り回路３０−５６が信号ＢＳＰＷＯＮ−１０を２進数
「１」へ切換え、電力がバス・システムｉｔから取除か
れたことを示す。２進数「１」の信号ＢＳ　ＰＷＯＮ−
１０は、負のクロック信号ＣＬＫＩＯＭ−００に応答し
て、フリップフロップ３０−２００　Ａヘクロツクされ
る。５０ナノ秒の期間後、フリップフロップ３０−２０
０　Ａに格納された２進数「１」の信号ＢＳＰＷＯＮ−
２０が正のクロック信号ＣＬＫ１０Ｍ＋００に応答して
フリップフロップ３〇−２０２Ａに対してクロックされ
る。このため、局所バス・システム信号による如何なる
競合状態も解消する。その後、信号ＢＳＰＷＯＮ−３０
が２進数「１」に強制され、駆動回路３０−６６をして
電圧の赤信号ＸＶＯＲＥＤ＋ＯＯを２進数「１」に強制
させる。この状態は、局所バス・システム１２に対して
バス・システム１１のパワーオン状態における変化を信
号する。

更に、局所バス・システムは、テストの目的のためファ
ームウェア交流電源故障信号ＦＷＡＣＦＬ−００を生成
することができる。

再び、信号を生じるフリップフロップは、フリップフロ
ップ３０−２０２　Ａをクロックするため使用された同
じクロック信号によりクロックされなければならない。

また、この信号は、クロック回路が安定出力を生じた後
でのみ生成される（即ち、ローに切換えられる）ことに
なる。生成されると、信号ＦＷＡＣＦＬ−００が駆動回
路３０−５７および３０−５８をしてパワーオン信号Ｂ
ＳＰＷＯＮ＋ＯＯを２進数「０」に強制させる。この信
号ＦＷＡＣＦＬ−００は、ゲート３０−２２０　Ｂをし
て、同期装置３０−２０のフリップフロップがバス・シ
ステムのパワーオン信号ＢＳＰＷＯＮ＋００における状
態の変化に応答することを阻止させる。このため、テス
ト動作のみを行なうことを許容する。

上記のことから、如何にして本レゾルバ回路が、バス・
システム１１および１２間の静的な非同期マスター・ク
リアおよびパワーオン信号の信頼性の高い伝送を保証す
るかが判る。同期装置の実現のため正と負の両方のロジ
ックを使用することが、信頼性を高めながら複雑さを減
少している。

望ましい実施態様に対し多くの変更が可能であることが
理解されよう。例えば、両バス・システム１１および１
２の作動特性は変更可能である（例えば、正または負の
ロジックが同期するか非同期であるか、等）。また、タ
イミング・ソースは、如何なる方法でも特定バス・シス
テムと関連付けるかあるいは接続する必要がない。

また、本発明は、フリップフロップの形式あるいは信号
の極性に制約されるものではない。他の変更もまた当業
者において可能であろう。

法規に従って本発明の最善の形態について示し記したが
、頭書の特許請求の範囲に記載される如き本発明の主旨
から逸脱することなく変更が可能であり、また本発明の
ある特徴を用いずに他の特徴のみを用いても有効となし
得るものである。

【図面の簡単な説明】

第１図は、本発明の装置を含むデータ処理システムの望
ましい実施態様を示すブロック図、第２ａ図および第２
ｂ図は本発明の装置を更に詳細に示す図、および第３図
は第２ａ図のレゾルバ回路の説明に用いられるタイミン
グ図である。 ＩＯ・・・データ処理装置、１１・・・バス・システム
、１２・・・バス・システム、１４．１６・・・中央処
理装置（ｃＰＵ）、１８・・・キャッシュ・メモリー、
２０−・・メモリー制御装置、２８・・・メモリー制御
装置、３０・・・バス・インターフェース装置（ＢＩＵ
）、３２・・・ディスク・コントローラ、３４・・・構
内通信ネットワーク・コントローラ、３０−１０・・・
マスター・クリア・レゾルバ、３０−１２・・・連結回
路網、３０−２０・・・パワーオン・レゾルバ、３０−
２２・・・連結回路網、３０−３０−・・クロック回路
、３０−４０・・・システム保守装置（ＳＭＦ）、　３
０−５０．３０−６０・・・駆動／受取り回路、３０−
５４・・・駆動回路、３０−５７．３〇−５８・・・駆
動回路、３０−６４・・・受取り回路、３０−６８・・
・受取り回路、３０−１００　、３０−１０２　、３０
−２００．２０２・・・フリップフロップ、３０−１２
０・・・ＮＯＲゲート、３０−１２２・・−ＯＲゲート
、３０−２２０−・・反転入力ＮＯＲゲート、３０−４
００・・・マイクロプロセッサ装置。

Claims (1)

1. 【特許請求の範囲】 １、１対の独立的に動作するバス・システム間で制御信
   号を伝送するための二方向制御信号装置において、 各々が一方の制御信号入力と１つの制御信号出力とを有
   する１対のシンクロナイザ装置を設け、１つのシンクロ
   ナイザ装置の前記制御信号入力および出力は、前記対の
   バス・システムの一方および他方とそれぞれ接続され、
   他方のシンクロナイザ装置の前記制御信号入力 および出力は、それぞれ前記他方および１つのバス・シ
   ステムと接続され、前記各シンクロナイザ装置は直列接
   続された入出力段がそれぞれ前記制御信号入力および出
   力と接続され、該入出力段は各々１つのクロック入力を
   含み、前記１つのシンクロナイザ装置の前記入出力段は
   それぞれ第１と第２の相補クロック信号を受取るように
   接続され、前記他方のシンクロナイザ装置の前記入出力
   段はそれぞれ前記第２と第１の相補クロック信号を受取
   るように接続され、 前記他方のシンクロナイザ装置の前記第１と第２の段に
   対する入力として前記シンクロナイザ装置の少なくとも
   １つにおける制御信号出力を接続する第１の手段を設け
   、該第１の手段は、前記第１と第２のバス・システムに
   おいて 同時に制御信号が生成される時、前記シンクロナイザ装
   置の唯１つのものが前記バス・システムの１つから前記
   制御信号入力において受取る前記制御信号を前記制御信
   号出力および前記バス・システムの他の１つに対して再 伝送することを可能にすることを特徴とする装置。 ２、前記相補クロック信号の速度が、前記対のシンクロ
   ナイザ装置の作動における不安定 （メタスタビリティ、ｍｅｔａｓｔａｂｉｌｉｔｙ、）
   に打勝つように選択されることを特徴とする請求項１記
   載の装置。 ３、前記バス・システムの１つと接続された装置を予め
   定めた状態に強制するため非同期的に生じたクリア信号
   を転送するよう作動し、 前記第１の手段が前記１つのシンクロナイザ装置の前記
   制御出力を前記他のシンクロナイザ装置の前記入出力段
   に対し接続し、前記１つのバス・システムから受取るク
   リア信号に応答して、前記他方のシンクロナイザ装置の
   前記入出力状態を同じ予め定めた状態に強制する制御信
   号を生成することを特徴とする請求項１記載の装置。 ４、前記他方のシンクロナイザ装置の前記制御出力を前
   記１つのシンクロナイザ装置の前記入出力段に接続する
   第２の手段を設け、前記他方のシンクロナイザ装置は、
   前記クリア信号を前記１つのバス・システムに対して再
   伝送する間、前記他方のバス・システムから受取るクリ
   ア信号に応答して状態を切換えないように前記１つのシ
   ンクロナイザ装置の前記第１と第２の段を無効化する制
   御信号を生成することを特徴とする請求項３記載の装置
   。 ５、前記第１の手段が、プログラムが生成した制御信号
   を受取る第１の入力と、前記他のシンクロナイザ装置の
   制御出力と接続された第２の入力と、前記１つのバス・
   システムと接続 された出力とを有するゲート手段を含み、 該ゲート手段は、前記のプログラム生成制御信号に応答
   して、前記他のシンクロナイザ装置が前記別のバス・シ
   ステムから受取るクリア信号に応答することを禁止する
   間、前記１つのバス・システムを前記１つのシンクロナ
   イザ装置を介してテストするため前記１つのバス・シス
   テムにクリア信号を与えることを特徴とする請求項３記
   載の装置。 ６、前記シンクロナイザ装置の前記１つにおける前記制
   御信号出力が、前記対のバス・システムのどちらが他方
   よりも高い優先順位を持つかに従って選択されることを
   特徴とする請求項１記載の装置。 ７、前記バス・システムの１つが電源故障状態にある時
   を表示するため非同期的に生成された電源制御信号を転
   送するよう作動し、前記第１の手段が前記他のシンクロ
   ナイザ装置の前記制御出力を前記１つのシンクロナイザ
   装置の前記第１と第２の段に接続し、前記他のシンクロ
   ナイザ装置は、前記別のバスから受取る電源制御信号に
   応答して、前記電源制御信号を前記１つのバス・システ
   ムに再伝送する間、前記１つのバス・システムにおける
   状態の変化を格納しないように前記１つのシンクロナイ
   ザ装置を無効化する制御信号を生成することを特徴とす
   る請求項１記載の装置。 ８、前記第１の手段が、プログラム生成制御信号を受取
   る第１の入力と、前記他方のシンクロナイザ装置の前記
   制御出力と接続される第２の入力と、前記１つのバス・
   システムと接続される出力とを有するゲート手段を含み
   、前記ゲート手段は、前記他方のシンクロナイザ装置が
   前記他のバス・システムから受取る電源制御信号に応答
   することを禁止する間、前記プログラム生成制御信号に
   応答して、前記１つのシンクロナイザ装置を介して前記
   １つのバス・システムをテストするため電源制御信号を
   与えることを特徴とする請求項７記載の装置。 ９、第１と第２の独立的に動作するバス・システム間で
   複数の制御信号を伝送するための二方向制御信号装置に
   おいて、 各々が前記複数の制御信号の個々のものの 転送を同期させる複数のシンクロナイザを設け、該各シ
   ンクロナイザは、 複数の入力および出力を有し、第１と 第２の入力はそれぞれ前記第１と第２のバス・システム
   と接続され、第１と第２の出力は それぞれ前記第１と第２のバス・システムと接続され、 各々が１つのデータ入力と１対の クロック入力と１つのデータ出力とを有する１対のシン
   クロナイザ装置を有し、前記１つの装置の該データ入力
   およびデータ出力はそれぞれ前記第１と前記第２のバス
   ・システムと接続され、前記他方の装置の前記データ入
   力と前記データ出力はそれぞれ前記第２と前記第１のバ
   ス・システムと接続され、前記対のクロック入力は１組
   の相補クロック信号を受取るように接続され、前記各装
   置は直列接続された入出力双安定段がそれぞれ前記デー
   タ入力および前記データ出力と接続され、前記各段が１
   つの クロック入力を含み、前記１つの装置の前記各段の前記
   クロック入力が前記組の相補クロック信号の個々のもの
   を受取るように接続され、前記他方の装置の前記各段の
   前記クロック入力が前記組の相補クロック信号の交互に
   異なるものを受取るように接続され、 前記１つのシンクロナイザ装置の前記装置間に１対のフ
   ィードバック経路を提供するように、前記複数のシンク
   ロナイザ装置の第１のものの前記シンクロナイザ装置の
   前記データ入力およびデータ出力を内部的に相互に連結
   する第１の手段と、 前記第２のシンクロナイザの前記装置間に フィードバック経路を提供するように、前記複数のシン
   クロナイザの第２のものの前記シンクロナイザ装置の前
   記データ入力およびデータ出力の少なくとも１つを内部
   的に相互に連結する第２の手段とを設け、該第１と第２
   の手段は各々が、前記制御信号が前記第１と第２のバス
   ・システムにより同時に生成される時、前記第１と第２
   のバス・システム間で再伝送されるように、前記制御信
   号の唯１つが前記シンクロナイザの前記データ入力に対
   し与えられることを可能にすることを特徴とする装置。 １０、バス・システム間に接続されたシンクロナイザ装
   置により第１と第２の独立的に動作するバス・システム
   間の制御信号レベルの二方向の転送を制御する方法にお
   いて、 （ａ）入出力段を有する前記シンクロナイザ装置内の第
   １のシンクロナイザ装置により、前記第１のバス・シス
   テムから前記第２のバス・システムに対して前記制御信
   号レベルを受取って再伝送し、 （ｂ）前記入出力段を有する前記装置内の第２のシンク
   ロナイザ装置により、前記第２のバス・システムから前
   記制御信号レベルを受取って再伝送し、 （ｃ）１組の相補クロック信号を生成し、 （ｄ）前記第１のシンクロナイザ装置の前記入出力段に
   対し、前記組の相補クロック信号の各々を予め定めたシ
   ーケンスで与え、 （ｅ）前記各相補クロック信号を前記第２のシンクロナ
   イザ装置の前記入出力段に対して前記予め定めたシーケ
   ンスの逆の順序に与え、前記ステップ（ｄ）および（ｅ
   ）は、前記第１と第２のシンクロナイザ装置の前記入力
   段が前記バス・システムにより同時に伝送される制御信
   号に対し共に応答することを禁止し、 （ｆ）前記制御信号が前記バス・システムにより同時に
   生成される時、唯１つの制御信号が 前記第１または第２のシンクロナイザ装置のいずれかに
   より一方のバス・システムから他方のバス・システムへ
   再伝送されるように、前記第１と第２のシンクロナイザ
   装置を相互に連結する ステップからなることを特徴とする方法。