CN1036466A - 在两个总线系统间传送信号的双向控制信号总线接口装置 - Google Patents

Abstract

两个独立工作的总线系统合在一起的同步控制 装置，每个总线系统能产生控制整个系统中各个部件 之状态的异步控制信号，该装置包括一对同步控制用 的存贮部件，每个部件用来从总线系统之一接收，存 贮异步控制信号并把此信号发往另一总线系统。同 步控制部件还从一个定时源那里接收一组彼此反相 的定时信号，两个同步控制部件按这样要求互相连 接，使当两个同步控制部件同时从两个总线收到控制 信号时，通过对上述两个控制部件内部状去的译码， 只让控制信号之一被发送。

Description

本发明属于同步操作范畴，具体说，是关于在两个独立工作的系统中发生的同步操作事宜。

在有些情况下，希望能够把两个独立工作的总线系统互相连接以便在它们之间交换信息。在这样的系统中，有可能遇到死锁情形，也即：两个总线系统上的诸部件都试图通过同一条通讯路经在几乎同一时间内与对方通讯。为了避免这种情形，有一种系统使用了一种系统内部连接（ISL）的逻辑部件来控制信息请求的双向传递。在编号为4234919的美国专利中介绍了这类逻辑部件。

在上述这种系统中，所有信息传输都是建立在主/从关系基础上的，其中，发出请求并被批准访问该总线的部件成为主人，而被主人寻址的那个部件成为从者。因此，当该系统被加电时，由用户确立哪个系统将成为主人，另一个系统则成为从者。随着还建立了初始化或清除两个系统的过程（也即通过主部件进行初始化或清除）。

在某些系统中，要想建立用以由一个系统初始化另一个系统的章法或过程是困难的和不实际的，例如，就两个独立工作的总线系统而言，每一系统总线均可能有能产生作为正常操作序列之一部分的初始或清除信号的部件（即通信部件），因此，两个清除信号有可能在彼此非常接近的时间内或者在有些情况下几乎同时出现。

我们经常可以发现，两个系统的总线互相连在一起，一个总线的接收电路被接到另一总线的发送电路，而另一总线的接收电路又被接到这一总线的发送电路。这种安排的系统一旦接通电源就会产生死锁状态。为了避开这种情形，有些系统采用了延时线和延时线边沿检测器电话来检测哪一个信号先被接收。虽然这种办法解决了两个总线在彼此非常接近的时间内产生清除信号时所遇到的问题，但是，不能解决两个信号同时到达时的问题。其结果是这些电路试图在延时线电路频率上产生振荡。

根据上述思想，本发明的目标是提供能够把两个独立工作的总线系统妥善地互连的一种方法。

本发明的进一步目标是提供能够以可靠的方式双向传递控制信号的总线互连装置。

在本发明的互连双向发信号装置的一个最可取的实施例中实现了本发明的上述目标和其它目标。该装置至少有一个同步设备，该设备能够在两个总线系统之间向两个方向发送一个予先确定的异步控制信号。每一系统总线有一组能够产生这种异步控制信号的部件，此信号能够独立地把整个系统的所有部件罢成特定状态。上述的同步设备有一对同步控制元，每一控制元的连接彼此无关，用以接收，存贮和重新发送从一个总线系统到另一总线系统的异步控制信号。

每个同步控制元包括一对串联的存贮单元，这些存贮单元用于接收来自公共定时器的一组反相时钟信号，每个反相时钟信号被连接到那一对串联存贮单元的另一个，以建立予先确定的相位差。反相时钟信号的速率应当这样来选择，使它能够克服同步器存贮单元操作过程中的任何亚稳定性。

一方面，两个同步控制元的输出被互连到一个反馈装置中，使得只有其中一个同步控制元能够按照该同步器存贮单元在两个总线系统的一个或两个同步设备收到异步控制信号时所处的状态来重新发送一个控制信号。这就保证了整个系统的操作以可靠的方式继续。另一方面，对同步控制器存贮单元的状态按照下述规则来译码，哪个总线系统的优先权高，就重新发送具有高优先权的那个总线系统的异步控制信号。

此外，同步控制设备应做成这样，使得由异步控制信号规定的条件或系统状态在两个重叠的控制信号中后来那个信号到达之前保持不变，待后来的那个控制信号一到，系统状态就恢复正常。这一点在异步控制信号是电源故障信号的情形下变得十分重要。

在电源故障情形下，使整个系统在两个电源故障控制信号回到正常工作态之前一直处于电源故障态是很重要的。本发明的另一特点是同步控制设备可以被用在微程序或固件的控制下产生控制信号。

本发明所用的装置使两个异步控制信号同时发出时解决谁优先的问题所花时间最少。而且，利用正反逻辑组合使本装置实施起来的复杂程度最小。

下面将结合相应的图例来详细描述本发明，读者将会从中更好地理解本发明在组织方式和操作方法两个方面所体现出来的新特征以及其它目标和优点。显然，所给的每个图例只供例解和说明用，而不是限定本发明的使用范围。

图1是包括本发明装置的一个数据处理系统的一个较好的实施例的方框图。

图2a和2b详细地举例说明了本发明的装置。

图3是用来解释图2a中的分辨电路的时间表。

图1表示一个数据处理系统10，它包括编号为14到16的三个同种的中央处理器（CPU_S），一个高速暂存器18和一组存贮控制器20和28，每个控制器控制与它相关的若干存贮模块。上述的所有部件均共同联到一条如图所示的高速同步本地总线系统12上。

高速本地总线系统12通过总线接口部件（BIU）30接到总线系统11。如图所示，还有其它一些子系统也被连到共同的总线系统11。例举的其它子系统包括磁盘控制器32和局域网控制器34。每个子系统和BIU30包含一接口区30-50，接口区的功能是使与之有关的（诸）部件能够以异步方式对另一部件或总线系统11发送或接收代表命令、中断、数据或应答/状态形式的请求。

总线系统11的左端还包括一端接网络，但在图中未画出。由这个网路在总线系统的最左边，以确定总线系统11的左端为高优先权。在所示的这个系统配置中，位于端接网络旁边的BIU30具有最高优先权。

总线系统11和12除了包含有命令线、地址线和数据线之外还有一组用来传递若干另杂的线，其中包括主清和通电信号，在总线系统11中，这些信号对应于图1的BSMCLR-OO和BSPOWN十OO，在总线系统12中，这些信号对应于图1中的XCLEAR-OO和XVORED十OO。

根据本发明，BIU30包括分辨电路30-10和30-20以及时钟电路30-30，时钟电路30-30是-10赫兹的时钟，它能够在CPU14和CPU16中的微处理器之间的操作同步。虽然时钟电路30-30在图1中画成为一个单独的时钟，但是可以把它看作为CPU14和CPU16所用的系统时钟的一部分。BIU30还包括一个微程序化的系统维护设施（SMF）30-40这个设施有一个用于执行各种监控，测试和诊断操作的微处理器（MPU）30-400。MPU30-400在固件控制下产生控制信号，以便使用分辨器30-10和30-20把图1所示的整个系统置成指定状态。

图2a和2b较详细地表示出按照本发明之原理制成的主清分辨器30-10和通电分辨器30-20，先来看图2a，从中可以发现主清分辨器电路30-10包括一对同步控制器单元30-10A和30-10B，每个单元包括一对串联的触发器30-100和30-102。这些触发器是用74F74型触发电路做成的，这种触发电路的传输和建立时间短，大约为18毫微秒。

触发器100A和102A中每一个的强制置位输入端经由1K欧姆的负载电阻连到一个正电压十V，触发器100A和102A被连在一起以便接收来自时钟电路30-30的一对反相的计时信号，CLK10M十00和CLK10M-00中不同的一个计时信号。

第一个系统总线11的主清触发器30-100A用来接收来自总线系统11的总线主清信号BSMCLR-00，信号BSMCLR-00被接收电路30-52反相并作为信号BSMCLR十10加到数据输入端。触发器30-100A由负的时钟信号CLK10M-00定时，使分辨器30-10A与与总线系统11的操作同步，在18毫微秒后，这将产生一个稳定的输出信号BSMCLR十20。

系统总线11的第二个主清触发器30-102A由正的时钟信号CLK10M十00进行同步，以解决信号BSMCLR十20和来自本地总线系统12的主清信号XCLEAR-00之间的任何竞争条件。触发器30-102A的输出是主清信号BSMCLR-30，它被反相后经由驱动器电路30-62加到总线系统12。此外，信号BSMCLR-30还外加到总线系统12的两个主清触发器30-100B和30-102B的强制置位端。

系统总线12的第一个主清触发器30-100B由正的时钟信号CLK10M十00同步并通过接收电路30-64接收来自总线系统12的主清信号XCLEAR-10。这个信号使分辨器30-10B的操作与总线系统12同步，以便在18毫微秒之后产生一稳定的输出信号XCLEAR-20。总线系统12的第二个主清触发器30-102B由负的时钟信号CLK10M-00进行同步，以解决信号XCLEAR-20和来自总线系统11的主清信号BSMCLR-OO之间的任何竞争条件。触发器30-102B产生主清信号XCLEAR-30作为其输出，这个信号通过互连网络30-12，经由驱动器电路30-54外加到总线系统11，互连网络30-12包括一个或非门30-120和一个或门30-122。这两个门均有一反相输入，第一和第二个反相输入并排连接以接收信号XCLEAR-30和FWMCLS-00。

随着总线系统12的总清信号XCLEAR-30或来自微处理器30-400的固件清除信号FWMCLR-00被强制为二进制零或低电平，或非门30-120将迫使主清用的负信号MYMCLR-00变为二进制零或低电平，信号MYMCLR-00被加到该总线系统的两个主清触发器的强制复位端（R）以防止这两个触发器置位。互连网络30-12的或门30-122将随着信号XCLEAR-30或FWMCLR-00之一变成二进制零状态而迫使主清的正信号MYMCLR十00变1。

从图2b可以看出，加电分辨器电路30-20也包括一对同步控制器部件30-20A和30-20B。每个同步器部件包括一对联的触发器30-200和30-202。这些触发器也是用74F74型触发器电路制成的。

触发器200A和202A的每一个的强制置位端通过1KΩ负载电阻接到正十V的电压。总线系统11的第一个加电触发器30-200A用来接收总线的加电信号BSPWON十00，这个信号由接收器电路30-56反相后加到数据输入端作为信号BSPWON-10。触发器30-200A由负时钟信号CLK10M-00定时。这个信号使分辨器30-200A的操作与总线系统11同步。这将在18毫微秒之后产生一个稳定的输出信号BSPWON-20，总线系统11的第二个加电时用的触发器30-202A由正时钟信号CLK10M十00定时以分辨信号BSPWON-20和来自本地总线系统12的交流电（AC）故障信号XACFAL+00之间的任何竞争条件，作为触发器30-202A的输出，将产生一个本地总线系统电压红灯信号XVORED十00，这个信号是由信号BSPWON-30经过驱动器电路30-66反向后加到本地总线系统12上去的。

总线系统12的第一个AC故障触发器30-200B是由正时钟信号CLK10M十00同步的，它通过接收器电路30-68从总线系统12接收AC故障信号XACFAL十00，这个信号使分辨器30-20B与总线系统12的操作同步，从而在18毫微秒之后产生一个稳定的输出信号XACFAL十20。

总线系统12的第二个AC故障触发器30-202B由负时钟信号CLK10M-00同步，以解决信号XACFAL十20和来自总线系统11的加电信号BSPON+00之间的任何竞争条件。作为触发器30-202B的输出，电源接通信号经由驱动器电路30-57和30-58加到总线系统11。此外，信号XACFAL-30经由互联网络30-22的反相输入或非门30-220外加到总线系统11的加电触发器30-200A和30-202A。驱动器电路30-57和30-58还从微处理器30-400那里接收固件产生的加电信号FWACFL-00。

请注意，因为总线11使用了反相接收器和反相发送器总线电路，所以重新发送来自总线11的信号的同步控制器是用正逻辑来制作的。反之，对于总线12来说，因为使用的是非反相接收器和发送器总线电路，所以用来重发来自总线12的信号的同步控制器用负逻辑做成。

现在参考图1，2a，2b和图3的定时图来说明本发明的分辨器电路的操作过程。

主清分辨器30-10

触发器30-100A和30-100B连续地对分别加到相应总线清除线上的总线清除信号BSMCLR-10和XCLEAR-00的状态进行采样。对这些信号的采样是在由时钟信号CLK10M-00和CLK10M十00确定的不同时刻进行的。当总线系统11的某一部件（例如局域网控制器34）发出一个清除信号时，它强迫主清信号BSMCLR-00变成二进制零或低电平。异步信号BSMCLR-00被接收电路30-52倒相并作为正输入信号BSMCLR十10（通常是不能发的）加到第一个触发器30-100A。从图3可以看出，这一正信号BSMCLR十10是随着负定时信号CLK10M-00被定时送到触发器30-100A的，50毫微之后，这个正的或二进制1的信号BSMCLR+20在正定时信号CLK10M+00的作用下送到第二个触发器30-102A。

然后，来自触发器30-102A的一端的二进制零信号BRMCLR-30使反相驱动器电路30-62开启，从而迫使本地总线系统12的清除信号XCLEAR-00变成二进制零或低电平。与此同时，正如图3所示，信号BSMCLR-30强迫本地同步控制器的两个触发器30-100B和30-102B变为二进制1态，从而阻止来自总线系统12的清除信号被同步控制器30-10B所接收和存贮。这种状态一直持续到主清信号BSMCLR-00从总线系统11上消失为止。

概括上述过程，如图3所示，这一双同步控制器30-100A和30-102A的作用是：接收异步的主清信号BSMCLR-00、分解出任何亚稳定条件（即18毫微秒的最大值）并把清除输出脉冲重新发送到本地总线系统12。与此同时，同步控制器30-10A因强迫30-10B为予定的状态而防止了任何死锁或振蓝条件。

类似的，当总线系统12的任何一个部件发出一个清除信号时，它强迫主清信号XCLEAR-00变成二进制零或低电平。加到本地总线12的这个二进制0或低电平的异步负主清信号由非反相接收电路30-64加到第一个触发器30-100B作为其输入信号XCLEAR-10（通常是不能发的）。信号XCLEAR-10随着正的定时信号CLR10M十10定时送到触发器30-100B经过50毫微秒之后，这个二进制零信号XCLEAR-20随着负的定时信号CLK10M-00定时地送到第二个触发器30-102B。这个二进制零输出信号被加到两个触发器30-100A和30-102A的强制复位端。从而使这两个触发器复位到零或者取代了它们原有状态。换句话说，当触发器30-102B通过反相驱动器电路30-54正在向总线系统11发送主清信号MYMCLR十00时，触发器30-100A和30-102A被封锁。这种状态持续到本地总线系统清除信号XCLEAR-10从本地总线系统12消失为止。也就是说，这个清除脉冲信号不再起作用。

因此，每个同步控制器使它们的输出交叉地加到或反锁到另一个同步器的强制复位和置位输入端，从而使它们互相封锁或禁止，于是防止了死锁或振蓝条件。与此同时，同步控制器分辨出同时发生的两个总线系统的主清信号BSMCLR-00和XCLEAR-10的相对优先权，以保证在同一时刻只能有一个同步器改变状态。也就是说，借助于公用时钟电路产生的分别加到触发器100A和100B的不同相位的定时信号CLK10M十00和CLK10M-00，保证了触发器100A和100B不在同一时间改变、状态，也不取代对方。同时，作用于每一个同步控制器的两个触发器上的正和负定时信号CLK10M十00和CLK10M-00把一个完全异步的信号变换为具有清晰前沿的一个稳定的输出信号。最后，这一对不同相位的定时信号保证了这些主清脉冲的效果在某一个同步控制器能够响应此主清总线的条件之前结束。

此外，从图2a可以看出，本地总线系统12也能在固件控制下产生主清信号，为了测试该总线系统的逻辑电路就会产生这种情形。例如，通过迫使信号FWMCLR-00为二进制0或低电平就会使主清信号BSMCLR一00加到总线系统11。假定产生信号FWMCLR-00的触发器由信号CLK10M-00同步，这个同步信号与加到时钟触发器30-100A的信号是相同的。这就导致同步控制器30-10A向本地总线系统发出主清信号BSMCLR-30。与此同时，信号BSMCLR-30禁止同步控制器30-10B响应本地总线的主清信号XCLEAR-10。信号XCLEAR-10被用于使产生信号FWMCLR-00的触发器复位，由于阻止了固件产生的主清信号传送到本地总线系统12，该本地总线系统就能按照要求继续测试总线系统12。

加电分辨器30-20

参考图2b可以看出，当出现本地总线系统的AC故障信号XACFAL十00时，为了把这一变化发送给总线系统11，同步控制器30-20B就工作。也就是说，当本地总线系统12迫使信号XACFAL十00变成二进制1或高电平时，它表示本地总线系统12中的交流电源掉电。这就使接收器电路30-68强迫通常是不工作的信号XACFAL十10变为二进制1。这个信号随着正定时信号CK10M十00被定时送入第一个触发器30-200B中的二进制1信号XACFAL十20随着负定时信号CLK10M一00被送到触发器30-202B。之后在触发器30-202B。50毫微秒后，存放在触发器30-200B中的二进制1信号XACFAL+20随着负定时信号CLK10M-00被送到触发器30-202B。之后，在触发器30-202B的Q端上的本地总线系统电源故障信号XACFAL-30经由驱动器电路30-57和30-58被加到总线系统11。

信号XACFAL-30使互连门30-220B强制信号MYACEL-00为二进制零，后者被加到同步控制器的触发器30-200A和30-202A的强制复位输入端，这就禁止或防止了同步控制器30-20在收到来自总线系统11的加电信号BSPWON十10时存贮任何状态的变化。因此，掉电信号压倒了所有其它的系统条件。

类似地，同步控制器30-20是为了存贮总线加电信号BSPWON十00的状态变化ぷ鞯摹５毙藕臖SPWON十00被转变为二进制0或低电平时，反转的接收器电路30-56把信号BSPWON-10变为二进制1，以指出该电源已和总线系统11脱离。二进制1的信号BSPWON-10随着负的定时信号CLK10M-00被送到触发器30-200A。50毫微秒后，存贮在触发器30-200A中的二进制1信号BSPWON-20随着正定时信号CLK10M十00被同步地送入触发器30-202A。这就解决了与本地总线系统各个信号的任何冲突。此后。信号BSPWON-30被加制为1，从而使驱动器电路30-66迫使电压红灯信号XVORED十00变为1。这成向本地总线系统11的加电状态的变化。

此外，本地总线系统能够产生固件AC故障信号FWACFL-00供测试用，再说一遍。产生这个信号的触发器必须与时钟触发器30-202A所用的同一个定时信号同步，此外，这个信号只能在时钟电路产生一个稳定的输出后才能形成（即变成低电位）。当信号FWACFL-00形成后，它使驱动器电路30-57和30-58强置加电信号BSPWON十00为二进制零。信号FWACFL-00使逻辑门30-220B阻止同步控制器30-20的触发器去响应总线系统加电信号BSPWON十00的状态变化。这就只允许做测试工作。

据上所说可以明白，本发明的分辨器电路是如何保证在总线系统11和12之间可靠地传送固定的异步主清信号和加电信号的。使用正负两种逻辑来制作同步控制器降低了复杂性却提高了可靠性。

读者会明白，对上述的优点推荐的实施例做许多改动。例如，改变两个总线系统11和12的操作特征（如正或负逻辑同步、异步等等）。此外，定时源不必以任何方式与特定的总线连接。本发明也不限定触发器的类型和信号极性。对于熟悉本技术的人而言。还可作些其它改动。

虽然我们已经逐条地叙述了本发明的最佳形式。但是可以对其作出某些改变，其结果仍然不脱离本发明的上述精神，而且在有些情况下，本发明的有些特征可能被用得更顺手而不需用相应的其它特征。

Claims (10)

1、在两个独立操作的总线系统A和B之间传送控制信号用的可双向控制的发信号装置，其特征在于：

·两个同步控制器甲和乙，每个同步器有一控制信号输入端和一个控制信号输出端，所说的同步器甲的控制信号的输入端被接到所说的总线系统A，同步器甲的控制信号的输出端则被接到所说的总线系统B，另一方面同步控制器乙的控制信号的输入端和输出端被分别接到上述的总线系统B和A，所说的每一个同步控制器包括有互相串联的输入和输出级，所说的输入级与上述的控制信号的输入端连接，所说的输出级则与上述的控制信号的输出端连接，每个所说的输入和输出级都有时钟输入端，所说的同步控制器甲的输入和输出级分别被连接成接受称之为第一和第二的两个反相的定时信号，而所说的同步控制器乙的输入和输出级则分别接成去接收上述的第二和第一个相互反相的定时信号，以及

·把至少一个所说的同步控制器的控制信号的输出作为另一个同步控制器的输入接到后者的第一级和第二级的第一种机构，当在所说的第一和第二个总线系统上同时出现控制信号时，上述的第一种机构只允许一个所说的同步器工作，以便把从上述的总线系统之一的控制信号输入端上收到的控制信号重送到该总线系统的控制信号输出端和所说的另一条总线。

2、权利要求1所述的装置，其中所说的反相的两个定时信号的速率的选择能够克服两个同步控制器操作过程中的亚稳定性。

3、权利要求书1所述的装置，其中所述的装置的用途是传送异步产生的清除信号，把与所说的总线系统之一连接的诸部件强制成予定状态态。上述的第一种机构把所说的那一个同步控制器的输入和输出级，从而随着从所说的一个总线系统收到的清除信号而生成一控制信号，这个控制信号迫使另一个同步控制器的输入和输出级变成相同的予定状态。

4、权利要求3所述的装置，它包含第二种机构。这个机构的用途是把所述的另一个同步控制器的控制输出接到第一个同步控制器的输入和输出级。所述的另一个同步器根据从所说的另一总线系统中收到的清除信号而产生一个控制信号，这个控制信号压制所说的第一个同步控制器的第一和第二级的状态转换，同时把所说的清除信号重送给第一个总线系统。

5、权利要求3所述的装置，其中所说的第一种机构包含有门电路机构，这个门电路机构有两个输入端和一个输出端，第一个输入用来接收程序产生的控制信号，第二个输入端接到另一同步控制器的控制输出端，而所说的门电路机构的输出端则接到所说的一个总线系统。这个门电路机构根据程序产生的控制信号把清除信号加到所说的一个总线系统，以便通过所述的一个同步控制器来测试所说的一个总线系统。在此期间禁止另一同步控制器去响应来自另一总线系统的清除信号。

6、权利要求1所述的装置，其中在两个同步控制器中选择哪一个控制信号输出的依据是优先权高的那个总线系统。

7、权利要求1所述的系统，其中该装置的用途是传送异步产生的电源控制信号以指出两个总线系统之一电源出故障的时刻，所说的第一种机构把另一个同步控制器的控制输出端接到所说的一个同步控制器的第一级和第二级，所说的另一个同步控制器根据来自另一总线的电源控制信号产生一个新的控制信号以阻止所说的那一个同步控制器存贮所说的那个总线系统的状态变化，与此同时把所说的电源控制信号重新给所说的那个总线系统。

8、权利要求7所述的装置，其中所说的第一种机构包括有两个输入端和一个输出端的门电路机构，第一个输入端用来接收由程序产生的控制信号，第二个输入端接到所说的另一个同步器的控制输出端，而这个门电路机构的输出端则接到一个总线系统。门电路机构随着所说的程序产生的控制信号通过所说的一个同步控制器运用电源控制信号来测试所说的一个总线系统。与此同时，禁止另一同步控制器去响应来自另一总线系统的电源控制信号。

9、用在第一和第二两个独立操作的总线系统之间传送一组控制信号的可双向控制的发信号装置，其特征在于：

一组同步器，每个同步器用来传送这一控制信号中各不相同的一个信号，所说的每个同步器包括：

若干输入端和输出端，其中称为第一和第一总线系统，被称为第一和第二的输出端也分别与第一和第二总线连接，和

一对同步控制部件，每个部件有一数据输入端、两个时钟输入端和一个数据输出端，其中一个部件的数据输入端和数据输出端分别被接到上述的第一和第二总线系统，另一部件的数据输入端和数据输出端则分别被接到上述的第一和第二总线系统，所说的两个时钟输入端用于接收一对反相的定时信号。每一部件带有分别与上述数据输入端和数据输出端连接的互相又是串联的输入和输出双稳态电路级，每级有时钟输入端，其中一个部件的输入级和输出级的时钟输入端分别用来接收两个反相的定时信号，而另一部件的输入级和输出级的时钟输入端则以相反的顺序分别接收所说两个反相的时钟信号。

第一种机构，它把一组同步控制器中第一个的一对控制部件的数据输入和输出在内部互相连接起来，使其能够在所说的那个同步器的两个控制部件之间形成一对反馈通路，以及

第二种机构，它把上述的那组同步控制器中第二个的一对部件的数据输入和数据输出在其内部互相连接起来，使其能够在这第二个同步器的两个部件之间形成反馈通路，上述的第一和第二种机构的每一个只允许加到其相应的同步控制器的数据输入端上的若干控制信号之一通过，以便当所说的第一和第二总线系统同时产生控制信号时在第一和第二总线之间仅有一个控制信号重发。

10、在称为第一和第二的两个独立工作的总线系统之间借助于接在这两个总线系统之间的同步控制器装置来控制各级控制信号的双向传输的一种方法，该方法包括下列步骤：

a）借助于所述装置的第一个同步控制部件从所说的第一总线系统接收各级控制信号并把它们发送到第二总线系统，所说的第一个同步控制部件有输入级和输出级。

b）所述装置的第二个同步控制部件从上述的第二总线系统接收各级控制信号，所说的第二个同步控制部件也有输入级和输出级。

c）产生一组彼此反相的时钟信号;

d）把两个反相的时钟信号以予定的顺序分别加到所说的第一个同步控制部件的输入级和输出级;

e）把两个反相的时钟信号按与上述顺序相反的方式接到第二个同步控制部件的输入级和输出级，上述步骤（d）和（e）保证了所述的第一和第二两个同步控制部件的输入级不会一起响应控制信号;

f）把所说的第一和第二同步控制部件这样连接一起，使得当两个总线系统同时产生控制信号时，只允许要么第一控制部件，要么第二控制部件把其中一个控制信号从一个总线系统转发到另一个总线系统。

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